KR20070008109A - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 식각 마스크로 이용하여 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치를 매립하는 필드 산화막을 형성한 후, 패드 질화막을 제거한다. 필드 산화막의 노출된 양 측벽에 스페이서들을 형성한다. 스페이서들을 식각 마스크로 이용하여 패드 산화막에 언더컷을 형성하여 기판의 표면 일부분을 노출시킨다. 기판의 노출된 표면을 질화 처리한 후, 스페이서들 및 패드 산화막을 제거한다. 질화 처리된 부위에서는 제1 두께를 갖고 나머지 부위에서는 제1 두께보다 두꺼운 제2 두께를 갖는 터널 산화막을 기판 상에 형성한다. 터널 산화막에 제어 가능한 국부적으로 얇은 영역을 형성함으로써 셀 특성 산포를 개선할 수 있다.

Description

불휘발성 메모리 장치의 제조 방법{Method of manufacturing non-volatile memory device}
도 1a 내지 도 1f는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 102, 202 : 패드 산화막
104, 204 : 패드 질화막 105 : 하드 마스크 패턴
106, 206 : 트렌치 108, 208 : 필드 산화막
110, 210 : 스페이서 112, 212 : 언더컷
114 : 실리콘 질화막 214 : 실리콘 산화막
116, 216 : 터널 산화막 118, 218 : 플로팅 게이트
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 액티브 영역의 에지(edge) 부위에서 터널 산화막이 얇아지는 현상을 방지하여 셀 특성 산포를 개선하고 신뢰성을 향상시킬 수 있는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 전력이 중단되면 저장된 데이터가 소실되는 휘발성(volatile) 메모리인 RAM 제품과, 전력이 일시적으로 중단되더라도 데이터가 유지되는 비휘발성(nonvolatile) 메모리인 ROM(read only memory) 제품으로 크게 구분할 수 있다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전체막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다. 이 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 상기 유전체막은 플로팅 게이트 내에 충전된 전하를 유지시키는 역할을 한다.
종래 방법에 의한 불휘발성 메모리 장치의 제조 방법에 대해 간단히 설명하면 다음과 같다.
먼저, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 차례로 적층한 후, 사진식각 공정으로 상기 패드 질화막 및 패드 산화막을 패터닝한다. 이어서, 상기 패터닝된 패드 질화막을 식각 마스크로 이용하여 노출된 기판의 상부를 소정 깊이로 식각하여 소자분리용 트렌치를 형성한다. 갭 매립 특성이 우수한 화학 기상 증착(chemical vapor deposition; CVD) 산화막으로 상기 트렌치를 매립한 후, 상기 패드 질화막의 상부 표면이 노출될 때까지 상기 갭 매립 산화막을 제거하여 상기 트렌치의 내부에 필드 산화막을 형성한다. 그런 다음, 상기 패드 질화막을 인산 스트립 공정으로 제거하고, 습식 식각 공정으로 상기 패드 산화막을 제거한다.
이어서, 상기 기판의 표면에 열산화 공정으로 터널 산화막(또는 게이트 산화막이라 한다)을 형성한 후, 그 위에 폴리실리콘으로 이루어진 플로팅 게이트층을 증착한다. 상기 플로팅 게이트층 상에 하부 산화막, 질화막 및 상부 산화막으로 이루어진 ONO 유전체막을 형성한 후, 상기 유전체막 상에 폴리실리콘과 텅스텐(W) 또는 텅스텐 실리사이드(WSix)가 차례로 적층된 컨트롤 게이트층을 형성한다. 그런 다음, 사진식각 공정으로 상기 컨트롤 게이트층, 유전체막 및 플로팅 게이트층을 패터닝하여 플로팅 게이트와 컨트롤 게이트가 수직으로 적층된 다층 게이트 구조를 완성한다.
상술한 종래 방법에 의하면, 필드 산화막의 상측 모서리에 스트레스가 집중되어 H2O 및 O2와 같은 산화제의 확산 속도가 액티브 영역에 비해 감소하고, 상기 필드 산화막에 인접한 실리콘 기판과 산화제와의 반응 속도가 감소하게 된다. 이에 따라, 상기 액티브 영역의 중앙 부분 부분에 비해 에지 부분에서 터널 산화막의 두께가 얇아지게 되어 셀의 특성 산포, 예를 들어 셀 트랜지스터의 문턱 전압(threshold voltage; Vth)의 산포가 커지는 문제가 발생하게 된다.
또한, 이러한 터널 산화막 두께의 얇아짐(thinning) 현상은 습식 식각 공정으로 패드 산화막을 제거할 때 액티브 영역의 에지 부분에서 필드 산화막이 소모(consume)되어 상기 에지 부분의 굴곡진 형상이 많이 노출될수록 더욱 심해진다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 액티브 영역의 에지 부위에서 터널 산화막이 얇아지는 현상을 방지하여 셀 특성 산포를 개선하고 신뢰성을 향상시킬 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 제조 방법에 의하면, 반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성한다. 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치를 매립하는 필드 산화막을 형성한 후, 상기 패드 질화막을 제거한다. 상기 필드 산화막의 노출된 양 측벽에 스페이서들을 형성한다. 상기 스페이서들을 식각 마스크로 이용하여 상기 패드 산화막에 언더컷(under cut)을 형성하여 상기 기판의 표면 일부분을 노출시킨다. 상기 기판의 노출된 표면을 질화 처리한 후, 상기 스페이서들 및 패드 산화막을 제거한다. 상기 기판 상에, 상기 질화 처리된 부위에서는 제1 두 께를 갖고 나머지 부위에서는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 터널 산화막을 형성한다.
상기 스페이서는 임의의 식각 공정에서 상기 패드 산화막에 대해 식각 선택비를 갖는 물질, 예를 들어 단결정실리콘, 다결정실리콘 및 실리콘 게르마늄(SiGe)의 군에서 선택된 어느 하나로 형성하거나 이들의 조합으로 이루어진 혼합막으로 형성한다.
상기 기판의 노출된 표면을 질화 처리하는 단계는 열적 질화 처리 또는 플라즈마 질화 처리 중의 어느 하나로 실시한다.
상기 기판의 노출된 표면을 질화 처리하는 단계에서, 상기 기판의 노출된 표면 상에 실리콘 질화막이 20Å 이하의 두께로 형성된다.
상기 터널 산화막은 상기 제1 두께가 제2 두께보다 1% 이상 얇게 형성한다.
또한, 본 발명의 상기 목적은, 반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성하는 단계; 상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 상기 패드 질화막을 제거하는 단계; 상기 필드 산화막의 노출된 양 측벽에 스페이서들을 형성하는 단계; 상기 스페이서들을 식각 마스크로 이용하여 상기 패드 산화막에 언더컷을 형성함으로써 상기 기판의 표면 일부분을 노출시키는 단계; 산화 공정을 실시하여 상기 기판의 노출된 표면 상에 실리콘 산화막을 형성하는 단계; 상기 스페이서들, 패드 산화막 및 실리콘 산화막을 제거하여 상기 기판에 국부적으로 리세스 를 형성하는 단계; 및 상기 기판 상에, 상기 리세스 부위에서는 제1 두께를 갖고 나머지 부위에서는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 터널 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법에 의해 달성될 수 있다.
상기 실리콘 산화막은 100Å 이하의 두께로 형성한다.
본 발명은 터널 산화막에 국부적으로 일정하게 제어할 수 있는 얇은 영역을 형성함으로써, 셀 특성 산포를 개선할 수 있다.
또한, 상기 터널 산화막에 국부적으로 얇은 영역을 형성하여 단위 면적당 결함(defect) 개수를 감소시킴으로써 터널 산화막의 신뢰성을 향상시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 도는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1a 내지 도 1f는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a는 필드 산화막(108)을 형성하는 단계를 도시한다. 실리콘과 같은 반도체 기판(100) 상에 패드 산화막(102)과 패드 질화막(104)을 순차적으로 적층한 후, 사진식각 공정으로 상기 패드 질화막(104) 및 패드 산화막(102)을 식각하여 하드 마스크 패턴(105)을 형성한다.
상기 하드 마스크 패턴(105)을 식각 마스크로 이용하여 노출된 반도체 기판(100)의 상부를 소정 깊이로 이방성 식각함으로써 필드 산화막이 매립되어질 트렌치(106)를 형성한다.
이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(106)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(106)의 바닥면과 측벽을 포함하는 내면 상에 산화막(도시하지 않음)이 형성된다.
그런 다음, 상기 트렌치(106)가 형성된 결과물의 전면에 상기 트렌치(106)를 완전히 매립하도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 갭 매립 산화막을 증착하고, 상기 하드 마스크 패턴(105)의 상부 표면이 노출될 때까지 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정으로 상기 갭 매립 산화막을 제거한다. 그 결과, 상기 트렌치(106)의 내부에 필드 산화막(108)이 형성되어 상기 기판(100)이 필드 영역과 액티브 영역으로 구분된다.
도 1b는 스페이서(110)를 형성하는 단계를 도시한다. 상기한 바와 같이 필드 산화막(108)을 형성한 후, 인산 스트립 공정으로 패드 질화막(104)을 제거한다.
이어서, 상기 결과물의 전면에 임의의 식각 공정에서 상기 패드 산화막(102)에 대해 식각 선택비를 갖는 물질층을 증착하고, 상기 물질층을 이방성 식각함으로써 상기 필드 산화막(108)의 노출된 양 측벽에 스페이서(110)들을 형성한다.
바람직하게는, 상기 스페이서(110)는 단결정실리콘, 다결정실리콘 및 실리콘 게르마늄(SiGe)의 군에서 선택된 어느 하나로 형성하거나 이들의 조합으로 이루어진 혼합막으로 형성한다.
도 1c는 상기 스페이서(110)들을 식각 마스크로 이용하여 상기 패드 산화막(102)의 노출된 부위를 선택적으로 등방성 식각함으로써 상기 패드 산화막(102)에 언더컷(112)을 형성하고, 그 하부의 기판 표면을 노출하는 단계를 도시한다.
도 1d는 상기 기판(100)의 노출된 표면 상을 NH3 가스나 N2 가스와 같은 질화성 분위기에서 열처리 또는 플라즈마 처리함으로써, 상기 기판(100)의 표면 상에 선택적으로 실리콘 질화막(114)을 형성하는 단계를 도시한다.
상기 실리콘 질화막(114)은 후속의 터널 산화막 형성을 위한 산화 공정시 완전히 산화되어야 하므로, 약 20Å 이하의 얇은 두께로 형성하는 것이 바람직하다.
도 1e는 습식 식각 공정으로 상기 스페이서(110) 및 패드 산화막(102)을 순차적으로 제거하는 단계를 도시한다.
도 1f는 터널 산화막(116) 및 플로팅 게이트(118)를 형성하는 단계를 도시한다. 상기한 바와 같이 패드 산화막(102)을 제거한 후, 상기 기판(100)의 표면에 대한 세정 공정을 실시한다. 상기 세정 공정은 SC1(standard clean 1)을 사용하여 수 행된다. 참고로, SC1은 NH4OH, H2O2 및 H2O의 혼합물이다.
이어서, 열산화 공정으로 상기 액티브 영역의 기판 표면에 터널 산화막(즉, 게이트 산화막)(116)을 형성한다. 이때, 상기 기판(100)의 질화 처리된 부위, 즉 실리콘 질화막(114)이 형성되어 있는 부위에서는 다른 부위에 비해 상대적으로 산화가 더디게 진행되기 때문에, 상기 질화 처리된 부위에서는 터널 산화막(116)이 얇게 형성된다. 따라서, 상기 터널 산화막(116)은 상기 기판(100)의 질화 처리된 부위에서는 제1 두께(a)로 형성되고, 나머지 부위에서는 상기 제1 두께(a)보다 두꺼운 제2 두께(b)로 형성된다. 즉, 상기 터널 산화막(116)은 액티브 영역의 중앙부에서 국부적으로 얇은 영역(L1)을 갖게 된다.
종래에는 터널 산화막의 얇아짐 현상이 액티브 영역의 에지에서 발생하였는데, 이 경우 식각 프로파일이나 플로팅 게이트용 폴리실리콘의 그레인 사이즈에 따라 터널 산화막의 얇아진 영역의 임계 치수(critical dimension; CD)가 불균일하게 나타남으로써 셀의 특성 산포가 불량하였다.
이에 반하여, 본 발명에서는 액티브 영역의 중앙부에 대응하는 터널 산화막(116)의 영역을 국부적으로 얇게 형성하고, 상기 터널 산화막(116)의 국부적으로 얇은 영역(L1)을 통해 대부분의 전류가 흐르게 한다.
상기 터널 산화막(116)의 국부적으로 얇은 영역(L1)은 스페이서(110)의 폭과 패드 산화막(102)의 언더컷 량에 따라 일정하게 제어할 수 있기 때문에, 상기 영역(L1)을 전체 셀에 대해 일정한 임계 치수로 형성할 수 있다. 따라서, 셀 트랜지스 터의 문턱 전압과 같은 셀 특성의 산포를 개선할 수 있다.
또한, 상기 터널 산화막(116)의 국부적으로 얇은 영역(L1)에 의해 단위 면적당 결함 개수가 감소되므로 터널 산화막(116)의 신뢰성을 향상시킬 수 있다.
상기한 바와 같이 국부적으로 얇은 영역(L1)을 갖는 터널 산화막(116)을 형성한 후, 결과물 상에 폴리실리콘으로 이루어진 플로팅 게이트층을 증착한다. 이어서, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 게이트층을 고농도의 N형으로 도핑시킨 후, 사진식각 공정으로 필드 영역 상의 플로팅 게이트층을 제거하여 이웃하는 메모리 셀의 플로팅 게이트들을 서로 절연시킨다.
그런 다음, 상기 플로팅 게이트층 상에 하부 산화막, 질화막 및 상부 산화막으로 이루어진 ONO 유전체막(도시하지 않음)을 형성한 후, 상기 유전체막 상에 폴리실리콘과 텅스텐(W) 또는 텅스텐 실리사이드(WSix)가 차례로 적층된 컨트롤 게이트층(도시하지 않음)을 형성한다. 계속해서, 사진식각 공정으로 상기 컨트롤 게이트층, 유전체막 및 플로팅 게이트층을 패터닝하여 플로팅 게이트(118)와 컨트롤 게이트가 수직으로 적층된 플래쉬 메모리 셀의 다층 게이트 구조를 완성한다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 반도체 기판(200) 상에 패드 산화막(202)과 패드 질화막(도시하지 않음)이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성한 후, 상기 하드 마스크 패턴을 식각 마스크로 이용하여 노출된 반도체 기판(200)의 상부를 소정 깊이로 이방성 식각함으로써 필드 산화막이 매립되어질 트렌치(206)를 형성한다.
이어서, 상기 트렌치(206)가 형성된 결과물의 전면에 상기 트렌치(206)를 완전히 매립하도록 화학 기상 증착 방법으로 갭 매립 산화막을 증착하고, 상기 하드 마스크 패턴의 상부 표면이 노출될 때까지 에치백 또는 화학 기계적 연마 공정으로 상기 갭 매립 산화막을 제거한다. 그 결과, 상기 트렌치(206)의 내부에 필드 산화막(208)이 형성되어 상기 기판(200)이 필드 영역과 액티브 영역으로 구분된다.
그런 다음, 인산 스트립 공정으로 상기 패드 질화막(204)을 제거한다.
상기 결과물의 전면에 임의의 식각 공정에서 상기 패드 산화막(202)에 대해 식각 선택비를 갖는 물질층을 증착하고, 상기 물질층을 이방성 식각함으로써 상기 필드 산화막(208)의 노출된 양 측벽에 스페이서(210)들을 형성한다.
바람직하게는, 상기 스페이서(210)는 단결정실리콘, 다결정실리콘 및 실리콘 게르마늄(SiGe)의 군에서 선택된 어느 하나로 형성하거나 이들의 조합으로 이루어진 혼합막으로 형성한다.
상기 스페이서(210)들을 식각 마스크로 이용하여 상기 패드 산화막(202)의 노출된 부위를 선택적으로 등방성 식각함으로써 상기 패드 산화막(202)에 언더컷(212)을 형성하고, 그 하부의 기판 표면을 노출한다.
도 2b를 참조하면, 산화 공정을 실시하여 상기 기판(200)의 노출된 표면을 산화시킴으로써, 상기 기판(200)의 노출된 표면 상에 실리콘 산화막(214)을 형성한다. 바람직하게는, 상기 실리콘 산화막(214)은 약 100Å 이하의 두께로 형성한다.
널리 알려진 바와 같이, 실리콘 산화막의 형성반응은 하기의 식과 같다.
Figure 112005037785324-PAT00001
상기 식으로부터 알 수 있듯이, 실리콘(Si) 소오스를 갖는 층으로 산화제가 확산되어 실리콘의 산화가 진행되므로 상기 기판(200)의 노출된 표면 상에 실리콘 산화막(214)이 성장된다. 실리콘 산화막(214)이 성장함에 따라 Si/SiO2의 계면에서 산화 반응이 계속 일어나 기판(200)의 실리콘이 소모되고 상기 계면이 기판(200) 쪽으로 이동하게 된다.
도 2c를 참조하면, 습식 식각 공정으로 상기 스페이서(210)를 제거한 후, 습식 식각 공정으로 상기 패드 산화막(202) 및 실리콘 산화막(214)을 제거하여 기판(200)에 리세스(recess)(215)를 형성한다.
즉, 이전 단계에서 상기 실리콘 산화막(214)을 형성할 때 상기 실리콘 산화막(214)과 기판(200)과의 계면이 기판(200) 쪽으로 이동되었기 때문에, 상기 실리콘 산화막(214)을 제거하면 그 부위의 기판(200) 표면에 리세스(215)가 형성된다.
도 2d를 참조하면, 상기와 같이 기판(200)의 표면에 리세스(215)를 형성한 다음, 열산화 공정으로 상기 액티브 영역의 표면에 터널 산화막(즉, 게이트 산화막)(216)을 형성한다. 이때, 상기 기판(200)의 리세스(215) 부위에서 산화에 의한 부피 팽창이 억제되기 때문에, 최종적으로 상기 터널 산화막(216)은 상기 리세스 (215) 부위에서는 제1 두께(c)로 형성되고 나머지 부위에서는 상기 제1 두께(c)보다 두꺼운 제2 두께(d)로 형성된다. 즉, 상기 터널 산화막(216)은 액티브 영역의 중앙부에서 국부적으로 얇은 영역(L2)을 갖게 된다.
이어서, 국부적으로 얇은 영역(L1)을 갖는 터널 산화막(216) 및 필드 산화막(208) 상에 폴리실리콘으로 이루어진 플로팅 게이트층을 증착한 후, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 상기 플로팅 게이트층을 고농도의 N형으로 도핑시킨다. 그런 다음, 사진식각 공정으로 필드 산화막(208) 상의 플로팅 게이트층을 제거하여 이웃하는 메모리 셀의 플로팅 게이트들을 서로 절연시킨다.
계속해서, 상기 플로팅 게이트층 상에 하부 산화막, 질화막 및 상부 산화막으로 이루어진 ONO 유전체막(도시하지 않음)을 형성한 후, 상기 유전체막 상에 폴리실리콘과 텅스텐(W) 또는 텅스텐 실리사이드(WSix)가 차례로 적층된 컨트롤 게이트층(도시하지 않음)을 형성한다. 이어서, 사진식각 공정으로 상기 컨트롤 게이트층, 유전체막 및 플로팅 게이트층을 패터닝하여 플로팅 게이트(218)와 컨트롤 게이트가 수직으로 적층된 플래쉬 메모리 셀의 다층 게이트 구조를 완성한다.
상술한 바와 같이 본 발명에 의하면, 터널 산화막에 국부적으로 일정하게 제어할 수 있는 얇은 영역을 형성함으로써, 셀 특성 산포를 개선할 수 있다.
또한, 상기 터널 산화막에 국부적으로 얇은 영역을 형성하여 단위 면적당 결 함 개수를 감소시킴으로써 터널 산화막의 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 필드 산화막의 노출된 양 측벽에 스페이서들을 형성하는 단계;
    상기 스페이서들을 식각 마스크로 이용하여 상기 패드 산화막에 언더컷을 형성함으로써 상기 기판의 표면 일부분을 노출시키는 단계;
    상기 기판의 노출된 표면을 질화 처리하는 단계;
    상기 스페이서들 및 패드 산화막을 제거하는 단계; 및
    상기 기판 상에, 상기 질화 처리된 부위에서는 제1 두께를 갖고 나머지 부위에서는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 터널 산화막을 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 스페이서는 임의의 식각 공정에서 상기 패드 산화막에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 스페이서는 단결정실리콘, 다결정실리콘 및 실리콘 게르마늄(SiGe)의 군에서 선택된 어느 하나로 형성하거나 이들의 조합으로 이루어진 혼합막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제1항에 있어서, 상기 기판의 노출된 표면을 질화 처리하는 단계는 열적 질화 처리 또는 플라즈마 질화 처리 중의 어느 하나로 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제1항에 있어서, 상기 기판의 노출된 표면을 질화 처리하는 단계에서, 상기 기판의 노출된 표면 상에 실리콘 질화막이 20Å 이하의 두께로 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  6. 제1항에 있어서, 상기 터널 산화막은 상기 제1 두께가 상기 제2 두께보다 1% 이상 얇은 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  7. 반도체 기판 상에 패드 산화막 및 패드 질화막이 순차적으로 적층되어 이루어진 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 이용하여 상기 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계;
    상기 패드 질화막을 제거하는 단계;
    상기 필드 산화막의 노출된 양 측벽에 스페이서들을 형성하는 단계;
    상기 스페이서들을 식각 마스크로 이용하여 상기 패드 산화막에 언더컷을 형성함으로써 상기 기판의 표면 일부분을 노출시키는 단계;
    산화 공정을 실시하여 상기 기판의 노출된 표면 상에 실리콘 산화막을 형성하는 단계;
    상기 스페이서들, 패드 산화막 및 실리콘 산화막을 제거하여 상기 기판에 국부적으로 리세스를 형성하는 단계; 및
    상기 기판 상에, 상기 리세스 부위에서는 제1 두께를 갖고 나머지 부위에서는 상기 제1 두께보다 두꺼운 제2 두께를 갖는 터널 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  8. 제7항에 있어서, 상기 스페이서는 임의의 식각 공정에서 상기 패드 산화막에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  9. 제8항에 있어서, 상기 스페이서는 단결정실리콘, 다결정실리콘 및 실리콘 게르마늄(SiGe)의 군에서 선택된 어느 하나로 형성하거나 이들의 조합으로 이루어진 혼합막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  10. 제7항에 있어서, 상기 실리콘 산화막은 100Å 이하의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  11. 제7항에 있어서, 상기 터널 산화막은 상기 제1 두께가 상기 제2 두께보다 1% 이상 얇은 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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