KR20170026987A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치 제조 방법에 있어서, 반도체 기판 상에 마스크 패턴들을 형성한다. 반도체 기판 상에 마스크 패턴들을 덮는 유기막을 형성한다. 유기막의 상부를 산화제를 포함하며, 연마 입자가 결여된 연마 조성물을 사용하여 평탄화한다.

Description

반도체 장치의 제조 방법{METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 연마 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 공정에 있어서, 실리콘 산화물, 실리콘 질화물, 금속 등의 무기 물질을 포함하는 막들의 평탄화를 통한 패턴 형성을 위해, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정이 활용되고 있다. 상기 CMP 공정은 연마 입자, 분산제, 탈이온수 등을 포함하는 CMP 조성물 및 연마 패드를 사용하여 수행될 수 있다.
반도체 장치에 사용되는 재료의 폭이 확장됨에 따라, 각 재료에 맞는 CMP 공정 조건 개발이 요구된다.
본 발명의 기계적, 구조적 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판 상에 마스크 패턴들을 형성할 수 있다. 상기 반도체 기판 상에 상기 마스크 패턴들을 덮는 유기막을 형성할 수 있다. 상기 유기막의 상부를 산화제를 포함하며, 연마 입자가 결여된 연마 조성물을 사용하여 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 유기막은 폴리실라잔 계열 물질, 폴리실록산 계열 물질 및/또는 스핀-온 하드 마스크(SOH) 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 연마 조성물은 계면 활성제, pH 조절제 및/또는 연마 촉진제를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 연마 조성물은 연마 입자 분산제를 포함하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 마스크 패턴들을 사용하여 상기 반도체 기판 상부를 식각하여 트렌치를 형성할 수 있다. 상기 유기막은 상기 트렌치를 채울 수 있다.
예시적인 실시예들에 있어서, 상기 마스크 패턴들 중 적어도 일부는 벌크 마스크로 제공될 수 있다. 상기 유기막은 상기 벌크 마스크 상에서 돌출된 단차 구조를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 마스크 패턴들을 형성하기 전에 상기 반도체 기판 상에 식각 대상막을 형성할 수 있다. 상기 마스크 패턴들을 형성함에 있어, 상기 식각 대상막 상에 제1 유기막 패턴들을 형성할 수 있다. 상기 제1 유기막 패턴들의 측벽들 상에 스페이서들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 유기막은 이웃하는 상기 스페이서들 사이의 공간들을 채울 수 있다.
예시적인 실시예들에 있어서, 상기 유기막을 평탄화함에 의해 이웃하는 상기 스페이서들 사이에 제2 유기막 패턴들이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 유기막 패턴들을 형성한 후, 상기 스페이서들을 제거하여 개구부들을 형성할 수 있다. 상기 개구부들을 통해 상기 식각 대상막을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 유기막 및 상기 제1 유기막 패턴은 동일한 SOH 물질을 사용하여 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 소자 분리막에 의해 한정되는 액티브 패턴들을 형성할 수 있다. 상기 액티브 패턴들 및 상기 소자 분리막 상에 게이트 구조물을 형성할 수 있다. 상기 게이트 구조물에 인접한 상기 액티브 패턴들의 상부들에 불순물 영역들을 형성할 수 있다. 상기 불순물 영역들 중 일부 불순물 영역들과 전기적으로 연결되는 도전 라인 구조물들을 형성할 수 있다. 상기 소자 분리막 및 상기 액티브 패턴들 상에 상기 도전 라인 구조물들을 덮는 유기 층간 절연막을 형성할 수 있다. 상기 유기 층간 절연막의 상부를 산화제를 포함하며, 연마 입자가 결여된 연마 조성물을 사용하여 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 유기 층간 절연막을 적어도 부분적으로 식각하여 상기 불순물 영역들 중 상기 일부 불순물 영역들을 제외한 적어도 하나를 노출시키는 콘택 홀을 형성할 수 있다. 상기 콘택 홀 내부에 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 상에 커패시터를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 패턴들 및 상기 소자 분리막을 부분적으로 커버하는 주변 회로 보호막을 더 형성할 수 있다. 상기 유기 층간 절연막은 상기 주변 회로 보호막 상으로 연장되며, 상기 주변 회로 보호막 상에서 돌출된 단차 구조를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 액티브 패턴들 및 상기 소자 분리막의 상부를 관통하며 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 유기 층간 절연막은 폴리실라잔 계열 물질, 폴리실록산 계열 물질 및/또는 스핀-온 하드 마스크(SOH) 물질 중에서 선택된 적어도 하나를 사용하여 형성될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 따르면, 반도체 기판 상에 마스크 패턴들을 형성할 수 있다. 상기 마스크 패턴들을 통해 상기 반도체 기판의 상부를 부분적으로 식각하여 소자 분리 트렌치를 형성할 수 있다. 상기 소자 분리 트렌치를 채우며 상기 마스크 패턴들을 덮는 유기막을 형성할 수 있다. 상기 유기막의 상부를 산화제를 포함하며, 연마 입자가 결여된 연마 조성물을 사용하여 상기 마스크 패턴들이 노출될 때까지 평탄화함으로써 소자 분리막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막을 열처리 할 수 있다.
예시적인 실시예들에 있어서, 연마 공정을 통해 상기 마스크 패턴들 및 상기 소자 분리막의 상부를 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 연마 공정은 연마 입자를 포함하는 연마 조성물을 사용하여 수행될 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 예를 들면 SOH 물질을 포함하는 유기막에 대한 연마 공정 시, 연마 입자를 포함하지 않는 조성물을 사용할 수 있다. 따라서, 상기 연마 입자에 의한 상기 유기막의 스크래치, 박리 등의 기계적 불량 발생을 최소화할 수 있다. 또한, 연마 입자를 사용하는 통상적인 연마 공정에서보다 연마압력, 패드 회전 속도, 연마시간 등을 증가시켜 상기 연마 입자 부존재에 의한 연마량 감소를 보상할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
예를 들면, 도 1 내지 도 5는 반도체 장치의 얕은 트렌치 분리(Shallow Trench Isolation: STI) 공정과 같은 소자 분리 공정을 도시하고 있다.
도 1을 참조하면, 기판(100) 상에 패드 산화막(110) 및 마스크 패턴들(120a, 120b)을 형성할 수 있다.
기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판이 사용될 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 혹은 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
예시적인 실시예들에 따르면, 기판(100)은 제1 영역(A) 및 제2 영역(B)으로 구분될 수 있다. 제2 영역(B)은 제1 영역(A)에 인접한 주변부에 해당할 수 있다. 일부 실시예들에 있어서, 제1 영역(A)은 메모리 소자, 로직 소자 등이 형성되는 소자 영역으로 할당되며, 제2 영역(B)은 주변 회로 영역으로 할당될 수 있다.
패드 산화막(110)은 예를 들면, 실리콘 산화물을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 패드 산화막(110)은 기판(100) 상면에 대해 열 산화 공정을 수행하여 형성될 수 있다. 이와는 달리, 패드 산화막(110)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정 등과 같은 증착 공정을 통해 형성될 수도 있다.
패드 산화막(110) 상에 마스크 막을 형성하고, 상기 마스크 막을 사진 식각 공정을 통해 패터닝하여 마스크 패턴들(120a, 120b)을 형성할 수 있다. 상기 마스크 막은 예를 들면, 실리콘 질화물을 포함하도록 CVD 공정, PVD 공정 등을 통해 형성될 수 있다.
상기 마스크 패턴은 각각 기판(100)의 제1 영역(A) 및 제2 영역(B) 상에 형성된 제1 마스크 패턴(120a) 및 제2 마스크 패턴(120b)을 포함할 수 있다.
제1 마스크 패턴(120a)의 내부, 또는 제1 마스크 패턴들(120a)의 사이에는 패드 산화막(110)의 상면을 노출시키는 복수의 개구부들이 정의될 수 있다. 제2 마스크 패턴(120b)은 기판(100)의 제2 영역(b)을 실질적으로 연속적으로 커버하는 벌크(bulk) 마스크 형상을 가질 수 있다. 예를 들면, 제2 마스크 패턴(120b)은 제1 마스크 패턴(120a)에서와 같은 개구부들을 포함하지 않을 수 있다.
도 2를 참조하면, 마스크 패턴(120a, 120b)을 식각 마스크로 사용하여 패드 산화막(110) 및 기판(100) 상부를 부분적으로 식각할 수 있다. 이에 따라, 제1 마스크 패턴(120a) 및 제2 마스크 패턴(120b)의 하부에는 각각 제1 패드 산화막 패턴(110a) 및 제2 패드 산화막 패턴(110b)이 형성되며, 기판(100)의 상기 상부가 부분적으로 제거되어 트렌치(125)가 형성될 수 있다.
예시적인 실시예들에 따르면, 복수의 트렌치들(125)이 기판(100)의 제1 영역(A)에 형성될 수 있다, 또한, 제1 영역(A) 및 제2 영역(B)의 경계부(예를 들면, 제1 마스크 패턴(120a) 및 제2 마스크 패턴(120b)의 사이)에도 트렌치(125)가 형성될 수 있다.
도 3을 참조하면, 트렌치들(125)의 내벽, 및 패드 산화막 패턴들(110a, 110b) 및 마스크 패턴들(120a, 120b)의 표면들을 따라 라이너(130)를 형성할 수 있다. 이후 라이너(130) 상에 트렌치들(125)을 충분히 채우며, 마스크 패턴들(120a, 120b)을 커버하는 유기막(140)을 형성할 수 있다.
예시적인 실시예들에 있어서, 라이너(130)는 실리콘 산화물을 포함하도록 CVD 공정, PVD 공정, ALD 공정, 스퍼터링 공정 등과 같은 증착 공정을 통해 형성될 수 있다. 일부 실시예들에 있어서, 라이너(130)는 트렌치(125)의 상기 내벽 상에 열 산화 공정을 수행하여 형성될 수 있다. 이 경우, 라이너(130)는 트렌치(125)의 상기 내벽 상에 선택적으로 형성될 수도 있다.
일부 실시예들에 있어서, 질화물을 포함하는 추가 라이너를 라이너(130) 또는 트렌치(125)의 상기 내벽 상에 더 형성할 수도 있다.
유기막(140)은 예를 들면, 폴리디메틸실록산(polydimethylsiloxane)과 같은 실록산 계열 물질, 폴리실라잔(polysilazane) 또는 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질과 같은 유기 물질을 포함할 수 있다. SOH 물질의 경우, 카본 계열 SOH 물질이 사용될 수 있다. 유기막(140)은 상기 유기 물질을 사용하여 예를 들면, 스핀 코팅 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 유기막(140)은 기판(100)의 제2 영역(B) 상에서 단차를 포함할 수 있다. 예를 들면, 제2 영역(B) 상에서는 상대적으로 넓은 면적을 연속적으로 커버하는 제2 마스크 패턴(120b)에 의해 유기막(140)이 제1 영역(A)에서보다 돌출될 수 있다.
도 4를 참조하면, 연마 조성물을 사용하여 유기막(140)의 상부를 평탄화하여 각 트렌치(145)를 채우는 유기막 패턴(145)을 형성할 수 있다. 유기막 패턴(145)은 예를 들면, 반도체 장치의 소자 분리막으로 제공될 수 있다.
상기 연마 조성물은 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 위한 CMP 조성물로서 제공될 수 있다.
예시적인 실시예들에 따르면, 상기 연마 조성물은 세리아 입자 등과 같은 연마 입자를 포함하지 않을 수 있다. 일부 실시예들에 있어서, 상기 연마 조성물은 산화제 및 계면 활성제를 포함하며, 용매로서 예를 들면 탈이온수를 포함하며, 상기 연마 입자는 상기 연마 조성물로부터 배제될 수 있다. 상기 연마 조성물은 pH 조절제, 연마 촉진제 등을 더 포함할 수도 있다.
상기 산화제는 유기막(140)의 표면을 산화시켜 실질적으로 친수성 표면을 생성함으로써 소정의 연마율을 확보하기 위해 포함될 수 있다. 상기 산화제의 비제한적인 예들은 과산화수소와 같은 과산화물, 과망간산염, 크롬산염, 중크롬산염, 질산염, 퍼옥소산 화합물, 금속 산화물(예를 들면, 이산화납 또는 이산화망간), 염소산염, 아염소산염, 과염소산염 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
상기 계면 활성제는 유기막(140)의 젖음성을 향상시켜 상기 산화제의 작용과 조합되어 연마율을 향상시킬 수 있다. 상기 계면 활성제의 비제한적인 예들은 폴리소르베이트(polysorbate) 계열 화합물, 폴리에틸렌 글리콜 계열 화합물, 술포네이트(sulfonate) 계열 화합물, 스테아레이트(stearate) 계열 화합물, 라우레이트(laurate) 계열 화합물 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 상기 pH 조절제가 첨가되어 상기 연마 조성물의 pH를 소정의 범위로 조절할 수 있다. 상기 연마 조성물의 pH가 지나치게 낮은 경우, 연마 대상막인 유기막(140) 외에 금속막, 질화막 등이 함께 손상 또는 부식될 수 있다. 반면, 상기 연마 조성물의 pH가 지나치게 높은 경우, 유기막(140) 표면의 산화가 지연되어 연마율이 지나치게 감소될 수 있다. 일부 예시적인 실시예들에 있어서, 상기 연마 조성물의 pH는 상기 pH 조절제에 의해 약 3 내지 약 6의 범위로 조절될 수 있다.
예를 들면, 상기 pH 조절제는 포름산, 말론산, 말레인산, 옥살산, 초산, 아디프산, 구연산, 아디프산, 아세트산, 프로피온산, 푸마르산, 락트산, 살리실산, 피멜린산, 벤조산, 숙신산, 프탈산, 부티르산, 글루타르산, 글루타민산, 글리콜산, 락트산, 아스파라긴산, 타르타르산 등과 같은 유기산 또는 이의 염을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
일부 실시예들에 있어서, 유기막(140)에 대한 연마율 향상을 위해 상기 연마 촉진제가 더 포함될 수 있다. 상기 연마 촉진제는 유기막(140)에 포함된 탄소 결합들을 분해 또는 약화시키도록 작용할 수 있다. 상기 연마 조절제는 예를 들면, 황산, 질산, 술폰산과 같은 무기산 또는 이의 염을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예를 들면, 상기 연마 조성물은 조성물의 총 중량 대비 약 0.1 중량% 내지 약 10 중량%의 상기 산화제, 약 0.05 중량% 내지 약 5 중량%의 계면 활성제, 약 0.05 중량% 내지 약 5 중량%의 pH 조절제, 약 0.05 중량% 내지 약 5 중량%의 pH 조절제 및 잔량의 탈이온수를 포함할 수 있다. 일부 실시예들에 있어서, 상기 연마 조성물은 상술한 바와 같이 연마 입자를 포함하지 않으며, 상술한 성분들로 실질적으로 구성될 수 있다.
상기 연마 조성물을 사용한 CMP 공정은 연마 입자를 사용한 CMP 공정과 다른 공정 조건으로 수행될 수 있다. 예를 들면, 예시적인 실시예들에 따른 유기막 연마용 조성물을 사용한 CMP 공정은 연마 입자를 활용하는 CMP 공정에 비해 증가된 연마 시간, 연마 압력 및 연마 플레이트 회전 속도로 수행될 수 있다.
일부 실시예들에 있어서, 예시적인 실시예들에 따른 연마용 조성물에 연마 입자를 소정의 양으로 첨가하여 비교예의 CMP 조성물을 제조할 수 있다. 비교예의 상기 CMP 조성물을 사용하여 연마 정지막(예를 들면, 라이너(130) 또는 마스크 패턴(120a, 120b))이 손상되지 않고 유기막이 연마되는 연마 시간, 연마 압력 및 연마 플레이트 회전 속도를 측정할 수 있다. 이후, 예시적인 실시예들에 따른 연마용 조성물을 사용한 CMP 공정은 상기 측정된 연마 시간, 연마 압력 및 연마 플레이트 회전 속도보다 예를 들면, 각각 약 1.5 배 내지 약 3배 증가된 조건으로 수행될 수 있다. 따라서, 연마 입자 배제에 따른 연마율 감소를 상술한 바와 같은 연마 조건 조절로 보상할 수 있다.
상기 비교예에 있어서, 상기 연마 입자에 의해 상대적으로 경도가 낮은 유기막(140)의 스크래치, 딤플, 박리 현상 등의 기계적 불량이 유발될 수 있다. 도 3에 도시된 바와 같이 유기막(140)이 단차를 포함하는 경우 낮은 상면을 갖는 유기막(140) 부분에서(예를 들면, 제1 영역(A) 상에서) 상기 불량은 더욱 심화될 수 있다. 또한, 상기 연마 입자가 유기막(140) 내부로 확산되어 막질을 열화시킬 수도 있다. 부가적으로, 상기 연마 입자가 CMP 조성물에 포함되는 경우, 입자 분산 향상을 위한 분산제가 더 포함될 수 있다. 상기 분산제로서 폴리아크릴산과 같은 고분자가 사용될 수 있다. 상기 고분자는 유기막(140)을 커버하여 연마 진행을 방해할 수 있으며, 또한 상기 연마 입자의 응집 현상을 유발할 수 있다.
그러나, 예시적인 실시예들에 따르면 연마 입자를 상기 연마 조성물로부터 제외시키고 실질적으로 상기 산화제, 계면 활성제, pH 조절제 등의 상호작용에 의해 유기막(140)을 연마할 수 있다. 따라서, 유기막(140) 표면의 불량 없이 실질적으로 평탄한 상면을 갖는 유기막 패턴(145)을 형성할 수 있다. 또한, 상기 연마 입자가 배제되므로 분산제 역시 상기 연마 조성물로부터 배제될 수 있다. 따라서, 상기에 언급한 분산제 포함에 따른 문제점 역시 회피할 수 있다.
도 5를 참조하면, 추가적인 연마 공정, 또는 에치-백(etch-back) 공정을 통해 라이너(130) 및 유기막 패턴(145)의 상부들, 마스크 패턴들(120a, 120b) 및 패드 산화막 패턴들(110a, 110b)을 제거할 수 있다. 이에 따라, 기판(100) 상면이 노출될 수 있으며, 각 트렌치(125) 내에는 라이너 패턴(135) 및 유기막 패턴(145)이 형성될 수 있다.
일부 실시예들에 있어서, 상기 추가적인 연마 공정은 연마 입자가 포함된 연마 조성물을 사용하여 수행될 수 있다.
일부 실시예들에 있어서, 유기막 패턴(145)에 대한 열처리 공정을 더 수행할 수 있다. 상기 열처리 공정에 의해 유기막 패턴(145)은 실질적으로 실리케이트 구조를 갖는 소자 분리막으로 변성될 수 있다.
도 6 내지 도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 6 내지 도 14는 반도체 장치의 미세 패턴 형성을 위한 더블 패터닝 공정을 도시하고 있다.
도 6을 참조하면, 기판(200) 상에 순차적으로 식각 대상막(210), 하부 마스크막(220), 제1 유기막(230) 및 상부 마스크막(240)을 형성할 수 있다. 상부 마스크막(240) 상에는 포토레지스트 패턴(250)이 형성될 수 있다.
기판(200)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판, GOI 기판 등과 같은 반도체 기판이 사용될 수 있다. 기판(200)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
식각 대상막(210)은 예를 들면, 상기 더블 패터닝 공정에 의해 미세 패턴으로 변환되는 층을 지칭할 수 있다. 예를 들면, 식각 대상막(210)은 상기 더블 패터닝 공정에 의해 부분적으로 식각되어 미세 홀들을 포함할 수 있다.
예시적인 실시예들에 있어서, 식각 대상막(210)은 실리콘 산화물과 같은 절연 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 식각 대상막(210)은 금속, 금속 질화물, 금속 실리사이드, 금속 실리사이드 질화막과 같은 도전 물질, 또는 폴리실리콘과 같은 반도체 물질을 포함하도록 형성될 수도 있다.
하부 마스크막(220) 및 상부 마스크막(240)은 식각 대상막(210)에 대해 충분한 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들면, 하부 마스크막(220) 및 상부 마스크막(240)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
일부 실시예들에 있어서, 하부 마스크막(220) 및 상부 마스크막(240) 중 적어도 하나는 생략될 수도 있다.
식각 대상막(210), 하부 마스크막(220) 및 상부 마스크막(240)은 예를 들면, CVD 공정, ALD 공정, 스퍼터링 공정 등과 같은 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 유기막(230)은 탄소 계열의 SOH 물질을 사용하여 스핀 코팅 공정을 통해 형성될 수 있다.
포토레지스드 패턴(250)은 실질적으로 더블 패터닝 공정이 수행되는 영역 상에서는 좁은 폭 또는 좁은 면적으로 형성되며, 상기 더블 패터닝 공정 대상이 아닌 영역 상에서는 상대적으로 넓은 폭 또는 넓은 면적으로 형성될 수 있다.
예를 들면, 도 6에 도시된 바와 같이 우측부에 도시된 포토레지스트 패턴(250) 부분은 상기 더블 패터닝 공정의 대상이 아닌 기판(200) 상의 영역을 실질적으로 전체적으로 커버할 수 있다.
도 7을 참조하면, 포토레지스트 패턴(250)을 사용하여, 상부 마스크막(240) 및 제1 유기막(230)을 예를 들면 건식 식각 공정을 통해 부분적으로 식각할 수 있다. 이에 따라, 하부 마스크 막(220) 상에는 제1 유기막 패턴(235) 및 상부 마스크 패턴(245)의 적층 구조물들이 형성될 수 있다. 이후, 포토레지스트 패턴(250)은 예를 들면, 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
한편, 도 7의 우측부에 형성된 제1 유기막 패턴(235) 및/또는 상부 마스크 패턴(245)은 상대적으로 넓은 영역을 커버하는 벌크 마스크로 제공될 수 있다.
도 8을 참조하면, 제1 유기막 패턴(235) 및 상부 마스크 패턴(245)의 측벽들 상에 스페이서(260)를 형성할 수 있다.
예시적인 실시예들에 따르면, 하부 마스크 막(220) 상에 제1 유기막 패턴(235) 및 상부 마스크 패턴(245)의 표면들을 따라 컨포멀하게 스페이서 막을 형성할 수 있다. 이후, 이방성 식각 공정 또는 에치-백 공정을 통해 상기 스페이서 막을 부분적으로 제거하여 스페이서(260)를 형성할 수 있다.
스페이서(260)는 각 제1 유기막 패턴(235)의 양 측벽 상에 형성되며, 이에 따라, 이웃하는 제1 유기막 패턴들(235) 사이에 2개의 스페이서들(260)이 추가될 수 있다.
상기 스페이서 막은 예를 들면, 실리콘 산화물을 포함하도록 ALD 공정을 통해 형성될 수 있다.
도 9를 참조하면, 하부 마스크 막(220) 상에 스페이서들(260) 및 상부 마스크 패턴(245)을 덮는 제2 유기막(270)을 형성할 수 있다.
제2 유기막(270)은 이웃하는 스페이서들(260) 사이의 공간을 충분히 채우며 제1 유기막 패턴들(235) 또는 상부 마스크 패턴(245)을 커버할 수 있다. 예시적인 실시예들에 따르면, 제2 유기막(270)은 제1 유기막(230)과 실질적으로 동일하거나 유사한 유기 물질을 사용하여 형성될 수 있다. 예를 들면, 제2 유기막(270)은 탄소 계열 SOH 물질을 사용하여 형성될 수 있다.
제2 유기막(270)은 도 9에 도시된 바와 같이, 상기 벌크 마스크로 제공되는 제1 유기막 패턴(235) 또는 상부 마스크 패턴(245) 상에서 돌출부를 포함하는 단차 구조를 가질 수 있다.
도 10을 참조하면, 제2 유기막(270)의 상부를 평탄화하여 제2 유기막 패턴(275)을 형성할 수 있다.
예시적인 실시예들에 따르면, 도 4를 참조로 설명한 공정에서 사용된 예시적인 실시예들에 따른 연마 조성물이 사용되어 CMP 공정을 통해 스페이서(260) 및/또는 상부 마스크 패턴(245)의 상면들이 노출될 때까지 제2 유기막(270)을 평탄화할 수 있다.
이에 따라, 이웃하는 스페이서들(260) 사이에 형성된 제2 유기막 패턴(275) 형성될 수 있다. 제1 유기막 패턴들(235) 및 제2 유기막 패턴들(275)은 수평 방향을 따라 스페이서들(260)에 의해 서로 이격되어 교대로 반복적으로 배열될 수 있다.
상술한 바와 같이, 상기 연마 조성물은 연마 입자를 포함하지 않으며, 산화제, 계면 활성제, pH 조절제, 연마 촉진제 등을 포함할 수 있다. 따라서, 표면 스크래치, 딤플 등의 불량을 포함하지 않으며, 실질적으로 평탄한 상면을 갖는 제2 유기막 패턴들(275)이 형성될 수 있다. 상기 CMP 공정은 연마 입자를 포함하는 조성물을 사용하는 공정 조건에 비해 증가된 연마 속도, 연마 압력 및/또는 연마 플레이트 회전 속도로 수행될 수 있다.
도 11을 참조하면, 추가적인 CMP 공정을 통해 스페이서들(260)의 상부 및 제2 유기막 패턴들(275)의 상부들을 제거할 수 있다. 일부 실시예들에 있어서, 상기 추가적인 CMP 공정은 상부 마스크 패턴들(245)이 제거될 때까지 수행될 수 있다. 이에 따라, 스페이서(260), 제1 유기막 패턴(235) 및 제2 유기막 패턴(275)의 상면들은 실질적으로 동일한 평면 상에 위치할 수 있다.
일부 실시예들에 있어서, 상기 추가적인 CMP 공정은 연마 입자를 포함하는 연마 조성물을 사용하여 수행될 수 있다.
도 12을 참조하면, 스페이서들(260)을 제거할 수 있다. 일부 실시예들에 있어서, 실리콘 산화물에 식각 선택비를 갖는 식각액을 사용하여 스페이서들(260)을 선택적으로 제거할 수 있다. 상기 식각액은 예를 들면, 불산 용액 또는 버퍼 산화물 식각액(Buffer Oxide Etchant: BOE)을 포함할 수 있다.
스페이서들(260)이 제거됨에 따라, 하부 마스크 막(220) 상에는 제1 유기막 패턴들(235) 및 제2 유기막 패턴들(275)이 서로 이격되며 교대로 잔류할 수 있다. 이웃하는 제1 유기막 패턴(235) 및 제2 유기막 패턴(275) 사이에는 예비 개구부(280)가 형성될 수 있다. 예비 개구부(280)는 홀 또는 선형으로 연장되는 트렌치 형상을 가질 수 있다.
도 13을 참조하면, 제1 및 제2 유기막 패턴들(235, 275)을 식각 마스크로 사용하여 하부 마스크 막(220) 및 식각 대상막(210)을 부분적으로 제거할 수 있다. 이에 따라, 식각 대상막(210) 내부에는 예비 개구부(280)로부터 확장된 개구부(280a)가 형성될 수 있다.
도 14를 참조하면, 제1 및 제2 유기막 패턴들(235, 275) 및 하부 마스크 막(220)을 제거할 수 있다. 이에 따라, 기판(200) 상에는 소정의 타겟 미세 치수의 개구부들(280a)을 포함하는 식각 대상막(210)이 잔류할 수 있다.
예를 들면, 제1 및 제2 유기막 패턴들(235, 275)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다. 하부 마스크 막(220)은 예를 들면, 인산 또는 질산과 같은 질화물에 식각 선택비를 갖는 식각액을 사용하여 제거될 수 있다.
일부 실시예들에 있어서, 개구부(280a) 내부에는 콘택, 플러그 또는 배선과 같은 반도체 장치의 회로 구조물이 형성될 수 있다. 일부 실시예들에 있어서, 식각 대상막(210)이 도전 물질을 포함하는 경우, 식각 대상막(210)은 상술한 더블 패터닝 공정에 의해 식각되어 직접 상기 회로 구조물로 제공될 수 있다.
상술한 바와 같이, SOH 물질과 같은 유기 물질을 사용한 더블 패터닝 공정은 예시적인 실시예들에 따른 연마 조성물을 사용한 연마 공정을 포함할 수 있다. 이에 따라, 실제 식각 마스크로 사용되며 상기 SOH 물질을 포함하는 유기막 패턴들의 프로파일을 향상시킬 수 있으며, 원하는 미세 치수의 타겟 패턴을 고신뢰성으로 형성할 수 있다.
도 15 내지 도 25는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 15 및 도 17은 상기 제조 방법을 설명하기 위한 평면도들이다. 도 16 및 도 18 내지 도 25는 도 15 및 도 17에 표시된 I-I' 라인, II-II' 라인 및 III-III' 라인을 따라 절단된 서브 단면도들을 포함하고 있다.
예를 들면, 도 15 내지 도 25는 매립 셀 트랜지스터 어레이(Buried Cell Transistor Array: BCAT) 구조를 포함하는 디램(Dynamic Random Access Memory: DRAM) 장치의 제조 방법을 도시하고 있다.
도 15 및 도 16을 참조하면, 기판(300) 상부를 식각하여 액티브 패턴(303, 305)을 정의하는 소자 분리막(302)를 형성할 수 있다.
기판(300)은 제1 영역(A) 및 제2 영역(B)으로 구분될 수 있으며, 제1 영역(A) 및 제2 영역(B)은 각각 예를 들면, 소자 영역 및 주변 회로 영역으로 할당될 수 있다.
예시적인 실시예들에 따르면, 액티브 패턴들(303, 305) 및 소자 분리막(302)은 도 1 내지 도 5를 참조로 설명한 STI 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
예를 들면, 기판(300)의 제1 영역(A) 및 제2 영역(B) 상에 각각 제1 마스크 패턴(도시되지 않음) 및 제2 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴들을 사용하여 기판(300)의 상부를 식각하여 소자 분리 트렌치들을 형성할 수 있다. 상기 제2 마스크 패턴은 상대적으로 넓은 영역을 연속적으로 커버하는 플레이트 형상을 가질 수 있다.
이후, 상기 소자 분리 트렌치들을 충분히 채우며 상기 마스크 패턴들을 덮는 유기막을 형성할 수 있다. 상기 유기막은 제2 영역(B)의 상기 제2 마스크 패턴 상에서 돌출된 단차 구조를 가질 수 있다.
이후, 상기 유기막을 도 4를 참조로 설명한 공정에서 사용된 예시적인 실시예들에 따른 연마 조성물을 사용하여 CMP 공정을 통해 상기 마스크 패턴들의 상면들이 노출될 때까지 상기 유기막을 평탄화하여 소자 분리막(302)을 형성할 수 있다. 상기 연마 조성물은 연마 입자를 포함하지 않으며, 산화제, 계면 활성제, pH 조절제 및/또는 연마 촉진제 등을 포함할 수 있다. 따라서, 표면 스크래치, 딤플 등의 불량을 포함하지 않으며, 실질적으로 평탄한 상면을 갖는 소자 분리막(302)이 형성될 수 있다. 상기 CMP 공정은 연마 입자를 포함하는 조성물을 사용하는 공정 조건에 비해 증가된 연마 속도, 연마 압력 및/또는 연마 플레이트 회전 속도로 수행될 수 있다.
이어서, 추가적인 CMP 공정을 통해 상기 마스크 패턴들 및 소자 분리막(302)의 상부를 액티브 패턴들(303, 305)의 상면들이 노출되도록 평탄화할 수 있다. 상기 추가적인 CMP 공정에 사용되는 연마 조성물은 연마 입자를 포함할 수 있다.
상기 액티브 패턴들은 각각 제1 영역(A) 및 제2 영역(B)의 기판(300) 저부로부터 돌출된 제1 액티브 패턴(303) 및 제2 액티브 패턴(305)으로 구분될 수 있다.
제1 액티브 패턴(303)은 기판(300) 상면에 대해 평행하며 서로 수직하게 교차하는 제1 방향 및 제2 방향에 대해 소정의 각도로 경사진 사선 방향으로 연장될 수 있다. 또한, 복수의 제1 액티브 패턴들(303)의 제1 영역(A) 내에서 상기 제1 및 제2 방향을 따라 배열될 수 있다.
제2 액티브 패턴(305)은 도 15에 도시된 바와 같이 예를 들면, 플레이트 형상을 가질 수 있다.
도 17 및 도 18을 참조하면, 기판(300)의 제1 영역(A) 상에 제1 게이트 구조물(317) 및 불순물 영역들(308a, 308b)을 포함하는 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 따르면, 소자 분리막(302) 및 제1 액티브 패턴들(303)의 상부를 식각하여 게이트 트렌치들(304)을 형성할 수 있다. 예를 들면, 게이트 트렌치(304)는 소자 분리막(302) 및 제1 액티브 패턴들(303)의 상부를 관통하며, 상기 제1 방향을 따라 연장될 수 있다. 또한, 복수의 게이트 트렌치(304)들이 상기 제2 방향을 따라 형성될 수 있다. 일부 실시예들에 있어서, 하나의 제1 액티브 패턴(303)에 2 개의 게이트 트렌치들(304)이 형성될 수 있다.
예를 들면, 게이트 트렌치(304)에 의해 노출된 제1 액티브 패턴(303)의 표면에 대해 열산화 공정을 수행하거나, 제1 액티브 패턴(303)의 상기 표면 상에 예를 들면, CVD 공정을 통해 실리콘 산화물 또는 금속 산화물을 증착하여 제1 게이트 절연막을 형성할 수 있다.
상기 제1 게이트 절연막 상에 게이트 트렌치(304)의 나머지 부분을 채우는 제1 게이트 도전막을 형성할 수 있다. 이후, CMP 공정을 통해 제1 액티브 패턴(303)의 상면이 노출될 때까지 상기 제1 게이트 도전막 및 상기 제1 게이트 절연막을 평탄화하고, 에치-백 공정을 통해 게이트 트렌치(304) 내부에 형성된 상기 제1 게이트 도전막 및 상기 제1 게이트 절연막의 상부들을 부분적으로 제거할 수 있다. 이에 따라, 게이트 트렌치(304)의 저부를 채우는 제1 게이트 절연막 패턴(310) 및 제1 게이트 전극(312)이 형성될 수 있다.
상기 제1 게이트 도전막은 예를 들면, 금속 및/또는 금속 질화물을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
제1 게이트 절연막 패턴(310) 및 제1 게이트 전극(312) 상에 게이트 트렌치(304)의 나머지 부분을 채우는 제1 게이트 마스크 막을 형성한 후, 상기 제1 게이트 마스크 막의 상부를 제1 액티브 패턴(303)의 상기 상면이 노출될 때까지 평탄화하여 제1 게이트 마스크(315)를 형성할 수 있다. 상기 제1 게이트 마스크 막은 예를 들면, 실리콘 질화물을 사용하여 CVD 공정을 통해 형성될 수 있다.
이에 따라, 게이트 트렌치(304) 내부에 순차적으로 적층된 제1 게이트 절연막 패턴(310), 제1 게이트 전극(312) 및 제1 게이트 마스크(315)를 포함하는 제1 게이트 구조물(317)이 형성될 수 있다.
상술한 게이트 트렌치(304)의 배열 형태에 따라, 제1 게이트 구조물(317)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수로 형성될 수 있다.
이후, 제1 게이트 구조물(317)과 인접한 제1 액티브 패턴(303) 상부에 이온 주입 공정을 수행하여 불순물 영역들(308a, 308b)을 형성할 수 있다. 이에 따라, 제1 게이트 구조물(317) 및 불순물 영역들(308a, 308b)을 포함하는 예를 들면 BCAT(Buried Cell Array Transistor) 구조가 기판(300)의 제1 영역(A) 상에 형성될 수 있다.
상기 불순물 영역들은 제1 불순물 영역(308a) 및 제2 불순물 영역(308b)으로 구분될 수 있다. 제1 불순물 영역(308a)은 예를 들면, 2개의 제1 게이트 구조물들(317) 사이의 제1 액티브 패턴(303)의 상부에 형성될 수 있다. 제2 불순물 영역(308b)은 예를 들면, 제1 게이트 구조물(317)에 대해 제1 불순물 영역(308a)과 대향할 수 있다. 예를 들면, 제2 불순물 영역(308b)은 제1 액티브 패턴(303)의 주변부에 형성될 수 있다.
도 18에 도시된 바와 같이, 하나의 제1 액티브 패턴(303)에 하나의 제1 불순물 영역(308a) 및 2개의 제2 불순물 영역들(308b)이 형성될 수 있다.
이후, 제1 영역(A)상에 선택적으로 형성되며, 소자 분리막(302), 제1 및 제2 불순물 영역들(308a, 308b) 및 제1 게이트 구조물들(317)을 덮는 캡핑막(320)을 형성할 수 있다. 캡핑막(320)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
도 19를 참조하면, 제2 액티브 패턴(305) 상에 제2 게이트 구조물(336)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 액티브 패턴(305) 및 소자 분리막(302) 상에 제2 게이트 절연막, 제2 게이트 전극막 및 제2 게이트 마스크막을 순차적으로 적층한 후, 사진 식각 공정을 통해 상기의 막들을 패터닝하여 제2 게이트 절연막 패턴(330), 제2 게이트 전극(332) 및 제2 게이트 마스크(334)를 포함하는 제2 게이트 구조물(336)을 형성할 수 있다.
이후, 제2 게이트 구조물(336)을 이온 주입 마스크로 사용하여 제2 액티브 패턴(305) 상부에 불순물을 주입함으로써 제3 불순물 영역(309)을 형성할 수 있다. 이에 따라, 제2 영역(II) 상에는 제2 게이트 구조물(336) 및 제3 불순물 영역(309)를 포함하는 주변 회로 트랜지스터가 정의될 수 있다.
제2 게이트 구조물(336)의 측벽 상에는 게이트 스페이서(338)가 더 형성될 수도 있다. 게이트 스페이서(338)는 예를 들면 실리콘 질화물을 포함하며, 게2 게이트 구조물(336)을 덮는 스페이서 막을 형성한 후, 이를 이방성 식각하여 형성될 수 있다.
예시적인 실시예들에 따르면, 기판(300)의 제2 영역(B) 상에는 상기 주변 회로 트랜지스터를 커버하는 주변회로 보호막(340)이 형성될 수 있다. 예를 들면, 상기 주변 회로 트랜지스터를 커버하는 보호막을 캡핑막(320), 소자 분리막(320) 및 제2 액티브 패턴(305) 상에 형성한 후, 제1 영역(A) 상에 형성된 상기 보호막 부분을 제거하여 주변회로 보호막(340)을 형성할 수 있다.
상기 보호막은 예를 들면, 피이오엑스(Plasma Enhanced Oxide: PEOX), 테오스(TetraEthyl OrthoSilicate: TEOS) 또는 에프옥스(Flowable Oxide: FOX) 계열 물질과 같은 실리콘 산화물 계열 물질을 사용하여 CVD 공정을 통해 형성될 수 있다.
도 20을 참조하면, 기판(300)의 제1 영역(A) 상에서 제1 불순물 영역들(308a)과 전기적으로 연결되는 도전 라인 구조물(350)을 형성할 수 있다.
예시적인 실시예들에 따르면, 캡핑막(320)을 부분적으로 제거하여 제1 불순물 영역들(308)을 적어도 부분적으로 노출시키는 그루브(groove)(345)를 형성할 수 있다. 그루브(345)는 예를 들면, 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 그루브들(345)이 형성될 수 있다.
캡핑막(320) 상에 그루브들(345)을 채우는 제1 도전막을 형성할 수 있다. 상기 제1 도전막 상에는 배리어 도전막 및 제2 도전막을 형성하고, 상기 제2 도전막 상에는 마스크 패턴(358)을 형성할 수 있다.
예를 들면, 상기 제1 도전막은 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 예를 들면. 상기 배리어 도전막은 금속 질화물 또는 금속 실리사이드 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 제2 도전막은 금속을 사용하여 형성될 수 있다. 상기 제1 도전막, 배리어 도전막 및 제2 도전막은 예를 들면, 스퍼터링 공정, PVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
마스크 패턴(358)은 예를 들면, 실리콘 질화물을 포함하며, 상기 제2 방향으로 연장되는 라인 형상을 가질 수 있다. 마스크 패턴(358)의 폭은 그루브(345)의 폭보다 작을 수 있다.
이후, 마스크 패턴(358)을 식각 마스크로 사용하여 상기 제2 도전막, 배리어 도전막 및 제1 도전막을 순차적으로 식각할 수 있다. 이에 따라, 제1 불순물 영역(308a) 상에 순차적으로 적층되는 제1 도전 패턴(352), 배리어 도전 패턴(354) 및 제2 도전 패턴(356)이 형성될 수 있다.
상술한 공정에 의해, 제1 도전 패턴(352), 배리어 도전 패턴(354), 제2 도전 패턴(356) 및 마스크 패턴(358)을 포함하며, 제1 불순물 영역들(308a) 상에서 상기 제2 방향을 따라 연장하는 도전라인 구조물(350)이 형성될 수 있다. 도전라인 구조물(350)은 예를 들면, DRAM 장치의 비트라인으로 제공될 수 있다.
도 20에 도시된 바와 같이, 도전라인 구조물(350)은 그루브(345)의 폭 보다 작은 폭을 가질 수 있다.
일부 실시예들에 있어서, 도전라인 구조물(350)의 측벽 상에 스페이서(355)를 형성할 수 있다. 예를 들면, 실리콘 질화물을 사용하여 캡핑막(320) 상에 도전라인 구조물(350)을 덮는 스페이서 막을 형성할 수 있다. 상기 스페이서막을 이방성 식각하여 스페이서(355)를 형성할 수 있다.
도 21을 참조하면, 캡핑막(320) 및 주변회로 보호막(340) 상에 도전 라인 구조물들(350)을 덮는 유기 층간 절연막(360)을 형성할 수 있다.
유기 층간 절연막(360)은 제1 영역(A) 상에서 도전 라인 구조물들(350) 사이의 공간을 채우며, 마스크 패턴들(358)을 커버할 수 있다. 유기 층간 절연막(360)은 제2 영역(B) 상에서 주변회로 보호막(340) 상으로 연장될 수 있다. 따라서, 유기 층간 절연막(360)은 제2 영역(B) 상에서 돌출된 단차 구조를 포함할 수 있다.
예시적인 실시예들에 따르면, 유기 층간 절연막은 폴리실록산 계열, 폴리실라잔 계열 또는 탄소 계열 SOH 물질과 같은 유기 물질을 사용하여 스핀 코팅 공정을 통해 형성될 수 있다.
도 22를 참조하면, 유기 층간 절연막(360)의 상부를 연마 조성물을 사용한 CMP 공정을 통해 평탄화할 수 있다. 상기 CMP 공정에 있어서, 마스크 패턴(358) 및/또는 주변회로 보호막(340)이 실질적으로 연마 정지막으로 기능할 수 있다.
상기 CMP 공정은, 예를 들면 도 4를 참조로 설명한 공정에서 사용된 예시적인 실시예들에 따른 연마 조성물을 활용할 수 있다. 상술한 바와 같이, 상기 연마 조성물은 연마 입자를 포함하지 않으며, 산화제, 계면 활성제, pH 조절제 및/또는 연마 촉진제 등을 포함할 수 있다. 따라서, 표면 스크래치, 딤플 등의 불량을 포함하지 않으며, 실질적으로 평탄한 상면을 갖는 유기 층간 절연막(360)이 형성될 수 있다. 상기 CMP 공정은 연마 입자를 포함하는 조성물을 사용하는 공정 조건에 비해 증가된 연마 속도, 연마 압력 및/또는 연마 플레이트 회전 속도로 수행될 수 있다.
일부 실시예들에 있어서, 유기 층간 절연막(360)에 대해 열처리 공정을 더 수행할 수 있다. 이 경우, 유기 층간 절연막(360)은 실질적으로 실리케이트 구조를 갖도록 변성될 수 있다.
도 23을 참조하면, 제2 불순물 영역(308b)과 전기적으로 연결되는 제1 콘택(365)을 형성할 수 있다.
예시적인 실시예들에 따르면, 유기 층간 절연막(360) 및 캡핑막(320)을 부분적으로 식각하여 각각 제2 불순물 영역(308b)을 적어도 부분적으로 노출시키는 제1 콘택 홀들을 형성할 수 있다. 예를 들면, 하나의 제1 액티브 패턴(303) 상에 2개의 상기 제1 콘택 홀들이 형성될 수 있다.
이후, 상기 제1 콘택 홀들을 채우는 도전막을 형성한 후, 상기 도전막의 상부를 예를 들면, CMP 공정을 통해 마스크 패턴(358)의 상면이 노출될 때까지 평탄화할 수 있다. 이에 따라, 상기 각 제1 콘택 홀 내부에 제2 불순물 영역(308b)와 전기적으로 연결되는 제1 콘택(365)이 형성될 수 있다.
상기 도전막은 구리 또는 텅스텐과 같은 금속 물질을 사용하여 스퍼터링 공정, PVD 공정, ALD 공정, CVD 공정 등을 통해 형성될 수 있다.
도 24를 참조하면, 제1 콘택(365) 상에 커패시터(370)를 형성할 수 있다.
예를 들면, 제1 영역(A)의 유기 층간 절연막(360). 마스크 패턴(358) 및 제1 콘택(365) 상에 식각 저지막(도시되지 않음)을 형성하고, 상기 식각 저지막 상에 몰드막을 형성할 수 있다. 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 제1 콘택(365)의 상면을 노출시키는 개구부(도시되지 않음)를 형성할 수 있다.
상기 개구부의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성할 수 있다. 상기 하부 전극막 상에 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 상부를 평탄화할 수 있다. 이후, 상기 희생막 및 상기 몰드막을 제거함으로써, 하부 전극(372)을 형성할 수 있다. 상기 희생막 및 상기 몰드막은 실리콘 산화물을 포함하도록 형성되며, 예를 들면 불산 용액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
상기 식각 저지막 및 하부 전극(372)의 표면을 따라 유전막(374)을 형성하고, 유전막(374) 상에 상부 전극막을 형성할 수 있다. 제2 영역(B) 상에 형성된 유전막(374) 및 상기 상부 전극막 부분을 제거함으로써, 제1 영역(A) 상에 상부 전극(376)을 형성할 수 있다.
상기 하부 및 상부 전극막들은 금속 및/또는 금속 질화물을 사용하여 스퍼터링 공정, ALD 공정, PVD 공정 등을 통해 형성될 수 있다. 유전막(374) 하프늄 산화물(HfOx), 지르코늄 산화물(ZrOx)과 같은 고유전율의 금속 산화물을 사용하여 CVD 공정, ALD 공정 등을 통해 형성될 수 있다.
이에 따라, 제1 영역(A) 상에는 하부 전극(372), 유전막(374) 및 상부 전극(376)을 포함하는 커패시터(370)가 형성될 수 있다
도 25를 참조하면, 주변 회로 보호막(340) 상에 커패시터들(370)을 덮는 층간 절연막(380)을 형성할 수 있다. 층간 절연막(380)은 제1 영역(A) 및 제2 영역(B) 전체를 커버하도록 형성될 수 있다. 추가적으로, 층간 절연막(380) 상면을, 예를 들면 CMP 공정을 통해 평탄화할 수도 있다. 상기 CMP 공정은 연마 입자를 포함하는 연마 조성물을 활용하여 수행될 수 있다.
기판(300)의 제2 영역(B) 상에는 상기 주변 회로 트랜지스터와 전기적으로 연결되는 제2 콘택(390) 및 배선(395)이 형성될 수 있다. 예를 들면, 층간 절연막(380) 및 주변 회로 보호막(340)을 관통하여 제3 불순물 영역(309)을 노출시키는 제2 콘택 홀을 형성할 수 있다. 층간 절연막(380) 상에 상기 제2 콘택 홀을 채우는 도전막을 형성하고, 상기 도전막 상부를 평탄화하여 제3 불순물 영역(309)과 접촉하는 제2 콘택(390)을 형성할 수 있다. 이후, 층간 절연막(380) 상에 제2 콘택(390)과 전기적으로 연결되는 배선(395)을 형성할 수 있다, 제2 콘택(390) 및 배선(395)은 주변 회로들 중 일부로서 기능할 수 있다.
일부 실시예들에 있어서, 커패시터(370) 상부에 예를 들면 실리콘 질화물을 포함하는 패시베이션 막을 더 형성할 수 있다.
상술한 바와 같이, 디램 장치의 소자 분리막, 유기 층간 절연막 등의 형성에 있어 예시적인 실시예들에 따른 연마 공정이 활용되어 절연 구조의 신뢰성이 향상될 수 있다.
전술한 예시적인 실시예들에 따르면, 유기막으로 형성되는 반도체 장치의 각종 절연 구조물 형성 시, 연마 입자가 관여하지 않는 연마 공정을 통해 상기 절연 구조물의 기계적, 구조적 신뢰성을 향상시킬 수 있다. 상기 절연 구조물은 각종 메모리 소자, 로직 소자에 포함되는 소자 분리막, 층간 절연막, 매립 절연막 등을 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300: 기판 110: 패드 산화막
110a: 제1 패드 산화막 패턴 110b: 제2 패드 산화막 패턴
120a: 제1 마스크 패턴 120b: 제2 마스크 패턴
125: 트렌치 130: 라이너
135: 라이너 패턴 140: 유기막
145: 유기막 패턴 210: 식각 대상막
220: 하부 마스크 막 230: 제1 유기막
235: 제1 유기막 패턴 240: 상부 마스크 막
245: 상부 마스크 패턴 250: 포토 레지스트 패턴
260: 스페이서 270: 제2 유기막
275: 제2 유기막 패턴 280: 예비 개구부
280a: 개구부 302: 소자 분리막
303: 제1 액티브 패턴 304: 게이트 트렌치
305: 제2 액티브 패턴 308a: 제1 불순물 영역
308b: 제2 불순물 영역 309: 제3 불순물 영역
310: 제1 게이트 절연막 패턴 312: 제1 게이트 전극
315: 제1 게이트 마스크 317: 제1 게이트 구조물
320: 캡핑막 330: 제2 게이트 절연막 패턴
332: 제2 게이트 전극 334: 제2 게이트 마스크
336: 제2 게이트 구조물 338: 게이트 스페이서
340: 주변회로 보호막 345: 그루브
352: 제1 도전 패턴 354: 배리어 도전 패턴
355: 스페이서 356: 제2 도전 패턴
358: 마스크 패턴 360: 유기 층간 절연막
365: 제1 콘택 370: 커패시터
372: 하부 전극 374: 유전막
376: 상부 전극 380: 층간 절연막
390: 제2 콘택 395: 배선

Claims (10)

  1. 반도체 기판 상에 마스크 패턴들을 형성하고;
    상기 반도체 기판 상에 상기 마스크 패턴들을 덮는 유기막을 형성하고; 그리고
    상기 유기막의 상부를 산화제를 포함하며, 연마 입자가 결여된 연마 조성물을 사용하여 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 유기막은 폴리실라잔 계열 물질, 폴리실록산 계열 물질 및 스핀-온 하드 마스크(SOH) 물질 중에서 선택된 적어도 하나를 사용하여 형성되는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 연마 조성물은 계면 활성제, pH 조절제 및 연마 촉진제 중에서 선택된 적어도 하나를 더 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 마스크 패턴들을 사용하여 상기 반도체 기판 상부를 식각하여 트렌치를 형성하는 것을 더 포함하며,
    상기 유기막은 상기 트렌치를 채우는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 마스크 패턴들 중 적어도 일부는 벌크 마스크로 제공되며, 상기 유기막은 상기 벌크 마스크 상에서 돌출된 단차 구조를 포함하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 마스크 패턴들을 형성하기 전에 상기 반도체 기판 상에 식각 대상막을 형성하는 것을 더 포함하며,
    상기 마스크 패턴들을 형성하는 것은,
    상기 식각 대상막 상에 제1 유기막 패턴들을 형성하고; 그리고
    상기 제1 유기막 패턴들의 측벽들 상에 스페이서들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 유기막은 이웃하는 상기 스페이서들 사이의 공간들을 채우는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 유기막을 평탄화하는 것은 이웃하는 상기 스페이서들 사이에 제2 유기막 패턴들을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 유기막 패턴들을 형성한 후, 상기 스페이서들을 제거하여 개구부들을 형성하고; 그리고
    상기 개구부들을 통해 상기 식각 대상막을 식각하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 소자 분리막에 의해 한정되는 액티브 패턴들을 형성하고;
    상기 액티브 패턴들 및 상기 소자 분리막 상에 게이트 구조물을 형성하고;
    상기 게이트 구조물에 인접한 상기 액티브 패턴들의 상부들에 불순물 영역들을 형성하고;
    상기 불순물 영역들 중 일부 불순물 영역들과 전기적으로 연결되는 도전 라인 구조물들을 형성하고;
    상기 소자 분리막 및 상기 액티브 패턴들 상에 상기 도전 라인 구조물들을 덮는 유기 층간 절연막을 형성하고; 그리고
    상기 유기 층간 절연막의 상부를 산화제를 포함하며, 연마 입자가 결여된 연마 조성물을 사용하여 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
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