KR101212265B1 - 이이피롬 셀 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000003963 antioxidant agent Substances 0.000 claims abstract description 12
- 230000003078 antioxidant effect Effects 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 150000004767 nitrides Chemical class 0.000 claims description 29
- 230000004888 barrier function Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 11
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 230000003064 anti-oxidating effect Effects 0.000 claims 2
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 8
- 238000007254 oxidation reaction Methods 0.000 abstract description 8
- 230000000694 effects Effects 0.000 abstract description 5
- 230000005641 tunneling Effects 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 19
- 239000010410 layer Substances 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Abstract
본 발명은 이이피롬 셀 및 그 제조방법에 관한 것으로, 본 발명의 이이피롬 셀은 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 적층된 이이피롬 셀에 있어서, 상기 터널 산화막의 측면에 터널 산화막의 측면 산화를 방지하는 산화방지막을 더 포함한다. 또한, 본 발명 이이피롬 셀 제조방법은 a) 기판의 상부에 산화방지막을 형성하고, 그 산화방지막의 일부를 식각하여 기판을 노출시키는 단계와, b) 상기 a) 단계에서 노출된 기판에 터널 산화막을 형성하고, 상기 구조의 상부전면에 제1 폴리실리콘을 증착하는 단계와, c) 상기 제1 폴리실리콘과 그 하부의 산화방지막을 패터닝하여 상기 터널산화막의 상부전면과 산화방지막의 상부일부에 위치하는 플로팅 게이트를 형성하는 단계와, d) 상기 c)의 결과물 상에 유전막과 제2 폴리실리콘을 증착하고, 패터닝하여 콘트롤 게이트를 형성함과 아울러 그 콘트롤 게이트와 플로팅 게이트의 사이에 위치하는 유전막을 형성하는 단계를 포함한다.
이이피롬, 터널링 효과, 커패시턴스
Description
도 1a 내지 도 1i는 본 발명에 따른 이이피롬 셀의 제조공정 수순단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판 2 : 버퍼 산화막
3 : 배리어 질화막 4 : 터널 산화막
5 : 제1 폴리실리콘 6 : 질화막
7 : 더미 산화막 8 : 플로팅 게이트
9 : 유전막 10 : 제2 폴리실리콘
11 : 콘트롤 게이트 12 : 측벽
13 : 소스 및 드레인 14 : 층간절연막
15 : 금속배선 콘택
본 발명은 이이피롬 셀 및 그 제조방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트의 접촉면적을 증가시켜 저전압에서도 구동가능한 이이피롬 셀 및 그 제조방법에 관한 것이다.
종래 이이피롬 셀 제조방법은 유전막의 신뢰성 확보를 위하여 산화공정을 진행하였으나, 이는 셀 영역을 정의하는 필드산화막을 산화시켜, 게이트에 새부리 현상(birds beak)을 발생시킨다.
이는 터널산화막에 국부적인 두께증가를 유발하며, 유효한 터널산화막의 길이를 줄여 터널링 효과를 저하시키는 문제점이 있었다.
또한, 이이피롬의 집적도의 증가에 따라 플로팅 게이트와 콘트롤 게이트의 접촉면적이 감소하게 되며, 그 플로팅 게이트와 콘트롤 게이트 사이의 커패시턴스가 줄어 낮은 전압으로는 구동되지 않아, 소비전력이 증가하는 문제점이 있었다.
상기와 같은 문제점을 감안한 본 발명은 터널 산화막의 유효 길이가 짧아지는 것을 방지함과 아울러 동일면적에서도 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 증가시킬 수 있는 이이피롬 셀 및 그 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 이이피롬 셀은 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 적층된 이이피롬 셀에 있어서, 상기 터널 산화막의 측면에 터널 산화막의 측면 산화를 방지하는 산화방지막을 더 포함한다.
또한, 본 발명 이이피롬 셀 제조방법은 a) 기판의 상부에 산화방지막을 형성하고, 그 산화방지막의 일부를 식각하여 기판을 노출시키는 단계와, b) 상기 a) 단계에서 노출된 기판에 터널 산화막을 형성하고, 상기 구조의 상부전면에 제1 폴리실리콘을 증착하는 단계와, c) 상기 제1 폴리실리콘과 그 하부의 산화방지막을 패터닝하여 상기 터널산화막의 상부전면과 산화방지막의 상부일부에 위치하는 플로팅 게이트를 형성하는 단계와, d) 상기 c)의 결과물 상에 유전막과 제2 폴리실리콘을 증착하고, 패터닝하여 콘트롤 게이트를 형성함과 아울러 그 콘트롤 게이트와 플로팅 게이트의 사이에 위치하는 유전막을 형성하는 단계를 포함한다.
이하, 상기와 같이 구성되는 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1i는 본 발명에 따른 이이피롬 셀의 제조공정 수순단면도이다.
이를 참조하면, 본 발명에 따른 이이피롬 셀 제조방법은 기판(1)의 상부에 버퍼 산화막(2)과 배리어 질화막(3)을 순차적으로 증착하는 단계(도 1a)와, 상기 배리어 질화막(3)의 상부일부를 노출시키는 포토레지스트(PR1) 패턴을 형성하는 단계(도 1b)와, 상기 포토레지스트(PR1) 패턴을 식각 마스크로하여 상기 배리어 질화막(3)과 버퍼 산화막(2)의 일부를 식각하여, 기판(1)의 상부일부를 노출시키고, 그 노출된 기판(1)의 상부에 터널 산화막(4)을 형성하는 단계(도 1c)와, 상기 구조의 상부전면에 제1 폴리실리콘(5)과 질화막(6)을 순차적으로 증착한 후, 상기 터널 산화막(4)의 상부와 그 주변 일부의 질화막(6)을 노출시키는 포토레지스트(PR2) 패턴을 형성하는 단계(도 1d)와, 상기 노출된 질화막(6)을 제거한 후, 그 포토레지스트(PR2)를 제거하고, 산화공정을 통해 상기 노출된 제1 폴리실리콘(5) 부분에 중앙부가 더 두꺼운 더미 산화막(7)을 형성하는 단계(도 1e)와, 상기 더미산화막(7)을 제거하고, 상기 제1 폴리실리콘(5)과 그 하부의 배리어 질화막(3) 및 버퍼 산화막(2)을 패터닝하여 터널 산화막(4)의 측면에 버퍼 산화막(2)과 배리어 질화막(3)의 적층구조의 일부가 잔존하도록 하고, 그 터널 산화막(4)과 배리어 질화막(3)의 상부에 위치하며, 상부면이 오목한 플로팅 게이트(8)를 형성한 후, 그 상부전면에 유전막(9)을 증착하는 단계(도 1f)와, 상기 구조의 상부전면에 제2 폴리실리콘(10)을 증착하는 단계(도 1g)와, 상기 플로팅 게이트(8)의 상부측 제2 폴리실리콘 상에, 상기 유전막(8)의 상부면보다 넓은 포토레지스트(PR3) 패턴을 형성하는 단계(도 1h)와, 상기 포토레지스트(PR3) 패턴을 식각마스크로 제2 폴리실리콘(10)과 그 하부의 유전막을 패터닝하여 콘트롤 게이트(11)를 형성한 후, 포토레지스트(PR3)를 제거하고, 측벽(12), 소스 및 드레인(13), 층간절연막(14) 및 금속배선 콘택(15)을 형성하는 단계(도 1i)를 포함한다.
이하, 상기와 같이 구성되는 본 발명에 따른 이이피롬 셀 제조방법을 좀 더 상세히 설명한다.
먼저, 도 1a에 도시한 바와 같이 기판(1)의 상부에 버퍼 산화막(2)을 증착하 고, 그 버퍼 산화막(2)의 상부에 배리어 질화막(3)을 증착한다.
이때, 버퍼산화막(2)과 배리어 질화막(3)은 이후의 공정에서 터널 산화막(4)의 산화과정에서 필드산화막(도면 미도시)의 성장에 의해 터널 산화막(4)의 두께가 증가하는 것을 방지하는 역할을 한다.
그 다음, 도 1b에 도시한 바와 같이 상기 배리어 질화막(3)의 상부일부를 노출시키는 포토레지스트(PR1) 패턴을 형성한다.
그 다음, 도 1c에 도시한 바와 같이 상기 포토레지스트(PR1) 패턴을 식각 마스크로하는 식각공정으로 상기 배리어 질화막(3)과 버퍼 산화막(2)의 일부를 식각한다.
상기 배리어 질화막(3)과 버퍼 산화막(2)의 식각으로 터널 산화막(4)의 위치를 설정한다.
그 다음, 상기 배리어 질화막(3)과 버퍼 산화막(2)의 식각으로 노출된 기판(1)의 상부에 터널 산화막(4)을 형성한다.
그 다음, 도 1d에 도시한 바와 같이 상기 구조의 상부전면에 제1 폴리실리콘(5)을 증착하고, 그 제1 폴리실리콘(5)의 상부에 질화막(6)을 순차적으로 증착한다.
그 다음, 상기 터널 산화막(4)의 상부와 그 주변 일부의 질화막(6)을 노출시키는 포토레지스트(PR2) 패턴을 형성한다.
상기 포토레지스트(PR2) 패턴에 의해 노출되는 질화막(6)의 면적은 상기 터널 산화막(4)의 면적보다 크게하여, 그 하부측에 상기 배리어 질화막(3)과 버퍼 산 화막(2)의 일부가 위치하도록 한다.
그 다음, 도 1e에 도시한 바와 같이 상기 노출된 질화막(6)을 제거한 후, 그 포토레지스트(PR2)를 제거하고, 산화공정을 통해 상기 노출된 제1 폴리실리콘(5) 부분에 중앙부가 더 두꺼운 더미 산화막(7)을 형성한다.
상기 더미 산화막(7)의 형상은 일반적인 필드산화막과 동일하게 측면부가 중앙부에 비해 더 얇은 형상이며, 이를 위해 열산화공정으로 더미 산화막(7)을 형성한다.
그 다음, 도 1f에 도시한 바와 같이 상기 더미 산화막(7)을 제거한다.
상기 더미 산화막(7)의 선택적 제거에 의하여 상기 제1 폴리실리콘(5)의 일부에는 오목한 홈이 형성되며, 그 부분에서 표면적은 증가하게 된다.
그 다음, 상기 표면적이 증가한 제1 폴리실리콘(5)과 그 하부의 배리어 질화막(3) 및 버퍼 산화막(2)을 패터닝한다.
상기 패터닝에 의해 터널 산화막(4)의 측면에 버퍼 산화막(2)과 배리어 질화막(3)의 적층구조의 일부가 잔존한다. 이에 따라 상기 터널 산화막(4)의 측면부가 필드산화막에 의해 두께가 두꺼워지는 것을 방지할 수 있게 된다.
또한, 상기 터널 산화막(4)과 배리어 질화막(3)의 상부에 위치하며, 상부면이 오목한 플로팅 게이트(8)를 형성한다.
상기 플로팅 게이트(8)의 상부면이 오목하게 되어, 동일면적 상에서 더 넓은 표면적을 제공한다.
그 다음, 상기 구조의 상부전면에 유전막(9)을 증착한다.
이때 유전막(9)은 산화막과 질화막의 적층구조일 수 있다.
그 다음, 도 1g에 도시한 바와 같이 상기 구조의 상부에 제2 폴리실리콘(10)을 증착한다.
그 다음, 도 1h에 도시한 바와 같이 상기 플로팅 게이트(8)의 상부측 제2 폴리실리콘 상에, 상기 유전막(8)의 상부면보다 넓은 포토레지스트(PR3) 패턴을 형성한다.
그 다음, 도 1i에 도시한 바와 같이 상기 포토레지스트(PR3) 패턴을 식각마스크로 제2 폴리실리콘(10)과 그 하부의 유전막(9)을 패터닝하여 콘트롤 게이트(11)를 형성한다.
이때 형성되는 콘트롤 게이트(11)는 그 하부의 플로팅 게이트(8)이 형상에 따라 상부면이 오목한 형태가 된다. 이에 따라 상기 콘트롤 게이트(11)와 플로팅 게이트(8)의 중첩부분 면적은 증가하게 되며, 따라서 더 높은 커패시턴스를 갖게 된다.
그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 건식식각하여 측벽(12)을 형성한다.
그 다음, 이온 주입을 통해 상기 터널 산화막(4)의 양측면부에 소스 및 드레인(13)을 형성한다.
그 다음, 상기 구조의 상부전면에 층간절연막(14)을 형성하고, 그 층간절연막(14)에 콘택홀을 형성한 후, 그 콘택홀을 통해 상기 소스 및 드레인(13)에 접하는 금속배선 콘택(15)을 형성하여 이이피롬 셀을 제조하게 된다.
상기한 바와 같이 본 발명에 따르는 이이피롬 셀은 터널 산화막의 측면에 패드 산화막(2)과 배리어 질화막(3)이 일부 위치하여, 터널 산화막의 일부가 두꺼워져 유효한 터널링 효과가 감소하는 것을 방지하며, 플로팅 게이트와 콘트롤 게이트의 중첩부분을 곡면으로하여 그 중첩부분의 면적을 증가시켜, 커패시턴스를 증가시킬 수 있게 된다.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.
상기한 바와 같이 본 발명에 따른 이이피롬 셀 및 그 제조방법은 터널 산화막의 측면에 패드 산화막과 배리어 질화막이 일부 위치하여, 유전막의 특성향상을 위한 산화처리시 필드산화막의 성장에 의해 터널 산화막의 일부가 두꺼워져 유효한 터널링 효과가 감소하는 것을 방지할 수 있는 효과가 있다.
또한 본 발명에 따른 이이피롬 셀 및 그 제조방법은 플로팅 게이트와 콘트롤 게이트의 중첩부분을 곡면으로하여 그 중첩부분의 면적을 증가시켜, 커패시턴스를 증가시킬 수 있게 되어, 저전력에서도 구동이 가능하도록 하여 소비전력을 줄일 수 있는 효과가 있다.
Claims (6)
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- a) 기판의 상부에 산화방지막을 형성하고, 그 산화방지막의 일부를 식각하여 기판을 노출시키는 단계;b) 상기 a) 단계에서 노출된 기판에 터널 산화막을 형성하고, 상기 산화방지막 및 터널 산화막 상부에 제1 폴리실리콘을 증착하는 단계;c) 상기 제1 폴리실리콘과 그 하부의 산화방지막을 패터닝하여 상기 터널산화막의 상부전면과 산화방지막의 상부일부에 위치하는 플로팅 게이트를 형성하는 단계; 및d) 상기 c)의 결과물 상에 유전막과 제2 폴리실리콘을 증착하고, 패터닝하여 콘트롤 게이트를 형성함과 아울러 그 콘트롤 게이트와 플로팅 게이트의 사이에 위치하는 유전막을 형성하는 단계;를 포함하며,상기 b) 단계의 결과물의 제1 폴리실리콘 상부 일부에 선택적인 산화공정을 통해 중앙부가 주변부에 비하여 더 두꺼운 열산화막을 형성하고, 그 열산화막을 선택적으로 식각하여, 상기 c) 단계의 플로팅 게이트의 상부면을 오목하게 하는 단계를 더 포함하는 것을 특징으로 하는 이이피롬 셀 제조방법.
- 제4항에 있어서,상기 a) 단계의 산화방지막은 버퍼 산화막과 배리어 질화막이 순차 적층된 것을 특징으로 하는 이이피롬 셀 제조방법.
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125669A KR101212265B1 (ko) | 2005-12-19 | 2005-12-19 | 이이피롬 셀 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050125669A KR101212265B1 (ko) | 2005-12-19 | 2005-12-19 | 이이피롬 셀 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070065000A KR20070065000A (ko) | 2007-06-22 |
| KR101212265B1 true KR101212265B1 (ko) | 2012-12-14 |
Family
ID=38364483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050125669A KR101212265B1 (ko) | 2005-12-19 | 2005-12-19 | 이이피롬 셀 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101212265B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100812080B1 (ko) * | 2007-06-26 | 2008-03-07 | 주식회사 동부하이텍 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2005
- 2005-12-19 KR KR1020050125669A patent/KR101212265B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070065000A (ko) | 2007-06-22 |
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| GRNT | Written decision to grant | ||
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