KR20050098529A - 비휘발성 메모리 소자의 제조 및 동작 방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트를 실리콘 기판에 형성함으로써 로직과의 단차를 감소시켜 후속 콘택 형성시 공정 마진을 확보할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법 및 동작 방법에 관한 것으로, 상기 비휘발성 메모리 소자의 제조 방법은 실리콘 기판에 제 1 깊이의 트렌치와, 제 1 트렌치보다 낮은 깊이의 제 2 트렌치를 형성한 후 산화막으로 매립하는 단계와; 상기 산화막을 평탄화 한 후 제 2 트렌치의 산화막을 식각하여 중앙 부분에 일부 산화막만 남도록 하는 단계와; 상기 산화막이 식각된 제 2 트렌치 내부에 터널 산화막을 형성한 후 제 1 폴리실리콘을 증착하는 단계와; 상기 제 1 폴리실리콘을 에치백하여 제 2 트렌치에 플로팅 게이트가 2비트로 형성되도록 하는 단계와; 상기 제 2 트렌치 내부의 산화막을 습식 식각 공정으로 제거한 후 하부 산화막을 증착하고 상기 하부 산화막을 버퍼 막으로 트렌치 하부 실리콘 기판에 공통 소오스를 형성하는 단계와; 상기 공통 소오스를 증착한 결과물에 질화막 및 상부 산화막을 증착하는 단계와; 상기 상부 산화막 상부 전면에 제 2 폴리실리콘을 증착하는 단계와; 상기 제 2 폴리실리콘을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 비휘발성 메모리 소자의 제조 및 동작 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트를 실리콘 기판에 형성함으로써 로직과의 단차를 감소시켜 후속 콘택 형성시 공정 마진을 확보할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
기능적으로 가장 이상적인 메모리 소자는 사용자가 임의로 전기적인 방법에 의해 기억상태를 스위칭함으로서 용이하게 프로그래밍할 수 있으며 전원이 제거되어도 메모리 상태를 그래도 유지할 수 있는 비휘발성의 반도체 메모리 소자이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리(Non-Volatile Semiconductor Memories:NVSM)는 크게 플로팅게이트 계열과 두종류 이상의 유전막이 2중, 3중으로 적층된 MIS(Metal-Insulator-Semiconductor) 계열로 구분한다.
플로팅 게이트 계열은 전위 우물(potential well)을 이용하여 메모리 특성을 구현하며, 현재 플래쉬 EEPROM으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적인데, ETOX 타입의 플래시 셀 구조에서는 집적도가 향상이 될수록 숏 채널 현상이 야기된다. 이로 인한 플로팅 게이트의 누설 전류 및 소오스/드레인 콘택과 플로팅 게이트간의 쇼트를 방지하기 위하여, 일정 간격을 유지할 필요성이 발생하게 되어, 결국 셀 사이즈가 증가되는 문제점이 발생한다.
이하에서 첨부된 도면을 참고하여 종래 기술에 의한 비휘발성 메모리 소자의 문제점을 설명한다.
도1은 종래 기술에 의한 비휘발성 메모리 소자를 나타낸 간략한 단면도로, 상기 종래 기술에 의한 플래시 메모리 소자의 제조 방법을 도1을 참조하여 설명하면, 우선, 실리콘 기판(100) 상에 소자간 분리를 위하여 STI(110)를 형성한 후에 열산화 공정을 진행하여 터널 산화막(120)을 형성한다.
그런 다음, 플로팅 게이트 폴리(130)와 ONO 유전체막등의 절연막(140)과 콘트롤 게이트 폴리(150)를 차례로 형성한 후에 소정의 사진 및 식각 공정을 진행하여 스택 타입이 되도록 한다.
이후, 채널 이온 주입(미도시함)을 실시하고 소오스/드레인 접합 영역(160)을 형성한 후에 층간 절연막(170)을 증착한다. 그리고 사진 및 식각 공정으로 소오스/드레인 접합에 연결 되도록 콘택을 형성하고, 그 상부에 금속 배선(180)을 형성한다.
상기와 같은 종래 기술에 의한 플래시 메모리 소자의 제조 방법에 의하면, 플로팅 게이트를 실리콘 기판의 상부에 형성하기 때문에 플로팅 게이트의 높이가 콘택 형성시에 콘택 마진을 확보하기 어려운 문제점으로 작용하게 되는데, 소자가 미세화 될수록 이러한 문제점은 더욱 심화된다. 또한, 로직과 원칩화할 때 로직 영역과 비휘발성 메모리 영역의 단차 증가로 인하여 후속 콘택 공정의 마진을 감소시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 트렌치 소자 분리막을 일부 식각하고 식각된 부분에 플로팅 게이트를 형성함으로써, 로직 영역과의 단차로 감소할 뿐만 아니라, 공통 소오스를 플로팅 게이트 하부에 형성하여 셀 면적을 감소시킬 수 있도록 하는 비휘발성 메모리 소자의 제조 및 동작 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 제 1 깊이의 트렌치와, 제 1 트렌치보다 낮은 깊이의 제 2 트렌치를 형성한 후 산화막으로 매립하는 단계와; 상기 산화막을 평탄화 한 후 제 2 트렌치의 산화막을 식각하여 중앙 부분에 일부 산화막만 남도록 하는 단계와; 상기 산화막이 식각된 제 2 트렌치 내부에 터널 산화막을 형성한 후 제 1 폴리실리콘을 증착하는 단계와; 상기 제 1 폴리실리콘을 에치백하여 제 2 트렌치에 플로팅 게이트가 2비트로 형성되도록 하는 단계와; 상기 제 2 트렌치 내부의 산화막을 습식 식각 공정으로 제거한 후 하부 산화막 질화막 및 상부 산화막(ONO)막을 증착하는 단계와; 상기 ONO막 상부 전면에 제 2 폴리실리콘을 증착하는 단계와; 상기 제 2 폴리실리콘을 식각하여 콘트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
상기와 같은 목적을 해결하기 위한 본 발명에 의한 비휘발성 메모리 소자의 동작 방법은 NOR 타입으로 파울러-노드 하임 터널링 방식으로 소거 및 쓰기 동작을 실시하는 것을 특징으로 한다.
이와 같이 본 발명에 의한 본 발명에 의한 비휘발성 메모리 소자의 제조 방법 및 동작 방법에 의하면, 실리콘 기판의 트렌치에 플로팅 게이트를 2비트 형태로 형성하고, 그 하부에 공통 소오스를 형성함으로써, 트렌치 소자 분리막 내부 플로팅 게이트를 형성 로직과의 단차를 감소시킬 뿐만 아니라, 로직 게이트 형성시 콘트롤 게이트를 동시에 패터닝 하여 공전을 단순화할 수 있는 이점이 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2l은 본 발명에 의한 비휘발성 메모리 소자 제조 방법을 나타낸 순차적인 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 통상의 트렌치 소자 분리막(STI)을 형성하기 위하여 패드 산화막(202) 및 패드 질화막(204)을 증착한 후 포토레지스트 패턴을 이용하여 실리콘 기판(200)을 식각하여 제 1 깊이의 제 1 트렌치(A)를 형성한다.
그리고, 도2b에 도시된 바와 같이 셀 영역의 플로팅 및 콘트롤 게이트 형성 영역의 실리콘 기판(200)이 노출되도록 포토레지스트 패턴(PR)을 형성한다.
상기 포토레지스트 패턴을 블로킹막으로 식각 공정을 진행하여 실리콘 기판을 제 2 깊이로 식각하여 제 2 트렌치를 형성한 후에 도2c에 도시된 바와 같이 상기 제 1 및 제 2 트렌치(B)가 매립되도록 산화막(206)을 증착한다.
상기 산화막(206)에 대한 평탄화 공정을 진행하고, 도2d에 도시된 바와 같이 웰(208) 형성 이온 주입 공정을 진행한 다음, 도2e에 도시된 바와 같이 상기 제 2 트렌치(B)에 2비트의 플로팅 게이트를 형성하기 위하여 제 2 트렌치에 매립된 산화막(206)을 식각하여 중앙 부분에만 일부 남긴다.
그런 다음, 도2f에 도시된 바와 같이 터널 산화막(210)을 증착한 후 상기 제 2 트렌치 내부에만 남도록 한 후 플로팅 게이트용 제 1 폴리실리콘(212)을 증착한다. 이어서, 도2g에 도시된 바와 같이 에치백 공정을 진행하여 플로팅 게이트(212')를 형성한다. 이때, 에치백 공정으로 플로팅 게이트를 패터닝 함으로써 플로팅 게이트를 형성하기 위한 사진 공정을 진행하지 않아 공정이 단순해진다.
이어서, 도2h에 도시된 바와 같이 제 2 트렌치 내부의 산화막(206)을 습식 식각 공정으로 제거한 후에 ONO 유전체막 중 하부 산화막(214)을 증착한 다음 상기 하부 산화막을 버퍼막으로 이온 주입을 실시하여 공통 소오스(216)를 형성한다. 이때, 상기 산화막(214)을 습식 식각 공정으로 제거하기 때문에 플라즈마 식각 공정을 적용할 때 발생하는 실리콘 기판의 데미지를 방지할 수 있다.
상기 공통 소오스(216)를 형성한 후에 도2i에 도시된 바와 같이 ONO 유전체막의 질화막 및 상부 산화막(218)을 증착한다. 그리고, 콘트롤 게이트용 제 2 폴리실리콘(220)을 증착한다.
그런 다음, 도2j에 도시된 바와 같이 플로팅 게이트(212') 상부에만 콘트롤 게이트(220')가 형성되도록 사진 및 식각 공정을 진행하되, 상기 ONO(214,218)막을 앤드 포인트로 잡고 오버 식각 공정을 진행한다. 식각 공정이 완료된 후에 하부 산화막(214)이 약 60Å 남도록 하는데, 잔류된 하부 산화막은 후속 드레인 접합 이온 주입시의 버퍼 산화막 역할을 한다.
이어서, 도2k에 도시된 바와 같이 이온 주입 공정을 진행하여 실리콘 기판 근처의 플로팅 게이트 양측에 드레인(222)을 형성한다.
이후, 도2l에 도시된 바와 같이 층간 절연막(224)을 증착하여 소자간 절연을 시킨 후에 드레인에 연결되도록 콘택(226)을 형성하여 콘택을 매립함으로써 금속 배선(228)을 형성한다.
도3은 본 발명에 의해 형성된 비휘발성 메모리 소자의 데이터 소거 동작을 나타낸 도면이다.
데이터 소거란 모든 셀을 동일한 상태로 만들어 주는 동작을 말하는 것으로, NOR 타입으로 파울러-노드 하임 터널링을 이용하기 위한 바이어스 조건으로 동작시킨다. 우선, 웰에 0V의 전압을 인가하고, 공통 소오스는 7~10V의 전압을 인가하며, 드레인은 플로팅 상태가 되도록 한다. 그리고, 콘트롤 게이트에는 고전압, 일반적으로는 14~20V의 전압을 인가한다. 상기와 같이 각 소자에 전압을 인가하면 모든 셀의 플로팅 게이트 내로 전자가 올라가 문턱 전압이 높아지고, 모든 셀이 동일한 상태가 되어 소거 동작을 하게된다.
도4는 본 발명에 의해 형성된 비휘발성 메모리 소자의 데이터 쓰기(Write) 동작을 나타낸 도면이다.
데이터 쓰기 동작이란 선택된 셀을 선택되지 않은 셀의 상태와 다른 상태가 되도록 하는 동작으로, NOR 타입으로 드레인 단자에 파울러-노드 하임 터널링을 이용하여 플로팅 게이트로부터 전자를 제거한다. 우선, 웰에 0V의 전압을 인가하고, 공통 소오스를 플로팅 시키며, 선택된 셀 드레인에는 고전압, 일반적으로 14~20V의 전압을 인가하고, 선택되지 않은 셀 드레인에는 0V의 전압을 인가한다. 그리고, 콘트롤 게이트에도 0V의 전압을 인가한다. 상기와 같이 각 소자에 전압을 인가하면 원하는 셀의 플로팅 게이트에서 전자가 드레인 쪽으로 빠져나가 선택된 셀을 선택되지 않은 셀과 상태를 바꿔주는 동작을 하게되어 이를 통해 데이터 쓰기 동작을 하게된다.
도5는 본 발명에 의해 형성된 비휘발성 메모리 소자의 데이터 읽기(Read) 동작을 나타낸 도면이다.
데이터 읽기 동작이란 선택된 셀이 소거 상태이니 쓰기 상태인지를 판독하는 동작으로, 공통 소오스에서 드레인까지 수직 방향으로 채널이 형성된다. 우선, 웰 및 공통 소오스에 0V의 전압을 인가하고, 소거 셀의 드레인과 프로그램 셀 드레인에 1V의 전압을 인가한다. 그리고, 콘트롤 게이트에는 일반적인 ETOX NOR 타입 플래시와 동일한 3~5V의 전압을 인가하면, 공통 소오스에서 드레인까지 수직 방향으로 채널이 형성되어 데이터 읽기 동작을 하게 된다.
상기한 바와 같이 본 발명은 플로팅 게이트를 트렌치 소자 분리막 내부에 형성하여 로직과의 단차를 감소시킴으로써, 로직과의 원칩화 공정시에 콘택 및 전기적 마진을 확보할 수 있을 뿐만 아니라, 로직 게이트 형성시 콘트롤 게이트를 동시에 패터닝 하여 공전을 단순화할 수 있는 이점이 있다.
또한, 공통 소오스를 플로팅 게이트의 하부에 형성하여 셀 면적을 감소시킬 수 있고, 트렌치 소자 분리막 내부에 플로팅 게이트를 형성함으로써 ONO 및 후속 터널 산화막의 버즈빅 현상을 방지할 수 있는 이점이 있다.
도1은 종래 기술에 의한 비휘발성 메모리 소자를 나타낸 간략한 단면도이다.
도2a 내지 도2l은 본 발명에 의한 비휘발성 메모리 소자 제조 방법을 나타낸 순차적인 공정 단면도이다.
도3은 본 발명에 의해 형성된 비휘발성 메모리 소자의 데이터 소거 동작을 나타낸 도면이다.
도4는 본 발명에 의해 형성된 비휘발성 메모리 소자의 데이터 쓰기 동작을 나타낸 도면이다.
도5는 본 발명에 의해 형성된 비휘발성 메모리 소자의 데이터 읽기 동작을 나타낸 도면이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 202 : 패드 산화막
204 : 패드 질화막 206 : 트렌치 매립 산화막
208 : 웰 210 : 터널 산화막
212 : 제 1 폴리실리콘 212': 플로팅 게이트
214 : 하부 산화막 216 : 공통 소오스
216 : 질화막/상부 산화막 218 : 제 2 폴리실리콘(
220': 콘트로 게이 222 : 드레인
Claims (7)
- 실리콘 기판에 제 1 깊이의 트렌치와, 제 1 트렌치보다 낮은 깊이의 제 2 트렌치를 형성한 후 산화막으로 매립하는 단계와;상기 산화막을 평탄화 한 후 제 2 트렌치의 산화막을 식각하여 중앙 부분에 일부 산화막만 남도록 하는 단계와;상기 산화막이 식각된 제 2 트렌치 내부에 터널 산화막을 형성한 후 제 1 폴리실리콘을 증착하는 단계와;상기 제 1 폴리실리콘을 에치백하여 제 2 트렌치에 플로팅 게이트가 2비트로 형성되도록 하는 단계와;상기 제 2 트렌치 내부의 산화막을 습식 식각 공정으로 제거한 후 하부 산화막을 증착하고 상기 하부 산화막을 버퍼 막으로 트렌치 하부 실리콘 기판에 공통 소오스를 형성하는 단계와;상기 공통 소오스를 증착한 결과물에 질화막 및 상부 산화막을 증착하는 단계와;상기 상부 산화막 상부 전면에 제 2 폴리실리콘을 증착하는 단계와;상기 제 2 폴리실리콘을 식각하여 콘트롤 게이트를 형성하는 단계를포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 콘트롤 게이트 식각 공정시에 상기 상부 산화막을 식각 정지막으로 식각 공정을 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 콘트롤 게이트 식각 공정시에 상기 상부 산화막 의 하부 산화막이 남도록 식각 공정을 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 3항에 있어서, 상기 잔류된 산화막을 버퍼막으로 상기 플로팅 게이트의 상부 양측에 이온 주입 공정으로 드레인을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 1항 내지 제 4항 중 어느 하나의 구조를 갖는 비휘발성 메모리 소자에 있어서, 상기 비휘발성 메모리 소자는 NOR 타입으로 파울러-노드 하임 터널링 방식으로 소거 및 쓰기 동작을 실시하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5항에 있어서, 상기 소거 동작은 공통 소오스에 0V의 전압을, 콘트롤 게이트에 높은 전압의 중간 바이어스를 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
- 제 5항에 있어서, 상기 쓰기 동작은 드레인에 바이어스를 인가하여 플로팅 게이트로부터 드레인 단자로 파울러 노드 하임 터널링이 되도록 하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
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