JPH0341988B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は浮遊ゲート構造を持ち、データの電
気的書換えが可能な不揮発性半導体記憶装置およ
びその製造方法に関する。

［発明の技術的背景とその問題点］ ゲートとして浮遊ゲートと制御ゲートの二つを
備えたMOSトランジスタをメモリセルとして使
用したデータ消去が可能なリード・オンリ・メモ
リ（EPROM）は従来から良く知られている。第
９図は従来のEPROMの一つのメモリセルのパタ
ーン平面図であり、第１０図はそのａ−a′線に沿
つた断面図である。半導体基板１０内にはドレイ
ン領域１１およびソース領域１２が分離して形成
されている。また基板１０のチヤネル領域１３上
には絶縁膜を介して浮遊ゲート１４が設けられて
おり、さらにこの浮遊ゲート１４上には絶縁膜を
介して制御ゲート１５が設けられている。

このような構成のメモリセルにおいて、データ
の書込みを行なう場合には、制御ゲート１５およ
びドレイン領域１１に高電圧を与え、このときド
レイン領域１１の近傍で生じるインパクトイオニ
ゼーシヨン（impact ionization）により発生し
た熱電子（hot electron）を浮遊ゲート１４に注
入し、浮遊ゲート１４を負極性の電位に設定する
ことにより行われる。このときこのメモリセルの
閾値電圧は元の値から上昇している。他方、電子
が注入され、データの書込みが行われたメモリセ
ルのデータ消去は、浮遊ゲート１４から電子を放
出し、浮遊ゲート１４の電位を元の中性状態に戻
すことにより行われる。そして浮遊ゲート１４か
ら電子を除去する方法としては、紫外線を照射す
る方法と、制御ゲート１５に高い電圧を印加する
方法の二つがある。紫外線を照射する方法では、
紫外線の照射によつて浮遊ゲート１４内の電子に
絶縁膜を越えるに十分なエネルギーが与えられ、
浮遊ゲート１４に注入された電子が制御ゲート１
５および基板１０に放出されて除去が行われる。
他方、制御ゲート１５に高い電圧を印加する方法
では、高電圧を印加することにより、浮遊ゲート
１４内の電子をトンネル電流により制御ゲート１
５に移動させることによつて除去するようにして
いる。

データ消去を行なう場合、前者の方法では浮遊
ゲート１４の電位を中性状態に戻すまでに時間が
かかり、後者の方法では比較的短時間に行なうこ
とができるが制御性の点で問題がある。それは浮
遊ゲート１４に電子を注入するときには、浮遊ゲ
ート１４とチヤネル領域１３との間の電界を強く
して電子が浮遊ゲート１４内に注入され易くする
必要があり、電子を放出するときには浮遊ゲート
１４と制御ゲート１５との間の電界を強くする必
要がある。従つて、両方を同時に満足させるのは
非常に困難である。

そこで本発明者は、特願昭55−145195の出願に
おいて、簡単にデータの書込みおよび消去が行な
えるメモリセルを発明した。このメモリセルのパ
ターン平面図を第１１図に、第１１図のｂ−b′線
に沿つた断面図を第１２図にそれぞれ示す。この
メモリセルは第９図のメモリセルの浮遊ゲート１
４上に、絶縁膜を介してもう一つの制御ゲート１
６を設けるようにしたものである。

このメモリセルにおいて、データの書込みは、
ドレイン領域１１、一方の制御ゲート１５および
新たに設けられた他方の制御ゲート１６にそれぞ
れ高電圧を印加することにより、前記と同様にド
レイン領域１１の近傍にインパクトイオニゼーシ
ヨンによる熱電子を発生させ、この電子を浮遊ゲ
ート１４に注入することにより行われる。他方、
データの消去は、ドレイン領域１１と一方の制御
ゲート１５を低電位例えばアース電位にし、他方
の制御ゲート１６を高電位にして、浮遊ゲート１
４から制御ゲート１６に対し電界放出により電子
を放出させることにより行われる。ここでデータ
書込みの際、浮遊ゲート１４は二つの制御ゲート
１５，１６との容量結合によつて十分高い電位に
上昇されるので浮遊ゲート１４とチヤネル領域と
の間の電界が強くなり、データ消去時には制御ゲ
ート１６のみを高電位にするため、浮遊ゲート１
４と制御ゲート１６との間の電界の方を強くする
ことができる。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、データの書込み効率を
高めることができる不揮発性半導体記憶装置およ
びその製造方法を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
ソースおよびドレイン領域間のチヤネル領域上に
絶縁膜を介して、一部が上記ドレイン領域と重な
り合うように浮遊ゲートを設け、上記浮遊ゲート
上に絶縁膜を介して上記浮遊ゲートと容量結合さ
れた第１の制御ゲートを設け、上記浮遊ゲートに
対し絶縁膜を介在させて上記浮遊ゲートと容量結
合された第２の制御ゲートを設けるようにしてい
る。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る半導体記憶装置の一実
施例による一つのメモリセルの構成を示すパター
ン平面図であり、第２図は第１図のｃ−c′線に沿
つた断面図であり、第３図は第１図のｄ−d′線に
沿つた断面図である。この実施例装置が前記第１
１図のメモリセルと異なつているところは、ドレ
イン領域１１が前記浮遊ゲート１４の下部にまで
延長され、浮遊ゲート１４の一部がこのドレイン
領域１１と重なり合つている点にある。さらに制
御ゲート１５の一部が浮遊ゲート１４とソース領
域１２との間の一部のチヤネル領域１３に対応し
た位置に配置され、この位置にオフセツト部が形
成されている。

このようなメモリセルにおけるデータの書込み
は、前記のように、ドレイン領域１１の制御ゲー
ト１５およびもう一つの制御ゲート１６にそれぞ
れ高電圧を印加することによつてドレイン１１の
近傍にインパクトイオニゼーシヨンによる熱電子
を発生させ、この電子を浮遊ゲート１４に注入す
ることにより行われる。ここでドレイン領域１１
は浮遊ゲート１４の下部にまで延長され、浮遊ゲ
ート１４の一部がこのドレイン領域１１と重なり
合つているため、ドレイン領域１１の近傍で発生
したインパクトイオニゼーシヨンによる電子は最
少の距離で浮遊ゲート１４に到達することができ
る。さらに浮遊ゲート１４との間の距離が十分短
縮されているので、ドレイン領域１１と浮遊ゲー
ト１４との間の容量結合が大きなものとなり、ド
レイン領域１１に高電圧を印加したときこの容量
結合を介して浮遊ゲート１４の電位が上昇し、浮
遊ゲート１４が電子を吸収し易くなる。この二つ
の理由により、この実施例のメモリセルでは電子
の注入効率、言替えるとデータの書込み特性を高
めることができ、従来よりも短い時間でメモリセ
ルの閾値電圧を所定値まで上昇させることができ
る。

またソース領域１２側に設けられたオフセツト
部は、浮遊ゲート１４から電子が余分に放出さ
れ、浮遊ゲート１４が負極性に帯電したときに、
このメモリセルが非選択にもかかわらず導通状態
になることを防止するために形成されているもの
である。

このような構成のメモリセルを製造するときの
概略的な製造工程を第４図の断面図に示す。ま
ず、第４ａ図に示すように半導体基板１０内にド
レイン領域１１およびソース領域１２を拡散法等
によつて形成する。次に絶縁膜および多結晶シリ
コン層を堆積形成し、これをパターニングして、
第４ｂ図に示すように一部がドレイン領域１１と
重なり合つた浮遊ゲート１４を形成する。この後
は通常の方法によつて二つの制御ゲートを形成す
る。この製造方法によれば、始めにドレイン領域
１１とソース領域１２を同時に拡散形成するた
め、ドレイン、ソース領域間のチヤネル長が一定
に制御することができるという効果がある。な
お、ドレイン領域１１およびソース領域１２の形
式にあたつては、第５ａ図に示すように半導体基
板１０内にドレイン領域１１の一部の領域１１Ａ
を形成した後、浮遊ゲート１４および制御ゲート
１５等を形成し、次に第５ｂ図に示すように制御
ゲート１５を拡散のマスクとして用いて上記領域
１１Ａと接続されたドレイン領域１１Ｂとソース
領域１２を形成するようにしてもよい。この製造
方法では制御ゲート１５をマスクに用いてドレイ
ン領域１１Ｂとソース領域１２とを拡散形成する
ため、制御ゲート１５とソース領域１２とのマス
ク合せずが発生しないという効果がある。

第６図はこの発明に係る半導体記憶装置の他の
実施例による一つのメモリセルの構成を示すパタ
ーン平面図であり、第７図は第１図のｅ−e′線に
沿つた断面図であり、第８図は第１図のｆ−f′線
に沿つた断面図である。この実施例装置が上記第
１図の実施例によるメモリセルと異なつていると
ころは、他方の制御ゲート１６が浮遊ゲート１４
の下部、つまり浮遊ゲート１４と基板１０との間
に存在している点にある。このように制御ゲート
１６を配置すると、制御ゲート１６の存在により
浮遊ゲート１４と基板１０との間の容量が減少す
る。これにより浮遊ゲート１４への電子の注入時
に、浮遊ゲート１４の電位が上昇し、電子の注入
効率が向上する。

なお、浮遊ゲート１４とドレイン領域１１との
重なり合う面積が広い程上記した効果が大きくな
るが、ドレイン領域１１をソース領域１２に近付
け過ぎるとシヨートチヤネル効果が増大するた
め、両者はある程度離しておく必要がある。

［発明の効果］ 以上説明したようにこの発明によれば、データ
の書込み効率を高めることができる不揮発性半導
体記憶装置およびその製造方法を提供することが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示すパタ
ーン平面図、第２図および第３図はそれぞれ第１
図装置の異なる断面図、第４図および第５図はそ
れぞれ上記実施例装置の異なる製造工程の一部を
示す断面図、第６図はこの発明の他の実施例の構
成を示すパターン平面図、第７図および第８図は
それぞれ第６図の実施例装置の異なる断面図、第
９図は従来装置のパターン平面図、第１０図は第
９図の装置の断面図、第１１図は異なる従来装置
のパターン平面図、第１２図は第１１図の従来装
置の断面図である。 １０……半導体基板、１１……ドレイン領域、
１２……ソース領域、１３……チヤネル領域、１
４……浮遊ゲート、１５……制御ゲート、１６…
…制御ゲート。

Claims (1)

1. 【特許請求の範囲】 １ ソースおよびドレイン領域と、 上記ソースおよびドレイン領域間に存在するチ
   ヤネル領域と、 上記チヤネル領域のドレイン領域側の所定領域
   上に第１の絶縁膜を介して設けられ、一部が第１
   の絶縁膜と等しい厚さの第２の絶縁膜を介して上
   記ドレイン領域と重なり合うように設けられた浮
   遊ゲートと、 上記浮遊ゲート上並びに上記チヤネル領域のソ
   ース領域側の所定領域上にわたり第３の絶縁膜を
   介して設けられ、上記浮遊ゲートと容量結合され
   た第１の制御ゲートと、 上記浮遊ゲートに対し第４の絶縁膜を介在して
   設けられ、上記浮遊ゲートおよび上記第１の制御
   ゲートとは異なる導電体層で構成され、上記浮遊
   ゲートと容量結合された第２の制御ゲートと を具備したことを特徴とする不揮発性半導体記憶
   装置。 ２ 前記第１の絶縁膜と第２の絶縁膜が同じ絶縁
   膜である特許請求の範囲第１項に記載の不揮発性
   半導体記憶装置。 ３ 前記第２の制御ゲートが前記第４の絶縁膜を
   介して前記浮遊ゲートの上部に設けられている特
   許請求の範囲第１項に記載の不揮発性半導体記憶
   装置。 ４ 前記第２の制御ゲートが前記第４の絶縁膜を
   介して前記浮遊ゲートの下部に設けられている特
   許請求の範囲第１項に記載の不揮発性半導体記憶
   装置。 ５ ソースおよびドレイン領域と、上記ソースお
   よびドレイン領域間に存在するチヤネル領域と、
   上記チヤネル領域のドレイン領域側の所定領域上
   に第１の絶縁膜を介して設けられ、一部が第１の
   絶縁膜と等しい厚さの第２の絶縁膜を介して上記
   ドレイン領域と重なり合うように設けられた浮遊
   ゲートと、上記浮遊ゲート上並びに上記チヤネル
   領域のソース領域側の所定領域上にわたり第３の
   絶縁膜を介して設けられ、上記浮遊ゲートと容量
   結合された第１の制御ゲートと、上記浮遊ゲート
   に対し第４の絶縁膜を介在して設けられ、上記浮
   遊ゲートおよび上記第１の制御ゲートとは異なる
   導電体層で構成され、上記浮遊ゲートと容量結合
   された第２の制御ゲートとを備えた不揮発性半導
   体記憶装置の製造方法において、 半導体基板内にソースおよびドレイン領域を同
   時に形成した後、浮遊ゲートおよび第１、第２の
   制御ゲートを形成することを特徴とする不揮発性
   半導体記憶装置の製造方法。 ６ ソースおよびドレイン領域と、上記ソースお
   よびドレイン領域間に存在するチヤネル領域と、
   上記チヤネル領域のドレイン領域側の所定領域上
   に第１の絶縁膜を介して設けられ、一部が第１の
   絶縁膜と等しい厚さの第２の絶縁膜を介して上記
   ドレイン領域と重なり合うように設けられた浮遊
   ゲートと、上記浮遊ゲート上並びに上記チヤネル
   領域のソース領域側の所定領域上にわたり第３の
   絶縁膜を介して設けられ、上記浮遊ゲートと容量
   結合された第１の制御ゲートと、上記浮遊ゲート
   に対し第４の絶縁膜を介在して設けられ、上記浮
   遊ゲートおよび上記第１の制御ゲートとは異なる
   導電体層で構成され、上記浮遊ゲートと容量結合
   された第２の制御ゲートとを備えた不揮発性半導
   体記憶装置の製造方法において、 半導体基板内にドレイン領域の一部を形成し、
   その後、浮遊ゲートおよび第１の制御ゲートを形
   成し、上記第１の制御ゲートをマスクとして用い
   て基板内にドレイン領域の残りの領域およびソー
   ス領域を形成することを特徴とする不揮発性半導
   体記憶装置の製造方法。