JPS63155758A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63155758A JPS63155758A JP61301623A JP30162386A JPS63155758A JP S63155758 A JPS63155758 A JP S63155758A JP 61301623 A JP61301623 A JP 61301623A JP 30162386 A JP30162386 A JP 30162386A JP S63155758 A JPS63155758 A JP S63155758A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置で異なる深さのＵ溝分離体を形成するために
、半導体基板と半導体エピタキャル層との間に化合物エ
ピタキャル層を形成し、ＲＩＥなどの異方性エツチング
をこの化合物エピタキャル層で停止させて浅いＵａを形
成し、化合物エピタキシャル層を除去し異方性エツチン
グを進めて深いＵ溝を形成する。
、半導体基板と半導体エピタキャル層との間に化合物エ
ピタキャル層を形成し、ＲＩＥなどの異方性エツチング
をこの化合物エピタキャル層で停止させて浅いＵａを形
成し、化合物エピタキシャル層を除去し異方性エツチン
グを進めて深いＵ溝を形成する。
本発明は、半導体装置の製造方法、より詳しくは、異な
る深さく２種の深さ）の分離体を備えた半導体装置の製
造方法に関するものである。
る深さく２種の深さ）の分離体を備えた半導体装置の製
造方法に関するものである。
２種の深さの分離体を効果的に用いた半導体装置として
はバイポーラ型プログラマブル・リードオンリーメモリ
ー（Ｂｉｐ ＦＲＯＭ）があり、一般的なバイポーラト
ランジスタにも適用できる。Ｂｉｐ ＦＲＯＭにおいて
も、深い分離体は素子分離の働きがあり、そして浅い分
離体は表層でのベース・コレクタ間の分離の働きをする
。
はバイポーラ型プログラマブル・リードオンリーメモリ
ー（Ｂｉｐ ＦＲＯＭ）があり、一般的なバイポーラト
ランジスタにも適用できる。Ｂｉｐ ＦＲＯＭにおいて
も、深い分離体は素子分離の働きがあり、そして浅い分
離体は表層でのベース・コレクタ間の分離の働きをする
。
Ｂｉｐ ＦＲＯＭの場合で、分離体を形成するために２
種の深さの溝を形成するわけであり、特に、浅いほうの
溝は所定の深さにする必要がある。半導体基板（例えば
、シリコンウェハ）上に半導体（シリコン）エピタキシ
ャル層を形成して半導体本体とし、これに所定の深さで
かつバラツキのない深さの溝を形成するには、結晶の面
方位によるエツチング速度の差を利用した異方性エツチ
ングの■溝形成を採用している。所定溝深さくＩ、）は
エピタキシャル層表面でのマスクの窓（開孔部）の幅（
Ｗ）によって決まり、これらにはＬ Ｚ Ｏ，７Ｗの関
係がある。
種の深さの溝を形成するわけであり、特に、浅いほうの
溝は所定の深さにする必要がある。半導体基板（例えば
、シリコンウェハ）上に半導体（シリコン）エピタキシ
ャル層を形成して半導体本体とし、これに所定の深さで
かつバラツキのない深さの溝を形成するには、結晶の面
方位によるエツチング速度の差を利用した異方性エツチ
ングの■溝形成を採用している。所定溝深さくＩ、）は
エピタキシャル層表面でのマスクの窓（開孔部）の幅（
Ｗ）によって決まり、これらにはＬ Ｚ Ｏ，７Ｗの関
係がある。
■溝の素子分離体では、シリコンエピタキシャル層の厚
さに依存して場合によって４〜５μｍ幅となり、高集積
化のための微細加工上の限定（障害）要因となってしま
う。
さに依存して場合によって４〜５μｍ幅となり、高集積
化のための微細加工上の限定（障害）要因となってしま
う。
そこで、■溝の代わりにリアクティブイオンエツチング
（ＲＩ Ｅ）などによるＵ溝を形成することも考えられ
るが、異なる深さの溝としかつそれぞれを所定深さにす
ることがむずかしい。
（ＲＩ Ｅ）などによるＵ溝を形成することも考えられ
るが、異なる深さの溝としかつそれぞれを所定深さにす
ることがむずかしい。
本発明の目的は、異なる深さの分離体のための溝をＵ溝
として、その溝形成を容易にかつ正確に行なえる方法を
提供することである。
として、その溝形成を容易にかつ正確に行なえる方法を
提供することである。
本発明の別の目的は、２種の深さの分離体を備え、これ
ら分離体の幅がＶ溝の場合よりも大幅に小さく高集積化
の図れる半導体装置を製造する方法を提供することであ
る。
ら分離体の幅がＶ溝の場合よりも大幅に小さく高集積化
の図れる半導体装置を製造する方法を提供することであ
る。
上述の目的が半導体基板とその上の半導体エピキシャル
層とからなる半導体本体に異なる深さの分離体を形成す
る工程を含む半導体装置の製造方法において、前記半導
体エピタキシャル層の形成前に、前記半導体基板上に薄
い化合物エピタキシャル層を形成する工程、前記半導体
エピタキャル層を異方性エツチングによって前記化合物
エピキシャル層に達する複数のＵ溝を形成する工程、お
よび、これらＵａのいずれかにおいて表出した前記化合
物エピタキシャル層をエツチング除去し、さらに前記半
導体基板を異方性エツチングによって深いＵ溝を形成す
る工程を有することを特徴とする半導体装置の製造方法
によって達成される。
層とからなる半導体本体に異なる深さの分離体を形成す
る工程を含む半導体装置の製造方法において、前記半導
体エピタキシャル層の形成前に、前記半導体基板上に薄
い化合物エピタキシャル層を形成する工程、前記半導体
エピタキャル層を異方性エツチングによって前記化合物
エピキシャル層に達する複数のＵ溝を形成する工程、お
よび、これらＵａのいずれかにおいて表出した前記化合
物エピタキシャル層をエツチング除去し、さらに前記半
導体基板を異方性エツチングによって深いＵ溝を形成す
る工程を有することを特徴とする半導体装置の製造方法
によって達成される。
半導体（シリコン）基板と半導体（シリコン）エピタキ
シャル層との間に薄い化合物エピタキシャル層を形成し
ておくことによって、浅いＵ溝成形時のエツチング停止
層（ストッパー）として化合物エピタキシャル層が働き
、他方、深いＵ溝成形時には化合物エピタキシャル層を
エツチング除去してからさらに半導体基板をエツチング
する。
シャル層との間に薄い化合物エピタキシャル層を形成し
ておくことによって、浅いＵ溝成形時のエツチング停止
層（ストッパー）として化合物エピタキシャル層が働き
、他方、深いＵ溝成形時には化合物エピタキシャル層を
エツチング除去してからさらに半導体基板をエツチング
する。
このようにして深さの異なるＵ溝が容易にかつ所定深さ
に形成できる。
に形成できる。
このような化合物エピタキシャル層はＳｉＣ，ＧａＡｓ
。
。
ＳｉＰなどであり、特に化学的に非常に安定な物質であ
るＳｉＣが好ましい。
るＳｉＣが好ましい。
以下、添付図面を参照して本発明の実施態様例によって
詳しく説明する。
詳しく説明する。
第１Ａ図〜第１Ｇ図は本発明に係る製造方法を適用した
製造工程を説明する半導体装置の概略断面図であり、旧
ｐ ＦＲＯＭの一部であって２種の深さの分離体は同一
平面での断面にあるわけではないが、理解しやすいよう
に図示しである。
製造工程を説明する半導体装置の概略断面図であり、旧
ｐ ＦＲＯＭの一部であって２種の深さの分離体は同一
平面での断面にあるわけではないが、理解しやすいよう
に図示しである。
異なる深さの分離体を備えた旧ｐ ＰＲＯＭを製造する
ためには、まず、第１Ａ図に示すように、Ｐ型シリコン
基板（ウェハ）■上に薄いＮ−型ＳｉＣエピタキシャル
層２を形成する。このＳｉＣ層２の厚さは３０〜５０ｎ
ｍ程度である。Ｎ＋型埋込み層３を形成するために、イ
オン注入時のマスク４となるレジスト層又はＳｉＯ□層
をＳｉＣエピタキシャル層２上に形成する。レジストの
マスク４の場合ならば、ホトレジストを塗布し、所定パ
ターンの露光を行ない、現像すれば良く、また、Ｓｉｎ
、のマスク４ならば、ＣＶＤ法でＳｉｎ２層を形成し、
ホトエツチング法による選択エツチングを行なって得ら
れる。ｓｂ＋又はＡ Ｓｉのイオンをイオン注入法によ
ってＳｉＣ層２を貫通させてシリコン基板ｌ中に注入し
、アニール熱処理によって活性化させてＮ゛型埋込み層
３を形成する。なおシリコンのエピタキャル成長および
アニール熱処理によって注入した不純物が９通ならばシ
リコンエピタキシャル層中にはい上がるところであるが
、ＳｉＣ層がそれを阻止している。
ためには、まず、第１Ａ図に示すように、Ｐ型シリコン
基板（ウェハ）■上に薄いＮ−型ＳｉＣエピタキシャル
層２を形成する。このＳｉＣ層２の厚さは３０〜５０ｎ
ｍ程度である。Ｎ＋型埋込み層３を形成するために、イ
オン注入時のマスク４となるレジスト層又はＳｉＯ□層
をＳｉＣエピタキシャル層２上に形成する。レジストの
マスク４の場合ならば、ホトレジストを塗布し、所定パ
ターンの露光を行ない、現像すれば良く、また、Ｓｉｎ
、のマスク４ならば、ＣＶＤ法でＳｉｎ２層を形成し、
ホトエツチング法による選択エツチングを行なって得ら
れる。ｓｂ＋又はＡ Ｓｉのイオンをイオン注入法によ
ってＳｉＣ層２を貫通させてシリコン基板ｌ中に注入し
、アニール熱処理によって活性化させてＮ゛型埋込み層
３を形成する。なおシリコンのエピタキャル成長および
アニール熱処理によって注入した不純物が９通ならばシ
リコンエピタキシャル層中にはい上がるところであるが
、ＳｉＣ層がそれを阻止している。
マスク４の除去後に、第１Ｂ図に示すように、ＳｉＣ層
２上にＮ型シリコンエピタキャル層５ （厚さ：約４μ
ｍ）を形成し、その上に適切なマスキング材としてＳｉ
Ｎ層６および多結晶シリコン層７を形成する。この多結
晶シリコン層７はＰ２Ｏ層、ＣＶＤによる５ｉ０２層で
もよいが、レジストは後工程のＲＩＥ処理でこの処理が
終了する前にエツチング除去されてしまうので不十分で
ある。そして、多結晶シリコン層７の上に分離領域の開
孔パターンを有するレジスト層８を塗布・露光・現像し
て形成する。
２上にＮ型シリコンエピタキャル層５ （厚さ：約４μ
ｍ）を形成し、その上に適切なマスキング材としてＳｉ
Ｎ層６および多結晶シリコン層７を形成する。この多結
晶シリコン層７はＰ２Ｏ層、ＣＶＤによる５ｉ０２層で
もよいが、レジストは後工程のＲＩＥ処理でこの処理が
終了する前にエツチング除去されてしまうので不十分で
ある。そして、多結晶シリコン層７の上に分離領域の開
孔パターンを有するレジスト層８を塗布・露光・現像し
て形成する。
次に、第１Ｃ図に示すように、ＲＩＥ処理（エツチング
ガス： ５ｉＣＡｔ）によって多結晶シリコン層７を
、ＳｉＮ層６を、そしてエツチングガスをＮＦ３ガスと
してシリコンエピタキシャル層５をエツチングする。Ｓ
ｉＣ層２ば化学的に安定な物質であり、このＮＦ、ガス
のＲｒＥによっては容易に工・ノチングされない（すな
わち、シリコンとＳｉＣのエツチングレート比が大きい
）ので、エツチングの停止層、すなわち、スＩ・ソバ−
とじて働く。このエツチングで浅いほうのＵ１９Ａおよ
び９Ｂがその間孔幅を１〜２μｍとして形成される。こ
のＲＩＥ処理中にレジスト層８はエツチング除去される
。
ガス： ５ｉＣＡｔ）によって多結晶シリコン層７を
、ＳｉＮ層６を、そしてエツチングガスをＮＦ３ガスと
してシリコンエピタキシャル層５をエツチングする。Ｓ
ｉＣ層２ば化学的に安定な物質であり、このＮＦ、ガス
のＲｒＥによっては容易に工・ノチングされない（すな
わち、シリコンとＳｉＣのエツチングレート比が大きい
）ので、エツチングの停止層、すなわち、スＩ・ソバ−
とじて働く。このエツチングで浅いほうのＵ１９Ａおよ
び９Ｂがその間孔幅を１〜２μｍとして形成される。こ
のＲＩＥ処理中にレジスト層８はエツチング除去される
。
第１Ｄ図に示すように、レジスト層を塗布して、Ｕｉ９
Ｂを露出するように露光・現像してレジスト層１１を形
成する。このレジスト層ＩＩをマスクとして薄いＳｉＣ
層２を５ｉＣ１４ガスを用いたＲＩＥ法で除去する。そ
して、ＲＩＥ処理（Ｓｉ（１！ａガス使用）によってシ
リコン基板１をエツチングして深いほうのＵ溝１２を形
成する。
Ｂを露出するように露光・現像してレジスト層１１を形
成する。このレジスト層ＩＩをマスクとして薄いＳｉＣ
層２を５ｉＣ１４ガスを用いたＲＩＥ法で除去する。そ
して、ＲＩＥ処理（Ｓｉ（１！ａガス使用）によってシ
リコン基板１をエツチングして深いほうのＵ溝１２を形
成する。
レジスト層ＩＩおよび多結晶シリコン層７を除去した後
で、第１Ｅ図に示すように、熱酸化法によって表出して
いるシリコンエピタキシャル層５およびシリコン基板１
を酸化してＳｉｎ、層１３をＵ溝９Ａ、１２の内側に形
成する。
で、第１Ｅ図に示すように、熱酸化法によって表出して
いるシリコンエピタキシャル層５およびシリコン基板１
を酸化してＳｉｎ、層１３をＵ溝９Ａ、１２の内側に形
成する。
次に、第１Ｆ図に示すように、多結晶シリコン層１５で
Ｕ溝９Ａおよび１２を少な（とも充填するように形成す
る。
Ｕ溝９Ａおよび１２を少な（とも充填するように形成す
る。
そして、ポリッシングによってＳｉＮ層６のレベルまで
多結晶シリコン層を除去する。以後、従来の工程と同じ
に製造工程を進めて、第１Ｇ図に示すような旧ｐ ＰＲ
ＯＭの素子分離された一素子が得られる。そのために、
ＳｉＮ層６がエツチング除去され、熱酸化処理によって
全表面に５ｒ０２層Ｉ６を形成し、Ｂ゛又はＰ゛イオン
イオン注入でベース領域１７を形成し、ｓｂ＋又はＡｓ
＋イオンのイオン注入でエミッタ領域１８を形成し、そ
してエミッタ電極Ｉ９を形成する。
多結晶シリコン層を除去する。以後、従来の工程と同じ
に製造工程を進めて、第１Ｇ図に示すような旧ｐ ＰＲ
ＯＭの素子分離された一素子が得られる。そのために、
ＳｉＮ層６がエツチング除去され、熱酸化処理によって
全表面に５ｒ０２層Ｉ６を形成し、Ｂ゛又はＰ゛イオン
イオン注入でベース領域１７を形成し、ｓｂ＋又はＡｓ
＋イオンのイオン注入でエミッタ領域１８を形成し、そ
してエミッタ電極Ｉ９を形成する。
（発明の効果〕
従来の■溝を利用した分離体の代わりにＵ溝を利用する
ようにしたので、素子分離体の幅を大幅に減少させるこ
とができ集積度の向上が図れる。
ようにしたので、素子分離体の幅を大幅に減少させるこ
とができ集積度の向上が図れる。
また、異なる深さのＵ溝形成もＳｉＣエピタキャル層を
用いて所定深さにかつ容易に行なえる。異なる深さのＵ
溝でも１枚のマスクパターンによるセルファライン方式
で形成できる。
用いて所定深さにかつ容易に行なえる。異なる深さのＵ
溝でも１枚のマスクパターンによるセルファライン方式
で形成できる。
第１Ａ図〜第１Ｇ図は、本発明に係る製造方法を適用し
て半導体装置を製造する工程を説明する半導体装置の部
分断面図である。 ■・・・シリコン基板、 ２・・・ＳＩＣエピタキシャル層、 ５・・・シリコンエピタキャル層、 ６・・・ＳｉＮ層、 ９Ａ’、９Ｂ・・・浅いほうのＵ溝、 Ｉ２・・・深いほうのＵａｌ １３・・・ＳｉＯ□層、 １５・・・多結晶シリ
コン層、１６・・・ＳｉＯ□層。 第１Ｅ図 第１Ｅ図 １３．１６・ Ｓん０２ １５１．多結晶シリコン層
て半導体装置を製造する工程を説明する半導体装置の部
分断面図である。 ■・・・シリコン基板、 ２・・・ＳＩＣエピタキシャル層、 ５・・・シリコンエピタキャル層、 ６・・・ＳｉＮ層、 ９Ａ’、９Ｂ・・・浅いほうのＵ溝、 Ｉ２・・・深いほうのＵａｌ １３・・・ＳｉＯ□層、 １５・・・多結晶シリ
コン層、１６・・・ＳｉＯ□層。 第１Ｅ図 第１Ｅ図 １３．１６・ Ｓん０２ １５１．多結晶シリコン層
Claims (1)
- 【特許請求の範囲】 １、半導体基板とその上の半導体エピキシャル層とから
なる半導体本体に異なる深さの分離体を形成する工程を
含む半導体装置の製造方法において、前記半導体エピタ
キシャル層の形成前に前記半導体基板上に薄い化合物エ
ピタキシャル層を形成する工程、前記半導体エピタキャ
ル層を異方性エッチングによって前記化合物エピタキシ
ャル層に達する複数のＵ溝を形成する工程、および、こ
れらＵ溝のいずれかにおいて表出した前記化合物エピタ
キシャル層をエッチング除去し、さらに前記半導体基板
を異方性エッチングによって深いＵ溝を形成する工程を
有することを特徴とする半導体装置の製造方法。 ２、前記半導体基板および前記半導体エピタキャル層は
シリコンであることを特徴とする特許請求の範囲第１項
記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301623A JPS63155758A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301623A JPS63155758A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63155758A true JPS63155758A (ja) | 1988-06-28 |
Family
ID=17899172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301623A Pending JPS63155758A (ja) | 1986-12-19 | 1986-12-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63155758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123158A1 (de) * | 1990-07-13 | 1992-01-23 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines leiterschichtarrays mit kontrollierten abstaenden zwischen den leiterschichten |
-
1986
- 1986-12-19 JP JP61301623A patent/JPS63155758A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4123158A1 (de) * | 1990-07-13 | 1992-01-23 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines leiterschichtarrays mit kontrollierten abstaenden zwischen den leiterschichten |
| US5397723A (en) * | 1990-07-13 | 1995-03-14 | Kabushiki Kaisha Toshiba | Process for forming arrayed field effect transistors highly integrated on substrate |
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