JPS61270860A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JPS61270860A JPS61270860A JP60112022A JP11202285A JPS61270860A JP S61270860 A JPS61270860 A JP S61270860A JP 60112022 A JP60112022 A JP 60112022A JP 11202285 A JP11202285 A JP 11202285A JP S61270860 A JPS61270860 A JP S61270860A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、ダブルウェルを有するＣＭＯ８型半導体装
置の製造方法に関する。
置の製造方法に関する。
（従来の技術）
従来のダブルウェルを有する０ＭＯ８素子のウェル形成
方法としては、たとえは日経エレグトロニクス別冊（１
９８３，８，２２）Ｐ７２〜７４などに誉かれている方
法、または後述する方法によシ形成されていたが、いず
れの方法においても製造ステップ数（工程数）が従来の
シングルウェル型に較べ大幅に増加するという欠点を有
していた。
方法としては、たとえは日経エレグトロニクス別冊（１
９８３，８，２２）Ｐ７２〜７４などに誉かれている方
法、または後述する方法によシ形成されていたが、いず
れの方法においても製造ステップ数（工程数）が従来の
シングルウェル型に較べ大幅に増加するという欠点を有
していた。
まず、第２図（ａ）〜第２図（ｃ）において、従来の技
術を説明する。第２図（ａ）に示すように基板１上に薄
い熱酸化膜２、ＣＶＤ法によるシリコン窒化膜３、ホト
レジスト膜４を順次形−成した後、ホトリソグラフィお
よびＣＦ４プラズマエツチングによシＮウェル層を形成
するエリアのホトレジスト膜４とシリコン窒化膜３を除
去する。
術を説明する。第２図（ａ）に示すように基板１上に薄
い熱酸化膜２、ＣＶＤ法によるシリコン窒化膜３、ホト
レジスト膜４を順次形−成した後、ホトリソグラフィお
よびＣＦ４プラズマエツチングによシＮウェル層を形成
するエリアのホトレジスト膜４とシリコン窒化膜３を除
去する。
さらに、このホトレジスト膜４とシリコン窒化膜３をマ
スクとしてＮウェル形成のためのリンイオン４′をイオ
ン注入し、次にホトレジスト膜を除去した後に山０雰囲
気中で高温酸化を行う。
スクとしてＮウェル形成のためのリンイオン４′をイオ
ン注入し、次にホトレジスト膜を除去した後に山０雰囲
気中で高温酸化を行う。
次に、第２図中）に示すように、Ｎウェル層６が熱拡散
によ多形成はれると同時に、Ｎウニ化層６上に厚い熱酸
化膜５が形成された後、シリコン窒化膜３をＣＦ４プラ
ズマにて全面除去し、次にＰウェル層形成のための？ロ
ンイオン８を熱酸化膜５をマスクとして、薄い熱酸化膜
７上からイオン注入する。その後、第２図において、熱
拡散によシＰウェル層９を形成する。
によ多形成はれると同時に、Ｎウニ化層６上に厚い熱酸
化膜５が形成された後、シリコン窒化膜３をＣＦ４プラ
ズマにて全面除去し、次にＰウェル層形成のための？ロ
ンイオン８を熱酸化膜５をマスクとして、薄い熱酸化膜
７上からイオン注入する。その後、第２図において、熱
拡散によシＰウェル層９を形成する。
以上でダブルウェルが形成されたわけで６９、これ以降
のプロセスとしては、上記熱酸化膜をすべて除去し、Ｌ
ＯＣＯ８法によるフィールド酸化形成、ゲート構造の形
成と従来のプロセスが順次継続されることとなる。
のプロセスとしては、上記熱酸化膜をすべて除去し、Ｌ
ＯＣＯ８法によるフィールド酸化形成、ゲート構造の形
成と従来のプロセスが順次継続されることとなる。
また、別の従来例としては、第３図（ａｌ−第３図（ｃ
）に示す方法がある。まず、第３図（ａ）の半導体基板
１０上に厚い熱酸化膜を形成し、ホトリソグラフィによ
シ、Ｎウェル層領域上のみ、ホトリソグラフィおよび希
弗酸によるエツチングにて熱酸化膜を除去し、ホトレジ
スト膜を除去した後、薄い熱酸化膜１２を形成し、厚い
熱酸化膜１１をマスクとしてリンイオン１３を半導体基
板ｌＯ中にイオン注入し、次に第３図（ｂ）に示すよう
に、熱拡散法によｆｉＮウェル層１４を形成する。
）に示す方法がある。まず、第３図（ａ）の半導体基板
１０上に厚い熱酸化膜を形成し、ホトリソグラフィによ
シ、Ｎウェル層領域上のみ、ホトリソグラフィおよび希
弗酸によるエツチングにて熱酸化膜を除去し、ホトレジ
スト膜を除去した後、薄い熱酸化膜１２を形成し、厚い
熱酸化膜１１をマスクとしてリンイオン１３を半導体基
板ｌＯ中にイオン注入し、次に第３図（ｂ）に示すよう
に、熱拡散法によｆｉＮウェル層１４を形成する。
さらに、半導体基板ｌＯ上の熱酸化膜をすべて弗酸液に
て除去した後、薄い熱酸化膜１５、およびホトレジスト
膜１６を形成する。その後ホトリソグラフィによシＰウ
ェル層形成エリア上のホトレジスト膜を除去し、ボロン
イオン１７をイオン注入する。
て除去した後、薄い熱酸化膜１５、およびホトレジスト
膜１６を形成する。その後ホトリソグラフィによシＰウ
ェル層形成エリア上のホトレジスト膜を除去し、ボロン
イオン１７をイオン注入する。
次に第３図（Ｃ）において、上記ホトレジスト膜１６を
除去した後、熱拡散法にてＰウェル層１８を形成する。
除去した後、熱拡散法にてＰウェル層１８を形成する。
これ以後のプロセスは従来通シとする。
以上の説明から、従来のダブルウェル形成のためのプロ
セスを簡単に並べて対比して次の第１表に示す。
セスを簡単に並べて対比して次の第１表に示す。
〈第 １ 表〉
（発明が解決しようとする問題点）
上記からも明らかなように、第２図および第３図に示す
従来の方法はいずれも工程数が多いという欠点があった
。
従来の方法はいずれも工程数が多いという欠点があった
。
この発明は前記従来技術が持っている問題点のうち、工
程数の多い点について解決したＣＭＯ８型半導体装置の
製造方法を提供するものでおる。。
程数の多い点について解決したＣＭＯ８型半導体装置の
製造方法を提供するものでおる。。
（問題点を解決するための手段）
この発明は、ＣＭＯ８型半導体装置の製造方法において
、半導体基板中へＮウェル層形成のためのリンイオンを
全面に注入しかつシリコン窒化膜上がらばロンイオンを
注入する゛工程を導入したものである。
、半導体基板中へＮウェル層形成のためのリンイオンを
全面に注入しかつシリコン窒化膜上がらばロンイオンを
注入する゛工程を導入したものである。
（作 用）
この発明によれは、以上のような工程をＣＭＯ８型半導
体装置の製造方法に導入したので、半導体基板にＮウェ
ル層を形成するためにリンイオンを全面に注入してＮ型
イオン注入層を形成し、アク゛テイブ領域にシリコン窒
化膜を形成し、Ｐウェル層以外をホトレジストでマスク
してボロンイオンを注入してＰウェル層を形成し、した
がって、跨り記問題点を除去できる。
体装置の製造方法に導入したので、半導体基板にＮウェ
ル層を形成するためにリンイオンを全面に注入してＮ型
イオン注入層を形成し、アク゛テイブ領域にシリコン窒
化膜を形成し、Ｐウェル層以外をホトレジストでマスク
してボロンイオンを注入してＰウェル層を形成し、した
がって、跨り記問題点を除去できる。
（実施例）
以下、この発明のＣＭＯ８型半導体装置の製造方法の実
施例について図面に基づ＠説明する。第１図（ａ）ない
し第１図（ｄ）はその一実施例の工程説明図である。
施例について図面に基づ＠説明する。第１図（ａ）ない
し第１図（ｄ）はその一実施例の工程説明図である。
まず、第１図（ａｔにおいて、３０−１０００口のＮ型
の半導体基板１９上に３００〜５００Ａの熱酸化膜２０
を全面に形成した彼、リンイオン２１を５０〜１００
Ｋｅｖ、 １０１２〜Ｉ Ｏ”ｃｍ−２の条件でイオン
注入し、Ｎ型イオン注入層２２を形成する。
の半導体基板１９上に３００〜５００Ａの熱酸化膜２０
を全面に形成した彼、リンイオン２１を５０〜１００
Ｋｅｖ、 １０１２〜Ｉ Ｏ”ｃｍ−２の条件でイオン
注入し、Ｎ型イオン注入層２２を形成する。
次に１第１図（ｂｌにおいて、シリコン窒化膜２３をＣ
ＶＤ法に！＃）１５００〜２０００Ａ形成し、アクティ
ブ領域となるエリアのみにシリコン窒化膜が残存するよ
うにホトリングラフィおよびＣＦａプラズマエツチング
にてパターン形成する。
ＶＤ法に！＃）１５００〜２０００Ａ形成し、アクティ
ブ領域となるエリアのみにシリコン窒化膜が残存するよ
うにホトリングラフィおよびＣＦａプラズマエツチング
にてパターン形成する。
はらにホトレジスト膜２４にてＰウェル領域以外のエリ
アをカバーし、ホトレジスト膜２４をマスクとしてボロ
ンイオン２５を跨１１己＋１ンイオン濃度を打ち消し、
かつ所望のボロン濃度が得られる条件である１５０〜２
００ Ｋｅｙのエネルギーでかつ濃度が１０１３〜１０
１４ｃｍ−２の条件にてイオン注入し、Ｐ型イオン注入
層２２′を形成する。
アをカバーし、ホトレジスト膜２４をマスクとしてボロ
ンイオン２５を跨１１己＋１ンイオン濃度を打ち消し、
かつ所望のボロン濃度が得られる条件である１５０〜２
００ Ｋｅｙのエネルギーでかつ濃度が１０１３〜１０
１４ｃｍ−２の条件にてイオン注入し、Ｐ型イオン注入
層２２′を形成する。
次に、第１図（ｃ）に示すように上記ホトレジスト膜２
４を除去した後、熱拡散にてＮウェル層２６、およびＰ
ウェル層２７を４〜６μｍの深さまで形成する。
４を除去した後、熱拡散にてＮウェル層２６、およびＰ
ウェル層２７を４〜６μｍの深さまで形成する。
次に、アニールを行い、第１図（ｄ）に示すように厚い
５ｉ０２領域２８を形成するとともに、シリコン窒化膜
２３を除去し、以降は従来のＬＯＧＯ８工程処理を行う
。以上プロセスを簡単に示すと、次のｍ２表のようにな
り、工程４〜７がＬＯＣＯ８工程の一部を示す。
５ｉ０２領域２８を形成するとともに、シリコン窒化膜
２３を除去し、以降は従来のＬＯＧＯ８工程処理を行う
。以上プロセスを簡単に示すと、次のｍ２表のようにな
り、工程４〜７がＬＯＣＯ８工程の一部を示す。
く第 ２ 表〉
（発明の効果ン
以上詳細に説明したように、この発明によれは、半導体
基板の全面にＮウェル層形成のためのリンイオン注入を
行った後にシリコン窒化膜上からＰウェル層以外をレジ
スト膜でマスクしてボロンイオン注入を行うようにした
ので、ダブルウェルを有するＣＭＯＳデノ々イスのウェ
ル製造プロセスを著しく短縮化できる。
基板の全面にＮウェル層形成のためのリンイオン注入を
行った後にシリコン窒化膜上からＰウェル層以外をレジ
スト膜でマスクしてボロンイオン注入を行うようにした
ので、ダブルウェルを有するＣＭＯＳデノ々イスのウェ
ル製造プロセスを著しく短縮化できる。
第１図（ａ）ないし第１図（ｄ）はこの発明のＣＭＯ８
型半導体装置の製造方法の一実施例の工程説明図、第２
図（ａ）ないし第２図ＣＣ）および第３図（ａ）ないし
第３図（ｃ）はそれぞれ従来のＣＭＯ８型半導体装置の
製造方法の工程説明図である。 １９・・・半導体基板、２０・・・熱酸化膜、２１・・
・リンイオン、２２・・・Ｎ型イオン注入層、２２′・
・・Ｐ型イオン注入膚、２３・・・シリコン窒化膜、２
４・・・ホトレジスト膜、２５・・・ボロンイオン、２
６・・・Ｎウェル層、２７・・・Ｐウェル層、２−８・
・・厚い５ｉＯ１領域。 特許出願人 沖電気工業株式会社 第１図 第２図
型半導体装置の製造方法の一実施例の工程説明図、第２
図（ａ）ないし第２図ＣＣ）および第３図（ａ）ないし
第３図（ｃ）はそれぞれ従来のＣＭＯ８型半導体装置の
製造方法の工程説明図である。 １９・・・半導体基板、２０・・・熱酸化膜、２１・・
・リンイオン、２２・・・Ｎ型イオン注入層、２２′・
・・Ｐ型イオン注入膚、２３・・・シリコン窒化膜、２
４・・・ホトレジスト膜、２５・・・ボロンイオン、２
６・・・Ｎウェル層、２７・・・Ｐウェル層、２−８・
・・厚い５ｉＯ１領域。 特許出願人 沖電気工業株式会社 第１図 第２図
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板上に全面に薄い熱酸化膜を形成する工
程と、 （ｂ）全面にＮウェル層形成のためのリンイオンを注入
する工程と、 （ｃ）シリコン窒化膜を上記半導体基板上のアクティブ
領域に形成する工程と、 （ｄ）Ｐウェル層を除く領域に形成したホトレジスト膜
をマスクとして、上記シリコン膜および熱酸化膜上から
Ｐウェル領域上のみにボロンイオン注入を行う工程と、 （ｅ）Ｎウェル層およびＰウェル層を所望の深さまで形
成するための熱拡散を行う工程と、 よりなるＣＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112022A JPS61270860A (ja) | 1985-05-27 | 1985-05-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112022A JPS61270860A (ja) | 1985-05-27 | 1985-05-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61270860A true JPS61270860A (ja) | 1986-12-01 |
Family
ID=14576026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112022A Pending JPS61270860A (ja) | 1985-05-27 | 1985-05-27 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270860A (ja) |
-
1985
- 1985-05-27 JP JP60112022A patent/JPS61270860A/ja active Pending
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