WO2001003196A1 - Ferroelektrischer transistor - Google Patents

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    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer

Definitions

  • the invention relates to a ferroelectric transistor which has two source / dram regions, a channel region and a gate electrode, a ferroelectric layer, that is to say a layer of ferroelectric material, being provided between the gate electrode and the channel region.
  • the conductivity of this transistor is dependent on the state of polarization of the layer made of ferroelectric material.
  • Ferroelectric transistors of this type are examined, inter alia, with regard to non-volatile memories. Two different logical values of digital information are assigned to two different polarization states of the ferroelectric layer. Other possible uses for such ferroelectric transistors are, for example, neural networks.
  • ferroelectric material that is on the surface of a
  • Semiconductor substrate is arranged, shows poor interface properties that have a negative influence on the electrical properties of a ferroelectric transistor, has been proposed in a ferroelectric transistor between the ferroelectric layer and the
  • the invention is based on the problem of specifying a ferroelectric transistor in which the time for data storage is extended in comparison with the prior art. This problem is solved by a ferroelectric transistor according to claim 1. Further embodiments of the invention ⁇ He will emerge from the further claims.
  • the time for data storage is the time during which the polarization of the ferroelectric layer and thus the stored information is retained.
  • the invention is based on the following consideration: Measurements have shown that leakage currents occur in a ferroelectric layer which is arranged between two electrodes.
  • the ferroelectric layer is arranged between the intermediate layer and the gate electrode.
  • compensation charges are present on the gate electrode on the one hand and in the semiconductor substrate in the region of the channel of the transistor on the other hand.
  • the observed leakage currents m of the ferroelectric layer cause charges to migrate from the gate electrode through the ferroelectric layer to the interface between the ferroelectric layer and the intermediate layer.
  • the ferroelectric layer is arranged between a first dielectric intermediate layer and a second dielectric intermediate layer.
  • the first dielectric intermediate layer is arranged on the surface of a semiconductor substrate in which
  • first dielectric intermediate layer and / or the second dielectric intermediate layer can each be designed as a multiple layer if this is technologically advantageous.
  • the first dielectric intermediate layer and / or the second dielectric intermediate layer can additionally contain one of the materials S13N4 or S1O2.
  • the semiconductor substrate contains at least in the area of the ferroelectric transistor a material which is suitable for realizing an electronic circuit component. It preferably contains silicon and / or germanium. In particular, a monolithic silicon wafer or SOI substrate is suitable as the semiconductor substrate.
  • ferroelectric materials which are suitable for use in a ferroelectric transistor are suitable as the material for the ferroelectric layer.
  • the ferroelectric layer contains SBT (SrBi2Ta2 ⁇ 9), PZT (PbZr x T ⁇ 1 _ ⁇ 0 2 ), L ⁇ Nb0 3 or BMF (BaMgF 4 ).
  • Doped polysilicon, platinum or tungsten are particularly suitable for the gate electrode.
  • the gate electrode can be implemented as a multilayer structure.
  • a diode structure can be implemented in such a multilayer structure.
  • the ferroelectric transistor can be implemented as a p- or n-channel transistor. It can be Siert both as En ⁇ hancement transistor and a depletion transistor reali ⁇ .
  • FIG. 1 shows a section through a ferroelectric transistor, in which a ferroelectric layer is arranged between a first dielectric intermediate layer and a second dielectric intermediate layer.
  • FIG. 2 shows a section through a ferroelectric transistor in which a ferroelectric layer is completely surrounded by dielectric material.
  • a p-doped well 12 In a semiconductor substrate 11 made of n-doped, monocrystalline silicon with a dopant concentration of a few l0! 5 cm ⁇ 3, a p-doped well 12 is arranged, which has a dopant concentration of a few lO ⁇ cm ⁇ 3 (see Figure 1). In the p-doped well 12, two source / drain regions 13 are arranged, each of which is n + -doped with a dopant concentration of a few l ⁇ 2 ° cm -3 .
  • the part of the p-doped well 12 adjoining the surface of the semiconductor substrate 11 between the two source / drain regions 13 acts as a channel region. This area of the transistor can contain additional doping for setting the threshold voltage.
  • a first dielectric intermediate layer 14 is arranged on the surface of the channel region.
  • the first dielectric intermediate layer 14 contains CeO 2 or ZrO 2 and has a thickness of 5 to 7 nm.
  • a second dielectric intermediate layer 16 is arranged on the surface of the ferroelectric layer 15 and contains CeO 2 or ZO 2 m with a thickness of 5 to 7 nm.
  • a platinum gate electrode 17 is arranged on the surface of the second dielectric intermediate layer 16.
  • the gate electrode 17 has a thickness of approximately 50 to 100 nm.
  • a p-doped well 22 is arranged with a dopant concentration of a few l ⁇ l cm -3 (see Figure 2).
  • Two source / dram regions 23 are arranged in the p-doped well 22 and are n + -doped with a dopant concentration of a few 10 ⁇ 0 cm -3 .
  • the part of the p-doped well 22 arranged between the two source / dram regions 23 acts as a channel region. This area of the transistor can contain an additional doping for setting the threshold voltage.
  • a ferroelectric layer is on the surface of the first dielectric layer 24 Layer 25 made of SBT with a thickness of 100 to 150 nm.
  • a second dielectric intermediate layer 26 is arranged on the surface of the ferroelectric layer 25 and is composed of a CeO 2 layer 261 with a thickness of 3 to 4 nm and a 1 to 3 nm thick Si3N4 layer 262. The edges of the ferroelectric layer 25 and the second dielectric intermediate layer 26 are covered with dielectric flankings 27 made of CeO 2.
  • the gate electrode 28 has a thickness of 100 to 200 nm.
  • the ferroelectric transistor according to the invention is produced in a manner similar to that of a standard MOS transistor.
  • the first intermediate layer 14 or 24, the ferroelectric 15 or 25 and the second dielectric intermediate layer 16 or 26 are formed by deposition, for example in a CVD process and subsequent structuring.
  • Areas 13 and 23 are formed by implantation or diffusion.
  • the gate electrode 17 or 28 is produced by deposition or sputtering and subsequent structuring. It can be used as a hard mask for structuring the layers arranged underneath.
  • the dielectric flank coverings 27 can be produced as spacers by deposition and anisotropic scratching. Alternatively, they can be made from the same material as the second interlayer dielectric. In this case, the second dielectric layer is deposited and structured after the ferroelectric layer has been structured. In this case, the second dielectric intermediate layer and the dielectric flank coverings form a coherent structure.

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Abstract

In einem ferroelektrischen Transistor, der in einem Halbleitersubstrat (11) zwei Source-/Drain-Gebiete (13) und einen dazwischen angeordneten Kanalbereich aufweist, ist an der Oberfläche des Kanalbereichs eine erste dielektrische Zwischenschicht (14) angeordnet. Oberhalb der ersten dielektrischen Zwischenschicht (14) sind eine ferroelektrische Schicht (15), eine zweite dielektrische Zwischenschicht (16) und eine Gateelektrode (17) angeordnet. Durch die zweite dielektrische Zwischenschicht (16) werden Leckströme durch die ferroelektrische Schicht (15) an die Grenzfläche zwischen erster dielektrischer Schicht (14) und ferroelektrischer Schicht reduziert und die Datenhaltung dadurch verbessert.

Description

Beschreibung
Ferroelektrischer Transistor.
Die Erfindung betrifft einen ferroelektrischen Transistor, der zwei Source-/Dram-Gebιete, einen Kanalbereich und eine Gateelektrode aufweist, wobei zwischen der Gateelektrode und dem Kanalbereich eine ferroelektrische Schicht, das heißt eine Schicht aus ferroelektπschem Material, vorgesehen ist. Die Leitfähigkeit dieses Transistors ist von dem Polansati- onszustand der Schicht aus ferroelektπschem Material abhangig. Derartige ferroelektrische Transistoren werden unter anderem im Hinblick auf nichtfluchtige Speicher untersucht. Dabei werden zwei verschiedenen logischen Werten einer digita- len Information zwei verschiedene Polarisationszustande der ferroelektrischen Schicht zugeordnet. Weitere Emsatzmoglich- keiten für derartige ferroelektrische Transistoren sind zum Beispiel neuronale Netze.
Da ferroelektrisches Material, das an der Oberflache eines
Halbleitersubstrats angeordnet ist, schlechte Grenzflachenei- genschaften zeigt, die einen negativen Einfluß auf die elektrischen Eigenschaften eines ferroelektrischen Transistors ausüben, ist vorgeschlagen worden, in einem ferroelektrischen Transistor zwischen der ferroelektrischen Schicht und dem
Halbleitermateπal eine Zwischenschicht zu verwenden, die eine ausreichend gute Grenzflache an der Oberflache des Halb- leitersubstrats sicherstellt (siehe EP 0 566 585 Bl und H. N. Lee et al, Ext. Abst. Int. Conf. SΞDM, Ha atsu, 1997, Seiten 382 bis 383) . Für die Zwischenschicht werden meist isolierende stabile Oxide wie Ceθ2 oder Zrθ2 verwendet.
Der Erfindung liegt das Problem zugrunde, einen ferroelektrischen Transistor anzugeben, bei dem die Zeit für die Daten- haltung im Vergleich zu dem Stand der Technik verlängert ist. Dieses Problem wird gelost durch einen ferroelektrischen Transistor gemäß Anspruch 1. Weitere Ausgestaltungen der Er¬ findung gehen aus den weiteren Ansprüchen hervor.
Als Zeit für die Datenhaltung wird die Zeit bezeichnet, wahrend der die Polarisation der ferroelektrischen Schicht und damit die gespeicherte Information erhalten bleibt.
Der Erfindung liegt dabei folgende Überlegung zugrunde: Mes- sungen haben gezeigt, daß in einer ferroelektrischen Schicht, die zwischen zwei Elektroden angeordnet ist, Leckstrome auftreten. In einem ferroelektrischen Transistor, wie er aus dem Stand der Technik bekannt ist, ist die ferroelektrische Schicht zwischen der Zwischenschicht und der Gateelektrode angeordnet. Zur Kompensation des remanenten elektrischen Feldes, das durch die Polarisation in der ferroelektrischen Schicht auftritt, sind auf der Gateelektrode einerseits und im Halbleitersubstrat im Bereich des Kanals des Transistors andererseits Kompensationsladungen vorhanden. Die beobachte- ten Leckstrome m der ferroelektrischen Schicht bewirken, daß Ladungen von der Gateelektrode durch die ferroelektrische Schicht an die Grenzflache zwischen ferroelektrischer Schicht und Zwischenschicht wandern. Wird der Transistor nachfolgend unter entgegengesetzter Polarität betrieben, kompensieren diese Ladungen nun das von der Polarisation der ferroelektrischen Schicht verursachte elektrische Feld und der darunter liegende Transistorkanal kann nicht mehr durch die Polarisation der ferroelektrischen Schicht gesteuert werden. Die Zeit für die Datenhaltung des ferroelektrischen Transistors wird dadurch vermindert.
In dem erfmdungsgemaßen ferroelektrischen Transistor wird dieser Effekt dadurch vermieden, daß die ferroelektrische Schicht zwischen einer ersten dielektrischen Zwischenschicht und einer zweiten dielektrischen Zwischenschicht angeordnet ist. Die erste dielektrische Zwischenschicht ist dabei an der Oberflache eines Halbleitersubstrats angeordnet, in dem .zwei
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alle Materialien, die eine große Dielektrizitätskonstante aufweisen.
Ferner können die erste dielektrische Zwischenschicht und/oder die zweite dielektrische Zwischenschicht jeweils als Mehrfachschicht ausgebildet sein, falls dieses technologisch vorteilhaft ist. Die erste dielektrische Zwischenschicht und/oder die zweite dielektrische Zwischenschicht können dabei zusätzlich eines der Materialien S13N4 oder S1O2 enthal- ten.
Um Leckstrome durch die ferroelektrische Schicht vollständig auszuschließen, ist es vorteilhaft, die ferroelektrische Schicht auch seitlich durch dielektrische Flankenbedeckungen zu isolieren. Für die dielektrischen Flankenbedeckungen sind insbesondere ebenfalls Ceθ2 oder Zrθ2 geeignet.
Das Halbleitersubstrat enthalt mindestens im Bereich des ferroelektrischen Transistors ein Material, das zur Realisierung einer elektronischen Schaltungskomponente geeignet ist. Vorzugsweise enthalt es Silizium und/oder Germanium. Insbesondere ist als Halbleitersubstrat eine monokπstalline Silizium- scheibe oder SOI-Substrat geeignet.
Als Material für die ferroelektrische Schicht sind alle ferroelektrischen Materialien geeignet, die zum Einsatz m einem ferroelektrischen Transistor tauglich sind. Insbesondere enthalt die ferroelektrische Schicht SBT (SrBi2Ta2θ9) , PZT (PbZrxTι1_χ02) , LιNb03oder BMF (BaMgF4).
Für die Gateelektrode sind insbesondere dotiertes Polysilizi- um, Platin oder Wolfram geeignet. Darüber hinaus kann die Gateelektrode als Mehrschichtstruktur realisiert sein. Insbesondere kann in einer derartigen Mehrschichtstruktur eine Diodenstruktur realisiert werden. Der ferroelektrische Transistor kann sowohl als p- als auch n-Kanal-Transistor realisiert werden. Er kann sowohl als En¬ hancement-Transistor als auch als Depletion-Transistor reali¬ siert werden.
Im folgenden wird die Erfindung anhand von Ausführungsbei- spielen, die in den Figuren dargestellt sind, näher erläutert.
Figur 1 zeigt einen Schnitt durch einen ferroelektrischen Transistor, bei dem eine ferroelektrische Schicht zwischen einer ersten dielektrischen Zwischenschicht und einer zweiten dielektrischen Zwischenschicht angeordnet ist.
Figur 2 zeigt einen Schnitt durch einen ferroelektrischen Transistor, bei dem eine ferroelektrische Schicht vollständig von dielektrischem Material umgeben ist.
In einem Halbleitersubstrat 11 aus n-dotiertem, monokristallinem Silizium mit einer Dotierstoffkonzentration von einigen lθ!5 cm~3 ist eine p-dotierte Wanne 12 angeordnet, die eine Dotierstoffkonzentration von einigen lO^ cm ~3 aufweist (siehe Figur 1) . In der p-dotierten Wanne 12 sind zwei Source- /Drain-Gebiete 13 angeordnet, die jeweils n+-dotiert sind mit einer Dotierstoffkonzentration von einigen lθ2° cm-3.
Der zwischen den beiden Source-/Drain-Gebieten 13 an die Oberfläche des Halbleitersubstrats 11 angrenzende Teil der p- dotierten Wanne 12 wirkt als Kanalbereich. Dieser Bereich des Transistors kann eine zusätzlich Dotierung zur Einstellung der Einsatzspannung enthalten. An der Oberfläche des Kanalbereichs ist eine erste dielektrischen Zwischenschicht 14 angeordnet. Die erste dielektrische Zwischenschicht 14 enthält Ceθ2 oder Zrθ2 und weist eine Dicke von 5 bis 7 nm auf. An der Oberflache der ersten dielektrischen Zwischenschicht 14 ist eine ferroelektrische Schicht 15 angeordnet, die SBT enthalt und die eine Dicke von ca. 100 bis 150 nm aufweist.
An der Oberflache der ferroelektrischen Schicht 15 ist eine zweite dielektrische Zwischenschicht 16 angeordnet, die Ceθ2 oder Zrθ2 m einer Dicke von 5 bis 7 nm enthalt.
An der Oberflache der zweiten dielektrischen Zwischenschicht 16 ist eine Gateelektrode 17 aus Platin angeordnet. Die Gateelektrode 17 weist eine Dicke von ca. 50 bis 100 nm auf.
In einem Halbleitersubstrat 21 aus n-dotiertem, onokristal- linem Silizium mit einer Dotierstoffkonzentration von einigen lO1^ cm-3 ist eine p-dotierte Wanne 22 mit einer Dotierstoffkonzentration von einigen lθl cm-3 angeordnet (siehe Figur 2) . In der p-dotierten Wanne 22 sind zwei Source-/Dram- Gebiete 23 angeordnet, die n+-dotιert sind mit einer Dotierstoffkonzentration von einigen 10^0 cm-3 .
Der zwischen den beiden Source-/Dram-Gebιeten 23 angeordnete Teil der p-dotierten Wanne 22 wirkt als Kanalbereich. Dieser Bereich des Transistors kann eine zusatzlich Dotierung zur Einstellung der Einsatzspannung enthalten. An der Oberflache des Kanalbereichs ist eine erste dielektrische Zwischenschicht 24 angeordnet, die zusammengesetzt ist aus einer 1 bis 2 nm dicken Sιθ2-Schιcht 241 und einer 3 bis 4 nm dicken Ceθ2 -Schicht 242. An der Oberflache der ersten dielektrischen Schicht 24 ist eine ferroelektrische Schicht 25 aus SBT mit einer Dicke von 100 bis 150 nm angeordnet.
An der Oberflache der ferroelektrischen Schicht 25 ist eine zweite dielektrische Zwischenschicht 26 angeordnet, die aus einer Ceθ2-Schιcht 261 mit einer Dicke von 3 bis 4 nm und ei- ner 1 bis 3 nm dicken Si3N4~Schιcht 262 zusammengesetzt ist. Die Flanken der ferroelektrischen Schicht 25 und der zweiten dielektrischen Zwischenschicht 26 sind mit dielektrischen Flankenbedeckungen 27 aus Ceθ2 bedeckt.
An der Oberflache der zweiten dielektrischen Schicht 26 ist eine Gateelektrode 28 angeordnet, die n+-dotιertes Polysili- zium enthalt. Die Gateelektrode 28 weist eine Dicke von 100 bis 200 nm auf.
Die Herstellung des erfmdungsgemaßen ferroelektrischen Tran- sistors erfolgt ähnlich zu der eines Standard-MOS-Transistors. Die erste Zwischenschicht 14 bzw. 24, die ferroelektrische 15 bzw.25 und die zweite dielektrische Zwischenschicht 16 bzw. 26 werden durch Abscheiden zum Beispiel m einem CVD-Prozeß und anschließende Strukturierung gebildet. Die p-dotierte Wanne 12 bzw. 22 sowie die Source-/Dram-
Gebiete 13 bzw. 23 werden durch Implantation oder Diffusion gebildet .
Die Gateelektrode 17 bzw. 28 wird durch Abscheidung oder Sputtern und nachfolgende Strukturierung erzeugt. Sie kann als Hartmaske zur Strukturierung der darunter angeordneten Schichten verwendet werden.
Die dielektrischen Flankenbedeckungen 27 können durch Ab- Scheidung und anisotropes Ruckatzen als Spacer erzeugt werden. Alternativ können sie aus dem gleichen Material wie die zweite dielektrische Zwischenschicht erzeugt werden. In diesem Fall wird die zweite dielektrische Schicht nach Strukturierung der ferroelektrischen Schicht abgeschieden und struk- turiert. Die zweite dielektrische Zwischenschicht und die dielektrischen Flankenbedeckungen bilden m diesem Fall eine zusammenhangende Struktur.

Claims

Patentansprüche
1. Ferroelektrischer Transistor,
- bei dem in einem Halbleitersubstrat (11) zwei Source-
/Dram-Gebiete (13) und ein dazwischen angeordneter Kanalbereich vorgesehen sind,
- bei dem an der Oberflache des Kanalbereichs eine erste die- lektrische Zwischenschicht (14) angeordnet ist,
- bei dem oberhalb der ersten dielektrischen Zwischenschicht
(14) eine ferroelektrische Schicht (15), eine zweite dielektrische Zwischenschicht (16) und eine Gateelektrode (17) angeordnet sind.
2. Ferroelektrischer Transistor nach Anspruch 1, bei dem die erste dielektrische Zwischenschicht (14) und/oder die zweite dielektrische Zwischenschicht (16) Ceθ2 oder Zrθ2 enthalten und eine Dicke zwischen 2 und 20 nm aufweisen.
3. Ferroelektrischer Transistor nach Anspruch 1 oder 2, bei dem die erste dielektrische Zwischenschicht und/oder die zweite dielektrische Zwischenschicht als Mehrfachschicht aus- gebildet sind.
4. Ferroelektrischer Transistor nach Anspruch 3, bei dem die erste dielektrische Zwischenschicht und/oder die zweite dielektrische Zwischenschicht Siθ2 oder S13N4 enthal- ten.
5. Ferroelektrischer Transistor nach einem der Ansprüche 1 bis 4, bei dem die ferroelektrische Schicht 15 seitlich von dielek- trischen Flankenbedeckungen (27) umgeben ist.
6. Ferroelektrischer Transistor nach Anspruch 5, bei dem die dielektrischen Flankenbedeckungen (27) Ceθ2, Zrθ2, S1O2 oder S13N4 enthalten.
7. Ferroelektrischer Transistor nach einem der Ansprüche 1
- bei dem die ferroelektrische Schicht (15) SBT (SrBi2Ta2θ9) , PZT (PbZrxTi!_xθ2) , LιNb03 oder BMF (BaMgF ) enthalt,
- bei dem die Gateelektrode (17) dotiertes Polysilizium, Platin oder Wolfram enthalt.
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