EP0931348A1 - Verfahren zur herstellung barrierenfreier halbleiterspeicheranordnungen - Google Patents

Verfahren zur herstellung barrierenfreier halbleiterspeicheranordnungen

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EP0931348A1
EP0931348A1 EP97943751A EP97943751A EP0931348A1 EP 0931348 A1 EP0931348 A1 EP 0931348A1 EP 97943751 A EP97943751 A EP 97943751A EP 97943751 A EP97943751 A EP 97943751A EP 0931348 A1 EP0931348 A1 EP 0931348A1
Authority
EP
European Patent Office
Prior art keywords
layer
dielectric
insulation layer
electrode
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP97943751A
Other languages
English (en)
French (fr)
Inventor
Frank Hintermaier
Günther SCHINDLER
Walter Hartner
Carlos Mazure-Espejo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of EP0931348A1 publication Critical patent/EP0931348A1/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Definitions

  • the invention relates to a method for producing an integrated semiconductor memory arrangement and a semiconductor memory arrangement produced by the method.
  • Memory arrangements based on semiconductors usually consist of a number of memory cells, each of which has a selection transistor and a storage capacitor connected to the selection transistor.
  • first electrodes are usually applied via conductive connections, the conductive connections connecting the first electrodes to one of the selection transistors in each case.
  • a storage dielectric is applied over the first electrode, on which in turn a second electrode is applied, so that the first and second electrodes and the storage dielectric in between form a storage capacitor which is conductively connected to one of the selection transistors.
  • novel ferroelectric materials as the storage dielectric of the storage capacitors enables the production of semiconductor memories which do not lose their information stored in the form of electrical charge after a supply voltage is lost or whose storage contents do not need to be refreshed at regular intervals due to leakage currents occurring.
  • barrier layers between the conductive connection and the first electrode, the barrier layers having to be electrically conductive but resistant to oxidation and the diffusion of oxygen through them.
  • a disadvantage of the use of barrier layers is the difficult search for suitable materials which are both electrically conductive and oxygen-impermeable and resistant to oxidation and which can be applied to the conductive connections in a suitable manner.
  • the object of the invention is to provide a method for producing a semiconductor memory device, in which ferroelectric materials can be used as storage dielectrics of the storage capacitors to be produced and in which the use of barrier layers between the conductive connection and the first electrode can be dispensed with, so that in particular, do not result in the disadvantages mentioned above, and to specify a semiconductor memory arrangement produced by the method.
  • This goal is achieved with a method for producing a semiconductor memory arrangement, which has the following method steps:
  • a conductive connection is established between one of the two electrodes, in this case the second electrode, and the selection transistor only after the storage dielectric has been deposited.
  • the method is suitable for the use of any dielectrics as storage dielectrics for the production of storage capacitors in semiconductor memory arrangements. It is particularly suitable for the use of ferroelectric materials as storage dielectrics, since the above-mentioned problems, such as the oxidation of the conductive connection, occur with this method to the selection transistors during the deposition of the memory dielectric.
  • the method can also be easily carried out using previously known methods for producing semiconductor memory devices.
  • ferroelectric properties of most of the hitherto known ferroelectric materials which, according to one embodiment of the invention, are suitable as a storage dielectric are temperature-dependent. These ferroelectric materials behave ferroelectrically below a temperature that is characteristic of them, while they behave paraelectrically above this characteristic temperature, the dielectric constant in the paraelectric state being substantially higher than the dielectric constant of previously used storage dielectrics.
  • the temperature below which the ferroelectric properties are established is very low in some ferroelectric materials, so that from a technical point of view the use of these ferroelectric materials is only possible in the paraelectric state, the dielectric constant of which in the paraelectric state is in each case over 10, preferably over 100 is.
  • One embodiment of the invention provides for the use of materials as storage dielectrics, the dielectric constant of which is in each case greater than 10, such materials being, for example, the above-mentioned ferroelectric materials which are used above the temperature which is characteristic of them.
  • One embodiment of the invention provides for the use of oxidic dielectrics as storage dielectrics.
  • these substances include, for example, SBTN SrBi 2 (Ta 1 _ ⁇ Nb x ) 2 0 9 , SBT SrBi 2 Ta 2 ⁇ , PZT (Pb, Zr) Ti0 3 , BST
  • Pb ⁇ Zr__ ⁇ Ti0 3 The proportion of Pb and Zr in this substrate can vary, the ratio of Pb and Zr determining the temperature behavior of this dielectric, ie the temperature below which the substrate has ferroelectric properties or above which da ⁇ substrate has paraelectric properties at a high dielectric constant.
  • the formula (Ba, Sr) Ti0 3 stands for
  • the second layer of electrode material is deposited after the production of the contact holes over an arrangement over which the first layer of electrode material and the dielectric layer were applied prior to the production of the contact holes, it must be ensured that none A conductive connection is formed between the first layer of electrode material and the second layer of electrode material at the edges of the contact holes at which the first layer of electrode material is exposed.
  • a second insulation layer is applied in the region of the contact holes to exposed edges of the first layer of electrode material. The insulation layer can completely cover the side walls of the contact hole.
  • the second insulation layer which is achieved, for example, by the use of frustoconical contact holes or of contact holes which have a larger diameter in the region of the first electrode layer than in the region of the first insulation layer can be achieved.
  • FIG. 3 shows a further embodiment of a semiconductor memory arrangement according to the invention.
  • FIG. 1 explains a method according to the invention for producing a semiconductor memory arrangement on the basis of a number of method steps illustrated in FIGS.
  • FIG. 1 a shows a cross section through a section of an arrangement of selection transistors that form a semiconductor body
  • a selection transistor 2 shown in the present figure has a source region 4, a drain region 6 and a gate 8, the source region 4 and the drain region 6 being in a semiconductor body 5, while the gate 8 in the overlying insulation layer 10 is arranged.
  • the source and Drain regions 4, 6 can, for example, consist of regions of the semiconductor body 5 doped complementarily to the conductivity type of the semiconductor body 5, while the gate 8 can be made of polysilicon. Arrangements of this type from selection transistors 2 can be completely prefabricated and can be used for various methods for the production of semiconductor memory arrangements with different storage capacitor geometries.
  • the semiconductor body 5 and the reference symbols for gate 8 and drain region 6 are omitted in the following figures. Furthermore, the wiring of the arrangement of selection transistors, for example the word and bit lines, which usually connect several selection transistors to one another in such arrangements, is not shown.
  • FIG. 1b shows the arrangement of selection transistors 2 after a first method step, in which a first layer 12 of electrode material was deposited over a first main surface 3 of the insulation layer 10, a dielectric layer 14 being applied over the first layer 12 of electrode material.
  • a dielectric layer 14 being applied over the first layer 12 of electrode material.
  • Platinum for example, can be used as the electrode material.
  • an adhesive layer eg an adhesive layer, can be placed between the dielectric layer 14 and the first layer 12 of electrode material.
  • B. titanium dioxide Ti0 2 are applied.
  • FIG. 1c shows the arrangement after a further method step, in which a contact hole 18 has been produced over the source region 4 of the selection transistor 2 shown in the insulation layer 10, the first layer 12 made of electrode material and the dielectric layer 14. An edge 19 of the first layer 12 of electrode material is thus exposed in the upper region of the contact hole 18.
  • a second insulation layer 20 is applied over the exposed edge 19, as shown in FIG. 1d.
  • the second insulation layer 20 completely covers side surfaces of the contact hole 18 and thus also the exposed edge 19 of the first layer 12 made of electrode material and the dielectric layer 14 in the region of the contact hole 18.
  • a suitable material for the second insulation layer 20 is, for example, silicon dioxide SiO 2 or silicon nitride Si 3 4.
  • the second insulation layer 20 is preferably produced by depositing a layer of insulation material in the direction of the first main surface 3 with subsequent anisotropic etching.
  • FIG. 1e shows the arrangement after a next method step, in which a second layer 16 of electrode material was deposited over the arrangement in the direction of the first main surface 3.
  • the second layer 16 made of electrode material covers the dielectric layer 14 in the areas outside the contact hole 18, the second insulation layer 20 on the side surfaces of the contact hole 18 and the source region 4 of the selection transistor 2 on the bottom of the contact hole 18.
  • the second electrode layer 16 is structured in a next process step, so that sections 16 'of the second layer 16 are made of electrode material, the sections 16' of a second electrode 36 of the storage capacitors corresponding to the semiconductor semiconductor arrangement 1 which has arisen and connected to the source Region 4 of each one of the selection transistors are connected, as shown in FIG. 1f.
  • the dielectric layer 14 corresponds to a storage dielectric 34, the first layer 12 made of electrode material of a first electrode 32, the first electrode 32 being common to several storage capacitors of the semiconductor storage arrangement 1 in the example shown.
  • the second electrode In the example shown, 36 simultaneously forms the conductive connection to the selection transistor 2.
  • FIG. 2 shows a further exemplary embodiment of a semiconductor memory arrangement 1 produced by the manufacturing method of the invention.
  • the contact hole 18 has a larger diameter in the area of the first electrode 32 and the storage dielectric 34 than in the area of the first insulation layer 10.
  • the second insulation layer 20 only covers the first electrode 32 and the storage dielectric 34 in the area of the contact hole 18. The side surfaces of the contact hole 18 in the area of the first insulation layer 10 are not covered.
  • the further exemplary embodiment of a semiconductor memory arrangement 1 shown in FIG. 3, which was produced by means of the manufacturing method according to the invention, has a frustoconical contact hole 18.
  • the second insulation layer 20 covers the first electrode 32 and the storage dielectric 34 in the area of the contact hole 18 and parts of the first insulation layer 10 on the side surfaces of the contact hole 18.
  • the second insulation layer 20 is at least approximately perpendicular to the first main surface 3 Side surfaces, so that the thickness of the second insulation layer 20 increases in the case of a cone-shaped contact hole 18 from the direction of the source region 4 in the direction of the first main surface 3.

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Abstract

Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung, insbesondere zur Verwendung ferroelektrischer Materialien als Speicherdielektrika, wobei eine leitende Verbindung zwischen einer Elektrode eines Speicherkondensators und einem Auswahltransistor erst nach Abscheidung des Speicherdielektrikums hergestellt wird; sowie nach dem Herstellverfahren hergestellte Halbleiterspeicheranordnung.

Description

Beschreibung
Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen
Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung und eine nach dem Verfahren hergestellte Halbleiterspeicheranordnung.
Speicheranordnungen auf Halbleiterbaεis bestehen üblicherweise aus einer Anzahl Speicherzellen, die jeweils einen Auswahltransistor und einen mit dem Auswahltransistor verbundenen Speicherkondensator aufweisen. Während eines Herstellver- fahrens derartiger Halbleiterspeicheranordnungen werden üblicherweise erste Elektroden über leitenden Verbindungen aufgebracht, wobei die leitenden Verbindungen die ersten Elektroden mit jeweils einem der Auswahltransistoren verbinden. Ein Speicherdielektrikum wird über der ersten Elektrode aufge- bracht, auf welchem wiederum eine zweite Elektrode aufgebracht wird, so daß die erste und zweite Elektrode sowie das dazwischenliegende Speicherdielektrikum einen Speicherkondensator bilden, der mit einem der Auswahltransistoren leitend verbunden ist.
Die Verwendung neuartiger ferroelektrischer Materialien als Speicherdielektrikum der Speicherkondensatoren ermöglicht die Herstellung von Halbleiterspeichern, die ihre in Form von elektrischer Ladung gespeicherte Information nach Wegfall ei- ner Versorgungsspannung nicht verlieren bzw. deren Speicherinhalte nicht in regelmäßigen Abständen aufgrund auftretender Leckströme aufgefrischt werden müssen.
Eine Abscheidung der meisten der bisher bekannten derartigen ferroelektrischen Materialien findet bei hohen Temperaturen in einer sauerstoffhaltigen Atmosphäre statt. Dies hat zur
Folge, daß die Verwendung derartiger ferroelektrischer Mate- rialien in dem oben beschriebenen Verfahren, bei dem das Speicherdielektrikum über der ersten Elektrode aufgebracht wird, welche sich wiederum über einer leitenden Verbindung zu dem Auswahltransistor befindet, eine Oxidation der leitenden Verbindung bewirkt, da Sauerstoff während der Abscheidung der ferroelektrischen Materialien durch die erste Elektrode hindurch in Richtung der leitenden Verbindung diffundiert. Eine Oxidation der leitenden Verbindung bedeutet eine Unterbrechung der Verbindung zwischen Speicherkondensator und Aus- wahltransistor, so daß eine aus Speicherkondensator und Aus- wahltransistor bestehende Speicherzelle nicht mehr funktionsfähig ist.
Lösungsansätze zur Vermeidung der Oxidation der leitenden Verbindung während des Abscheidens eines ferroelektrischen Speicherdielektrikums sehen vor, Barrierenschichten zwischen der leitenden Verbindung und der ersten Elektrode aufzubringen, wobei die Barrierenschichten elektrisch leitfähig aber widerstandsfähig gegen Oxidation und das Hindurchdiffundieren von Sauerstoff sein müssen. Nachteilig bei der Verwendung von Barrierenschichten ist die schwierige Suche nach geeigneten Materialien, die sowohl elektrisch leitfähig als auch sauerstoffundurchlässig und widerstandsfähig gegen Oxidation sind und die in geeigneter Weise auf die leitenden Verbindungen aufgebracht werden können.
Die Erfindung hat das Ziel, ein Verfahren zur Herstellung einer Halbleiterspeicheranordnung zur Verfügung zu stellen, bei dem ferroelektrische Materialien als Speicherdielektrika der herzustellenden Speicherkondensatoren verwendet werden können und bei dem auf die Verwendung von Barrierenschichten zwischen leitender Verbindung und erster Elektrode verzichtet werden kann, so daß sich insbesondere oben genannte Nachteile nicht ergeben, sowie eine nach dem Verfahren hergestellte Halbleiterspeicheranordnung anzugeben. Dieses Ziel wird mit einem Verfahren zur Herstellung einer Halbleiterspeicheranordnung erreicht, das folgende Verfahrensschritte aufweist:
Bereitstellen einer Anordnung aus Auswahltransistoren;
Abscheiden einer ersten Schicht aus Elektrodenmaterial auf einer ersten Hauptfläche einer Isolationsschicht, über der Anordnung aus Auswahltransistoren;
Abscheiden einer Dielektrikumsschicht über der ersten Schicht aus Elektrodenmaterial;
Erzeugen von Kontaktlöchern über Source-Gebieten der Auswahltransistoren;
Anordnen einer zweiten Isolationsschicht auf einer freigelegten Kante der ersten Schicht aus Elektrodenmaterial;
Abscheiden einer zweiten Schicht aus Elektrodenmaterial in Richtung der ersten Hauptfläche;
Strukturieren der zweiten Schicht aus Elektrodenmateri- al.
Bei dem erfindungsgemäßen Verfahren zur Herstellung einer Halbleiterspeicheranordnung erfolgt die Herstellung einer leitenden Verbindung zwischen einer der beiden Elektroden, in diesem Fall der zweiten Elektrode, und dem Auswahltransistor erst nachdem das Speicherdielektrikum abgeschieden wurde. Das Verfahren ist geeignet für die Verwendung beliebiger Dielektrika als Speicherdielektrika zur Herstellung von Speicherkondensatoren in Halbleiterspeicheranordnungen. Es ist insbe- sondere geeignet für die Verwendung ferroelektrischer Materialien als Speicherdielektrika, da bei diesem Verfahren oben genannte Probleme, wie die Oxidation der leitenden Verbindung zu den Auswahltransistoren während der Abscheidung des Speicherdielektrikums, nicht auftreten können. Das Verfahren ist weiterhin mit bisher bekannten Methoden zur Herstellung von Halbleiterspeicheranordnungen leicht durchführbar.
Weiterbildungen der Erfindung sind Gegenptand der Unteransprüche .
Die ferroelektrischen Eigenschaften der meisten bisher bekannten ferroelektrischen Materialien, welche nach einer Auε- führungsform der Erfindung als Speicherdielektrikum in Frage kommen sind temperaturabhängig. Diese ferroelektrischen Materialien verhalten sich unterhalb einer für sie charakteristi- sehen Temperatur ferroelektrisch, während sie sich oberhalb dieser charakteristischen Temperatur paraelektrisch verhalten, wobei die Dielektrizitätskonstante im paraelektrischen Zustand wesentlich höher ist als die Dielektrizitätskonstanten bisher verwendeter Speicherdielektrika. Die Temperatur, unterhalb derer sich ferroelektrische Eigenschaften einstellen, ist bei einigen ferroelektrischen Materialien sehr niedrig, so daß aus technischer Sicht eine Verwendung dieser ferroelektrischen Materialien nur im paraelektrischen Zustand in Frage kommt, wobei deren Dielektrizitätskonstante im parae- lektrischen Zustand jeweils über 10 vorzugsweise über 100 beträgt .
Eine Ausführungsform der Erfindung sieht vor, Materialien als Speicherdielektrika zu verwenden, deren Dielektrizitätskon- εtante jeweils größer als 10 ist, wobei derartige Materialien beispielsweise oben genannte ferroelektrischen Materialien sein können, die oberhalb der für sie charakteristischen Temperatur verwendet werden.
Eine Ausführungsform der Erfindung sieht vor, oxidische Dielektrika als Speicherdielektrika zu verwenden. Zur Klasse dieser Subεtanzen gehören beispielsweise SBTN SrBi2 (Ta1_χNbx)209, SBT SrBi2Ta2θ , PZT (Pb, Zr)Ti03, BST
(Ba,Sr)Tiθ3 oder ST SrTi03. Die Formel (Pb, Zr)Ti03 steht für
PbχZr__χTi03 ^ Der Anteil an Pb und Zr bei diesem Substrat kann variieren, wobei das Verhältnis auε Pb und Zr daε Temperaturverhalten dieεes Dielektrikumε maßgeblich bestimmt, d. h. die Temperatur bestimmt, unterhalb derer das Substrat fer- roelektriεche Eigenεchaften bzw. oberhalb derer daε Substrat paraelektrische Eigenschaften bei einer hohen Dielektrizität- konstante aufweist. Die Formel (Ba,Sr)Ti03 steht für
BaχSrι_χTi03 , wobei bei diesem Substrat das Temperaturverhalten über daε Verhältniε von Ba zu Sr maßgeblich beεtimmt werden kann. Die Liεte der genannten Subεtanzen iεt keineεfallε vollständig. Die Auswahl einer der Substanzen alε Speicher- dielektrikum hängt maßgeblich von Verarbeitungsfaktoren während des Herstellverfahrens aber auch von Faktoren während des Einsatzes, beispielsweiεe der Umgebungstemperatur der Halbleiterspeicheranordnung ab.
Während des Herstellverfahrenε nach der Erfindung, bei dem die zweite Schicht auε Elektrodenmaterial nach dem Herεtellen der Kontaktlöcher über einer Anordnung abgeεchieden wird, über der die erste Schicht aus Elektrodenmaterial und die Dielektrikumεεchicht vor der Erzeugung der Kontaktlöcher auf- gebracht wurden, iεt εicherzuεtellen, daß keine leitende Verbindung zwiεchen der ersten Schicht auε Elektrodenmaterial und der zweiten Schicht auε Elektrodenmaterial an Rändern der Kontaktlöcher entεtehen, an denen die erεte Schicht auε Elektrodenmaterial freiliegt. Zur Verhinderung einer derartigen leitenden Verbindung zwiεchen erster Schicht aus Elektrodenmaterial und zweiter Schicht aus Elektrodenmaterial wird im Bereich der Kontaktlöcher auf freigelegte Kanten der ersten Schicht aus Elektrodenmaterial eine zweite Isolationsεchicht aufgebracht. Die Isolationsεchicht kann die Seitenwände deε Kontaktlochε vollεtändig überdecken es können jedoch auch nur Teile der Seitenflächen der Kontaktlöcher von der zweiten Isolationsschicht überdeckt werden, was beispielεweiεe durch die Verwendung von kegelεtumpfförmigen Kontaktlöchern oder von Kontaktlöchern, die im Bereich der ersten Elektrodenschicht einen größeren Durchmesser aufweisen als im Bereich der ersten Iεolationεschicht, erreicht werden kann.
Halbleiterspeicheranordnungen, die nach dem erfindungsgemäßen Verfahren hergestellt werden, εind Gegenstand der Unteransprüche 7 bis 12.
Die Erfindung wird nachfolgend im Zusammenhang mit Ausführungsbeispielen anhand von Figuren näher erläutert. Es zeigen:
Fig. 1 ein Verfahren nach der Erfindung zur Herstellung einer integrierten Halbleiterspeicheranordnung,
Fig. 2 ein Ausführungsbeispiel einer Halbleiterspeicheranordnung nach der Erfindung,
Fig. 3 ein weiteres Auεführungεbeiεpiel einer Halbleiter- εpeicheranordnung nach der Erfindung.
In den nachfolgenden Figuren bezeichnen, εofern nicht anders angegeben, gleiche Bezugszeichen gleiche Teile mit gleicher
Bedeutung.
In Figur 1 ist ein Verfahren nach der Erfindung zur Herεtel- lung einer Halbleiterεpeicheranordnung anhand mehrerer in den Figuren la biε lf dargeεtellter Verfahrenεschritte erläutert.
Figur la zeigt einen Querschnitt durch einen Ausschnitt einer Anordnung aus Auswahltransiεtoren, die einen Halbleiterkörper
5 aufweist, über dem eine Isolationεschicht 10, beispielswei- εe Siliziumdioxid Si02 aufgebracht ist. Ein in der vorliegenden Figur dargestellter Auswahltransistor 2 weist ein Source- Gebiet 4, ein Drain-Gebiet 6 und ein Gate 8 auf, wobei sich das Source-Gebiet 4 und das Drain-Gebiet 6 in einem Halbleiterkörper 5 befinden, während das Gate 8 in der darüberlie- genden Isolationεεchicht 10 angeordnet iεt. Die Source- und Drain-Gebiete 4, 6 können beiεpielεweiεe aus komplementär zum Leitungstyp des Halbleiterkörperε 5 dotierten Bereichen deε Halbleiterkörperε 5 bestehen, während das Gate 8 aus Polysi- lizium sein kann. Derartige Anordnungen aus Auswahltransiεto- ren 2 können komplett vorgefertigt sein und für verschiedene Verfahren zur Herεtellung von Halbleiterspeicheranordnungen mit unterεchiedlichεten Speicherkondensatorgeometrien verwendet werden.
Aus Gründen der Übersichtlichkeit werden in den folgenden Figuren der Halbleiterkörper 5 sowie die Bezugszeichen für Gate 8 und Drain-Gebiet 6 weggelassen. Weiterhin wird auf die Darstellung weiterer Verdrahtungen der Anordnung auε Auεwahl- transistoren, beiεpielεweiεe der Wort- und Bit-Leitungen, die bei derartigen Anordnungen üblicherweiεe mehrere Auswahltransiεtoren miteinander verbinden, verzichtet.
Figur lb zeigt die Anordnung auε Auεwahltranεiεtoren 2 nach einem erεten Verfahrenεεchritt , bei dem über einer erεten Hauptfläche 3 der Iεolationεεchicht 10 eine erεte Schicht 12 auε Elektrodenmaterial abgeεchieden wurde, wobei über der erεten Schicht 12 auε Elektrodenmaterial eine Dielektrikumε- εchicht 14 aufgebracht wurde. Als Elektrodenmaterial kann beiεpielsweiεe Platin verwendet werden. Um ein beεεereε An- haften der Dielektrikumεεchicht 14 und der erεten Schicht 12 auε Elektrodenmaterial zu erreichen, kann zwischen der Dielektrikumsschicht 14 und der ersten Schicht 12 aus Elektrodenmaterial, eine Haftschicht, z. B. Titandioxid Ti02 , aufgebracht werden.
Figur lc zeigt die Anordnung nach einem weiteren Verfahrenε- schritt, bei dem ein Kontaktloch 18 über dem Source-Gebiet 4 des dargestellten Auswahltransiεtorε 2 in der Iεolations- schicht 10, der ersten Schicht 12 auε Elektrodenmaterial und der Dielektrikumsschicht 14 erzeugt wurde. Im oberen Bereich des Kontaktlochs 18 liegt somit eine Kante 19 der ersten Schicht 12 aus Elektrodenmaterial frei. In einem nächsten Verfahrensschritt wird eine zweite Isolationsschicht 20 über der freiliegenden Kante 19 aufgebracht, wie in Figur ld dargestellt. Die zweite Isolationεεchicht 20 überdeckt in dem dargeεtellten Beispiel Seitenflächen des Kontaktlochε 18 vollεtändig und εomit auch die freiliegende Kante 19 der erεten Schicht 12 auε Elektrodenmaterial und die Dielektrikumsschicht 14 im Bereich des Kontaktlochs 18. Ein geeignetes Material für die zweite Isolationsschicht 20 ist beiεpielεweiεe Siliziumdioxid Si02 oder Siliziumnitrid Si3 4.
Die zweite Iεolationεεchicht 20 wird vorzugsweise durch Abscheiden einer Schicht aus Isolationsmaterial in Richtung der ersten Hauptfläche 3 mit anschließender aniεotroper Ätzung hergestellt .
Figur le zeigt die Anordnung nach einem nächsten Verfahrens- schritt, bei dem eine zweite Schicht 16 auε Elektrodenmaterial in Richtung der erεten Hauptfläche 3 über der Anordnung abgeεchieden wurde. Die zweite Schicht 16 auε Elektrodenmate- rial überdeckt die Dielektrikumεεchicht 14 in den Bereichen außerhalb deε Kontaktlochs 18, die zweite Isolationεschicht 20 an den Seitenflächen des Kontaktlochs 18 sowie daε Source- Gebiet 4 deε Auεwahltranεiεtorε 2 am Grund deε Kontaktlochε 18.
Die zweite Elektrodenεchicht 16, wird in einem nächεten Ver- fahrenεεchritt strukturiert, so daß Abschnitte 16' der zweiten Schicht 16 aus Elektrodenmaterial entstehen, wobei die Abschnitte 16' einer zweiten Elektrode 36 der Speicherkonden- satoren der entεtandenen Halbleiterεpeicheranordnung 1 entsprechen und mit dem Source-Gebiet 4 jeweils eines der Aus- wahltransistoren verbunden εind, wie in Figur lf dargestellt. Die Dielektrikumsεchicht 14 entspricht einem Speicherdielektrikum 34, die erste Schicht 12 aus Elektrodenmaterial einer erεten Elektrode 32, wobei die erεte Elektrode 32 in dem dargeεtellten Beiεpiel mehreren Speicherkondenεatoren der Halbleiterεpeicheranordnung 1 gemeinsam ist. Die zweite Elektrode 36 bildet bei dem dargestellten Beiεpiel gleichzeitig die leitende Verbindung zu dem Auεwahltranεiεtor 2.
In Figur 2 iεt ein weitereε Auεführungsbeispiel einer nach dem Herstellverfahren der Erfindung hergestellten Halbleiterspeicheranordnung 1 dargestellt. Das Kontaktloch 18 weist in dem vorliegenden Beispiel im Bereich der ersten Elektrode 32 und des Speicherdielektrikums 34 einen größeren Durchmeεεer auf als im Bereich der ersten Iεolationsschicht 10. Die zwei- te Isolationεschicht 20 überdeckt in dem dargestellten Fall lediglich die erste Elektrode 32 und das Speicherdielektrikum 34 im Bereich des Kontaktlochs 18. Die Seitenflächen deε Kontaktlochε 18 im Bereich der erεten Iεolationεεchicht 10 εind nicht überdeckt.
Daε in Figur 3 dargestellte weitere Auεführungsbeispiel einer Halbleiterspeicheranordnung 1, die mittels des erfindungεge- mäßen Herstellverfahrens hergestellt wurde, weiεt ein kegel- stumpfförmiges Kontaktloch 18 auf. Die zweite Iεolations- εchicht 20 überdeckt in dem dargeεtellten Beispiel die erste Elektrode 32 und daε Speicherdielektrikum 34 im Bereich deε Kontaktlochε 18 εowie Teile der erεten Iεolationεεchicht 10 an den Seitenflächen des Kontaktlochs 18. Die zweite Isolationsschicht 20 weist mindestens annähernd zu der ersten Hauptfläche 3 senkrechte Seitenflächen auf, so daß die Dicke der zweiten Isolationεεchicht 20 im Fall eineε kegel- εtu pfförmigen Kontaktlochε 18 auε Richtung deε Source- Gebietε 4 in Richtung der erεten Hauptfläche 3 zunimmt.
Bezugs zeichenliste
1 Halbleiterpeicheranordnung
2 Auεwahltransistor 3 erεte Hauptfläche
4 Source-Gebiet
6 Drain-Gebiet
8 Gate
10 erεte Iεolationsschicht 12 erεte Schicht
14 Dielektrikumsschicht
16 zweite Schicht
16' Abεchnitt der zweiten Schicht
18 Kontaktloch 19 Kante der erεten Schicht
20 zweite Iεolationεschicht
32 erεte Elektrode
34 Speicherdielektrikum
36 zweite Elektrode

Claims

Patentansprüche
1. Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung mit den aufeinanderfolgenden Verfah- rensschritten:
Bereitstellen einer Anordnung aus Auswahltransiεtoren (2) mit einem Halbleiterkörper (5) und einer über dem Halbleiterkörper angeordneten Isolations- schicht (10) ;
Abscheiden einer ersten Schicht (12) aus Elektrodenmaterial in einem Abscheideprozeß auf einer ersten Hauptfläche (3) einer Isolationsεchicht (10) über der Anordnung aus Auswahltransistoren (2) ;
Abscheiden einer Dielektrikumsschicht (14) über der ersten Schicht (12) aus Elektrodenmaterial;
- Erzeugen von Kontaktlächern (18) über Source- Gebieten (4) der Auswahltransistoren (2) ;
Anordnen einer zweiten Isolationsschicht (20) auf einer freigelegten Kante der ersten Schicht (12) aus Elektrodenmaterial;
Abscheiden einer zweiten Schicht (16) aus Elektrodenmaterial ;
- Strukturieren der zweiten Schicht (16) aus Elektrodenmaterial .
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrikumsschicht (14) aus einem Material besteht, das ferroelektrische Eigenschaften aufweist.
3. Verfahren nach Anspruch l oder 2, dadurch gekennzeichnet, daß die Dielektrikumsschicht (14) aus einem Material besteht, dessen Dielektrizitätskonstante größer als 10 ist.
4. Verfahren nach einem der vorangehenden Ansprüche, da- durch gekennzeichnet, daß das Material ein oxidisches
Dielektrikum, insbesondere SBTN SrBi2 (Ta-L_χNbχ) 209, SBT
SrBi2Ta 09, PZT (Pb, Zr)Ti03, BST (Ba,Sr)Ti03 oder ST
SrTi03 ist.
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Kontaktloch (15) im Bereich der ersten Schicht (12) aus Elektrodenmaterial einen größeren Durchmesser aufweist als im Bereich der ersten Isolationsschicht (10) .
6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das Kontaktloch (15) kegel- stumpfförmig ausgebildet ist.
7. Integrierte Halbleiterspeicheranordnung, bestehend aus einer Anzahl gleichartiger Speicherzellen, die jeweils folgende Merkmale aufweisen:
7.1. einen Auswahltransistor (2), der ein Source-Gebiet (4) , ein Drain-Gebiet (6) und ein Gate (8) aufweist;
7.2. eine erste Isolationsschicht (10), die sich über dem Source-Gebiet (4) des Auswahltransistors (2) befindet;
7.3. eine auf einer ersten Hauptfläche (3) der Isolati- onsschicht (10) angeordnete erste Elektrode (30) mit darüberliegendem Speicherdielektrikum (32) ;
7.4. ein Kontaktloch (18) über dem Source-Gebiet (4) ;
7.5. die erste Elektrode (30) ist im Bereich des Kontaktloches (18) von einer zweiten Isolationsschicht (20) überdeckt;
7.6. eine zweite Elektrode (34) befindet sich über dem Speicherdielektrikum (32) und iεt leitend mit dem Source-Gebiet (4) des Auswahltransistor (2) verbunden;
gekennzeichnet durch folgendes weiteres Merkmal :
7.7. das Kontaktloch (18) weist im Bereich der ersten Elektrode (32) einen größeren Durchmesser als im Bereich der Isolationsschicht (10) auf.
8. Halbleiterspeicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß das Speicherdielektrikum (34) ferro- elektrische Eigenschaften aufweist.
9. Halbleiterspeicheranordnung nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, daß das Speicherdielektrikum (34) eine Dielektrizitätskonstante größer als 10 besitzt .
10. Halbleiterspeicheranordnung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß das Speicherdielektrikum ein oxidisches Dielektrikum, insbesondere SBTN SrBi2 (Ta1_χNbx)209, SBT SrBi2Ta 09( PZT (Pb, Zr)Ti03, BST (Ba,Sr)Ti03 oder ST SrTi03 ist.
11. Halbleiterspeicheranordnung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß das Kontaktloch (18) im Bereich der ersten Elektrode (32) einen größeren Durchmesser aufweist, als im Bereich der ersten Isolationsschicht (10) .
12. Halbleiterspeicheranordnung nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet, daß das Kontaktloch (18; kegelstumpfförmig ausgebildet ist.
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* Cited by examiner, † Cited by third party
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US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0370407A1 (de) * 1988-11-18 1990-05-30 Nec Corporation Halbleiterspeicherbauteil vom Typ 1-transistor-1-Kondensator-Speicherzelle
US5116776A (en) * 1989-11-30 1992-05-26 Sgs-Thomson Microelectronics, Inc. Method of making a stacked copacitor for dram cell
JPH0777237B2 (ja) * 1993-01-04 1995-08-16 日本電気株式会社 半導体記憶装置及びその製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric

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* Cited by examiner, † Cited by third party
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