KR20000036201A - 배리어 없는 반도체 메모리 장치의 제조 방법 - Google Patents

배리어 없는 반도체 메모리 장치의 제조 방법 Download PDF

Info

Publication number
KR20000036201A
KR20000036201A KR1019997002256A KR19997002256A KR20000036201A KR 20000036201 A KR20000036201 A KR 20000036201A KR 1019997002256 A KR1019997002256 A KR 1019997002256A KR 19997002256 A KR19997002256 A KR 19997002256A KR 20000036201 A KR20000036201 A KR 20000036201A
Authority
KR
South Korea
Prior art keywords
layer
dielectric
electrode
insulating layer
region
Prior art date
Application number
KR1019997002256A
Other languages
English (en)
Inventor
프랑크 힌터마이어
귄터 쉰들러
발터 하르트너
카를로스 마추레-에스페요
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20000036201A publication Critical patent/KR20000036201A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 특히, 메모리 유전체로서 강유전 물질을 사용하기 위한 집적 반도체 메모리 장치의 제조 방법에 관한 것이다. 상기 효과를 얻기 위해, 메모리 커패시터의 한 전극과 선택 트랜지스터 사이의 도전 접속부가 메모리 유전체의 디포짓 후에야 형성된다. 본 발명은 특히 상기 제조 방법에 따라 제조된 메모리 장치에 관한 것이다.

Description

배리어 없는 반도체 메모리 장치의 제조 방법 {PROCESS FOR PRODUCING BARRIER-FREE SEMICONDUCTOR STORAGE ASSEMBLIES}
반도체를 기초로 하는 메모리 장치는 각각 하나의 선택 트랜지스터 및 상기 선택 트랜지스터에 접속된 메모리 커패시터를 포함하는 다수의 메모리 셀로 이루어진다. 이러한 반도체 메모리 장치의 제조 공정 동안 통상적으로 제 1 전극이 도전 접속부 위에 제공되고, 상기 도전 접속부는 제 1 전극을 각각 하나의 선택 트랜지스터에 접속시킨다. 메모리 유전체는 제 1 전극 위에 제공되고, 상기 제 1 전극 위에 재차 제 2 전극이 제공됨으로써, 제 1 전극 및 제 2 전극 그리고 그 사이에 놓인 메모리 유전체가 메모리 커패시터를 형성하고, 상기 메모리 커패시터는 선택 트랜지스터 중 하나에 도전 접속된다.
메모리 커패시터의 메모리 유전체로서 새로운 강유전 재료를 사용하면, 전하의 형태로 저장된 정보가 공급 전압의 중단 후에도 변동되지 않고 메모리 내용이 누설 전류의 발생으로 인해 규칙적인 간격으로 리프레시될 필요가 없는 반도체 메모리가 제조될 수 있다.
지금까지 공지된 강유전 재료의 대부분의 디포지션은 산소 함유 분위기에서 높은 온도로 이루어진다. 이것은 메모리 유전체가 제 1 전극 위에 제공되고 상기 제 1 전극이 재차 선택 트랜지스터에 대한 도전 접속부 위에 배치되는 전술한 방법에서 이러한 강유전 재료를 사용하는 것이 도전 접속부의 산화를 일으키는 결과를 가져오는데, 그 이유는 산소가 강유전 물질의 디포지션 동안 제 1 전극을 통해 도전 접속부의 방향으로 확산되기 때문이다. 도전 접속부의 산화는 메모리 커패시터와 선택 트랜지스터 사이의 접속 차단을 의미하므로, 메모리 커패시터 및 선택 트랜지스터로 이루어진 메모리 셀이 더 이상 작동하지 않는다.
강유전 메모리 유전체의 디포지션 동안 도전 접속부의 산화를 막기 위한 해결책으로서, 도전 접속부와 제 1 전극 사이의 배리어층을 제공한다. 상기 배리어층은 도전성을 가지면서 산화 및 산소의 확산에 대한 저항성을 가져야 한다. 배리어층의 사용시 단점은 도전성을 가지며 산소를 통과시키지 않고 산화에 대한 저항성을 가지며 적합한 방식으로 도전 접속부상에 제공될 수 있는 적합한 재료를 찾는 것이 어렵다는 것이다.
본 발명은 집적 반도체 메모리 장치의 제조 방법 및 상기 방법에 따라 제조된 반도체 메모리 장치에 관한 것이다.
도 1a 내지 1f는 집적 반도체 메모리 장치의 제조를 위한 본 발명에 따른 방법을 나타내고,
도 2는 본 발명에 따른 반도체 메모리 장치의 실시예를 나타내며,
도 3은 본 발명에 따른 반도체 메모리 장치의 다른 실시예를 나타낸다.
본 발명의 목적은 제조될 메모리 커패시터의 메모리 유전체로서 강유전 물질이 사용될 수 있고 도전 접속부와 제 1 전극 사이에 배리어층을 사용하지 않을 수 있으므로 특히 전술한 단점이 나타나지 않는 반도체 메모리 장치의 제조 방법, 및 그 방법에 따라 제조되는 반도체 메모리 장치를 제공하는 것이다.
상기 목적은
- 선택 트랜지스터로 이루어진 장치를 준비하는 단계,
- 전극 재료로 이루어진 제 1 층을 선택 트랜지스터로 이루어진 장치 위의 절연층의 제 1 메인 표면상에 디포짓하는 단계,
- 전극 재료로 이루어진 제 1 층 위에 유전체층을 디포짓하는 단계,
- 선택 트랜지스터의 소오스 영역 위에 콘택홀을 형성하는 단계,
- 전극 재료로 이루어진 제 1 층의 노출된 에지상에 제 2 절연층을 배치하는 단계,
- 제 1 메인 표면의 방향으로 전극 재료로 이루어진 제 2 층을 디포짓하는 단계,
- 전극 재료로 이루어진 제 2 층을 구조화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법에 의해 달성된다.
반도체 메모리 장치를 제조하기 위한 본 발명에 따른 방법에서는 메모리 유전체가 디포짓된 후에야 2개의 전극 중 하나, 이 경우에는 제 2 전극과 선택 트랜지스터 사이의 도전 접속부가 형성된다. 이 방법은 반도체 메모리 장치에서 메모리 커패시터를 제조하기 위한 메모리 유전체로서 임의의 유전체를 사용할 때 적합하다. 특히 메모리 유전체로서 강유전 재료가 사용되는 경우에 적합한데, 그 이유는 이 방법에서는 전술한 문제점, 즉 메모리 유전체의 디포지션 동안 선택 트랜지스터에 대한 도전 접속부의 산화가 나타나지 않을 수 있기 때문이다. 본 방법은 또한 반도체 메모리 장치를 제조하기 위한 지금까지 공지된 방법으로 용이하게 실시될 수 있다.
본 발명의 바람직한 실시예는 종속항에 제시된다.
본 발명의 실시예에 따라 메모리 유전체로서 사용될 수 있는, 지금까지 공지된 대부분의 강유전 물질의 유전 특성은 온도에 의존한다. 강유전 물질은 그것에 대한 특성 온도 미만에서는 강유전 특성을 갖는 한편, 상기 특성 온도를 초과하는 온도에서는 상류전 특성을 갖는다. 상류전 상태에서 유전 상수는 지금까지 사용된 메모리 유전체의 유전 상수 보다 현저히 크다. 강유전 특성이 세팅되는 온도는 몇가지 강유전 물질에서 매우 낮으므로, 기술적인 면에서 상류전 상태에서 상기 강유전 물질의 사용이 문제가 된다. 상류전 상태에서 상기 재료의 유전 상수는 10, 바람직하게는 100 보다 크다.
본 발명의 실시예에서는 10 보다 큰 유전 상수를 가진 물질이 메모리 유전체로서 사용되며, 이러한 물질은 예컨대 그것에 대한 특성 온도를 초과하는 온도에서 사용되는 전술한 강유전 물질일 수 있다.
본 발명의 실시예에서는 산화 유전체가 메모리 유전체로서 사용된다. 이러한 물질에 대한 부류에는 예컨대 SBTN SrBi2(Ta1-xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3또는 ST SrTiO3이 속한다. 일반식(Pb, Zr)TiO3은 PbxZr1-xTiO3를 나타낸다. 상기 기판에서 Pb 및 Zr의 양은 변동될 수 있다. Pb 및 Zr의 비율은 상기 유전체의 온도 특성을 거의 결정한다. 즉, 기판이 강유전 특성 또는 상류전 특성을 갖는 온도를 결정한다. 일반식(Ba, Sr)TiO3는 BaxSr1-xTiO3를 나타내며, 상기 기판에서 온도 특성은 Ba 대 Sr의 비율에 의해 거의 결정될 수 있다. 상기 물질의 리스트가 완전한 것은 결코 아니다. 메모리 유전체로서 상기 물질 중 하나를 선택하는 것은 제조 공정 동안의 처리 팩터, 및 반도체 메모리 장치의 사용 동안의 팩터, 예컨대 반도체 메모리 장치의 주변 온도에 많이 의존한다.
전극 재료로 이루어진 제 2 층이 콘택홀의 제조 후에 장치 위에 디포짓되고, 상기 제 2층 위에 전극 재료로 이루어진 제 1 층 및 유전체층이 콘택홀의 형성 전에 제공되는, 본 발명에 따른 제조 공정 동안, 전극 재료로 이루어진 제 1 층과, 전극 재료로 이루어진 제 1 층이 노출된, 콘택홀의 가장자리에 있는 전극 재료로 이루어진 제 2 층 사이의 도전 접속부가 형성되지 않는다. 전극 재료로 이루어진 제 1 층과 전극 재료로 이루어진 제 2 층 사이에 도전 접속부가 형성되는 것을 막기 위해, 콘택홀의 영역에서 전극 재료로 이루어진 제 1 층의 노출된 가장자리상에 제 2 절연층이 제공된다. 절연층이 콘택홀의 측벽을 완전히 커버할 수 있지만, 콘택홀의 측면 부분만이 제 2 절연층에 의해 커버되며, 이것은 예컨대, 제 1 전극층의 영역에서 제 1 절연층의 영역에서 보다 큰 직경을 가진 원뿔대형 콘택홀의 사용에 의해 이루어질 수 있다.
본 발명에 따른 방법에 의해 제조된 반도체 메모리 장치는 청구항 7항 내지 12항에 제시된다.
이하, 첨부한 도면을 참고로 본 발명의 실시예를 구체적으로 설명한다.
도면에서, 달리 표시되지 않는 한, 동일한 의미를 가진 동일한 부품은 동일한 도면 부호를 갖는다.
도 1에서는 반도체 메모리 장치를 제조하기 위한 본 발명의 방법이 도 1a 내지 1f에 도시된 단계로 설명된다.
도 1a는 반도체 바디(5)를 포함하는 선택 트랜지스터로 이루어진 장치의 한 섹션을 나타낸 횡단면도이다. 상기 반도체 바디(5) 위에 예컨대 이산화실리콘 SiO2로 이루어진 절연층(10)이 제공된다. 본 도면에 도시된 선택 트랜지스터(2)는 소오스 영역(4), 드레인 영역(6) 및 게이트(8)를 포함한다. 상기 소오스 영역(4) 및 드레인 영역(6)은 반도체 바디(5)내에 배치되는 한편, 게이트(8)는 그 위에 배치된 절연층(10)내에 배치된다. 소오스 및 드레인 영역(4, 6)은 예컨대 반도체 바디(5)의 도전 타입에 대해 상보형인 도전 타입으로 도핑된 반도체 바디(5)의 부분으로 이루어지는 한편, 게이트(8)는 폴리실리콘일 수 있다. 선택 트랜지스터(2)의 이러한 장치는 완전히 조립식일 수 있으며, 상이한 메모리 커패시터 구조를 가진 반도체 메모리 장치의 제조를 위한 여러 가지 방법에 사용될 수 있다.
편의상, 하기 도면에서는 반도체 바디(5) 및 게이트(8) 및 드레인 영역(6)에 대한 도면 부호가 생략된다. 또한, 선택 트랜지스터로 이루어진 장치, 예컨대 이러한 장치에서 통상적으로 다수의 선택 트랜지스터를 서로 접속시키는 워드 라인 및 비트 라인의 부가 와이어링이 생략된다.
도 1b는 절연층(10)의 제 1 메인 표면(3) 위에 전극 재료로 이루어진 제 1 층(12)이 디포짓되고 전극 재료로 이루어진 제 1 층(12) 위에 유전체층(14)이 제공된, 제 1 단계 후에 선택 트랜지스터(2)로 이루어진 장치가 도시된다. 전극 재료로는 예컨대 백금이 사용될 수 있다. 전극 물질로 이루어진 제 1 층(12) 및 유전체층(14)의 접착을 보다 개선시키기 위해, 유전체층(14)과 전극 재료로 이루어진 제 1 층(12) 사이에 접착층, 예컨대 이산화티탄 TiO2이 제공될 수 있다.
도 1c는 콘택 홀(18)이 절연층(10), 전극 재료로 이루어진 제 1 층(12) 및 유전체층(14)내에서 선택 트랜지스터(2)의 소오스 영역(4) 위에 형성된, 부가 단계 후 장치를 나타낸다. 콘택홀(18)의 상부 영역에서 전극 재료로 이루어진 제 1 층(12)의 에지(19)가 노출된다.
다음 단계에서, 제 2 절연층(20)이 도 1d에 도시된 바와 같이 노출된 에지(19) 위에 제공된다. 제 2 절연층(20)은 도시된 실시예에서 콘택홀(18)의 측면을 완전히 커버함으로써, 전극 재료로 이루어진 제 1 층(12)의 노출된 에지(19) 및 콘택홀(18)의 영역에 있는 유전체층(14)을 커버한다. 제 2 절연층(20)에 대한 적합한 재료로는 예컨대 이산화실리콘(SiO2) 또는 질화실리콘( Si3N4)이 있다. 제 2 절연층(20)은 바람직하게는 제 1 메인 표면(3)의 방향으로 절연 재료로 이루어진 층의 디포짓 및 후속하는 비등방성 에칭에 의해 제조된다.
도 1e는 전극 재료로 이루어진 제 2 층(16)이 제 1 메인 표면(3)의 방향으로 장치 위에 디포짓된, 다음 단계 후 장치를 나타낸다. 전극 재료로 이루어진 제 2 층(16)은 콘택홀(18)의 외부에 있는 영역에서 유전체층(14), 콘택 홀(18)의 측면에서 제 2 절연층(20) 및 콘택홀(18)의 바닥에서 선택 트랜지스터(2)의 소오스 영역(4)을 커버한다.
다음 단계에서, 제 2 전극층(16)이 구조화됨으로써, 전극 재료로 이루어진 제 2 층(16)의 섹션(16')이 형성된다. 메모리 커패시터의 제 2 전극(36)의 섹션(16')은 도 1f에 도시된 바와 같이, 형성된 반도체 메모리 장치(1)에 상응하고 선택 트랜지스터 중 하나의 소오스 영역(4)에 접속된다. 유전체층(14)은 메모리 유전체(34)에 상응하고, 전극 재료로 이루어진 제 1 층(12)은 제 1 전극(32)에 상응한다. 도시된 실시예에서 제 1 전극(32)은 반도체 메모리 장치(1)의 다수의 메모리 커패시터에 공통이다. 제 2 전극(36)은 도시된 실시예에서 동시에 선택 트랜지스터(2)에 대한 도전 접속부를 형성한다.
도 2에는 본 발명의 제조 방법에 따라 제조된 반도체 메모리 장치(1)의 다른 실시예가 도시된다. 콘택홀(18)은 본 실시예에서 제 1 전극(32) 및 메모리 유전체(34)의 영역에서 제 1 절연층(10)의 영역에서 보다 큰 직경을 갖는다. 도시된 실시예에서, 제 2 절연층(20)은 단지 제 1 전극(32), 및 콘택홀(18)의 영역에 있는 메모리 유전체(34)를 커버한다. 제 1 절연층(10)의 영역에 있는 콘택홀(18)의 측면은 커버되지 않는다.
본 발명의 제조 방법에 의해 제조된, 도 3에 도시된 반도체 메모리 장치(1)의 다른 실시예는 원뿔대형 콘택홀(18)을 갖는다. 도시된 실시예에서 제 2 절연층(20)은 제 1 전극(32), 콘택홀(18)의 영역에 있는 메모리 유전체(34) 및 콘택홀(18)의 측면에 있는 제 1 절연층(10)의 일부를 커버한다. 제 2 절연층(20)은 적어도 대략 제 1 메인 표면(3)에 대해 수직인 측면을 가지므로, 원뿔대형 콘택홀(18)의 경우에 제 2 절연층(20)의 두께가 소오스 영역(4)의 방향으로부터 제 1 메인 표면(3)의 방향으로 커진다.

Claims (12)

  1. - 반도체 바디(5) 및 상기 반도체 바디 위에 배치된 절연층(10)을 포함하는 선택 트랜지스터(2)로 이루어진 장치를 준비하는 단계,
    - 전극 재료로 이루어진 제 1 층(12)을 하나의 디포지션 공정에서 선택 트랜지스터(2)로 이루어진 장치 위의 절연층(10)의 제 1 메인 표면(3)상에 디포짓하는 단계,
    - 전극 재료로 이루어진 제 1 층(12) 위에 유전체층(14)을 디포짓하는 단계,
    - 선택 트랜지스터(2)의 소오스 영역(4) 위에 콘택홀을 형성하는 단계,
    - 제 2 절연층(20)을 전극 재료로 이루어진 제 1 층(12)의 노출된 에지상에 배치하는 단계,
    - 전극 재료로 이루어진 제 2 층(16)을 디포짓하는 단계,
    - 전극 재료로 이루어진 제 2 층(16)을 구조화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  2. 제 1항에 있어서, 유전체층(14)이 강유전 특성을 갖는 재료로 이루어지는 것을 특징으로 하는 방법.
  3. 제 1항 또는 2항에 있어서, 유전체층(14)이 10 보다 큰 유전 상수를 가진 재료로 이루어지는 것을 특징으로 하는 방법.
  4. 상기 항들 중 어느 한 항에 있어서, 상기 재료가 산화 유전체, 특히 SBTN SrBi2(Ta1-xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3또는 ST SrTiO3인 것을 특징으로 하는 방법.
  5. 상기 항들 중 어느 한 항에 있어서, 콘택홀(15)이 전극 재료로 이루어진 제 1 층(12)의 영역에서 제 1 절연층(10)의 영역에서 보다 큰 직경을 갖는 것을 특징으로 하는 방법.
  6. 상기 항들 중 어느 한 항에 있어서, 콘택홀(15)이 원뿔대형으로 형성되는 것을 특징으로 하는 방법.
  7. 7.1 소오스 영역(4), 드레인 영역(6) 및 게이트(8)를 포함하는 하나의 선택 트랜지스터(2),
    7.2 선택 트랜지스터(2)의 소오스 영역(4) 위에 배치된 제 1 절연층(10),
    7.3 절연층(10)의 제 1 메인 표면(3)상에 배치된 제 1 전극(30) 및 그 위에 놓인 메모리 유전체(32),
    7.4 소오스 영역(4) 위에 배치된 콘택홀(18),
    7.5 콘택홀(18)의 영역에서 제 2 절연층(20)에 의해 커버되는 제 1 전극(30),
    7.6 메모리 유전체(32) 위에 배치되며 선택 트랜지스터(2)의 소오스 영역(4)에 도전 접속된 제 2 전극(34)를 포함하는, 동일한 형태의 다수 메모리 셀로 이루어진 집적 반도체 메모리 장치에 있어서,
    7.7 콘택홀(18)이 제 1 전극(32)의 영역에서 절연층(10)의 영역에서 보다 큰 직경을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서, 메모리 유전체(34)가 강유전 특성을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 7항 또는 8항에 있어서, 메모리 유전체(34)가 10 보다 큰 유전 상수를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 7항 내지 9항 중 어느 한 항에 있어서, 메모리 유전체가 산화 유전체, 특히 SBTN SrBi2(Ta1-xNbx)2O9, SBT SrBi2Ta2O9, PZT (Pb, Zr)TiO3, BST (Ba, Sr)TiO3또는 ST SrTiO3인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 7항 내지 10항 중 어느 한 항에 있어서, 콘택홀(18)이 제 1 전극(32)의 영역에서 제 1 절연층(10)의 영역에서 보다 큰 직경을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 7항 내지 11항 중 어느 한 항에 있어서, 콘택홀(18)이 원뿔대형으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
KR1019997002256A 1996-09-30 1997-09-11 배리어 없는 반도체 메모리 장치의 제조 방법 KR20000036201A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19640211.5 1996-09-30
DE19640211A DE19640211A1 (de) 1996-09-30 1996-09-30 Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen

Publications (1)

Publication Number Publication Date
KR20000036201A true KR20000036201A (ko) 2000-06-26

Family

ID=7807377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997002256A KR20000036201A (ko) 1996-09-30 1997-09-11 배리어 없는 반도체 메모리 장치의 제조 방법

Country Status (7)

Country Link
EP (1) EP0931348A1 (ko)
JP (1) JP2000503813A (ko)
KR (1) KR20000036201A (ko)
CN (1) CN1231768A (ko)
DE (1) DE19640211A1 (ko)
TW (1) TW388952B (ko)
WO (1) WO1998015008A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19935130C1 (de) * 1999-07-27 2001-02-22 Siemens Ag Verfahren zur Herstellung eines Kontaktloches für ein Halbleiterspeicherbauelement
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0370407A1 (en) * 1988-11-18 1990-05-30 Nec Corporation Semiconductor memory device of one transistor - one capacitor memory cell type
US5116776A (en) * 1989-11-30 1992-05-26 Sgs-Thomson Microelectronics, Inc. Method of making a stacked copacitor for dram cell
JPH0777237B2 (ja) * 1993-01-04 1995-08-16 日本電気株式会社 半導体記憶装置及びその製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric

Also Published As

Publication number Publication date
TW388952B (en) 2000-05-01
EP0931348A1 (de) 1999-07-28
CN1231768A (zh) 1999-10-13
DE19640211A1 (de) 1998-04-02
JP2000503813A (ja) 2000-03-28
WO1998015008A1 (de) 1998-04-09

Similar Documents

Publication Publication Date Title
US6376325B1 (en) Method for fabricating a ferroelectric device
KR0147640B1 (ko) 반도체 장치의 커패시터 및 그 제조방법
US5227855A (en) Semiconductor memory device having a ferroelectric substance as a memory element
KR100442892B1 (ko) 스택 셀을 위한 보호 베리어를 갖는 반도체 장치
US5742472A (en) Stacked capacitors for integrated circuit devices and related methods
US20050045990A1 (en) Semiconductor device and method for fabricating the same
KR20000023205A (ko) 고-ε-유전체 또는 강유전체를 갖는, 핀-스택-원리에 따른커패시터 및 네가티브 형태를 이용한 그것의 제조 방법
US6294805B1 (en) Ferroelectric memory devices including capacitors located outside the active area and made with diffusion barrier layers
US6794705B2 (en) Multi-layer Pt electrode for DRAM and FRAM with high K dielectric materials
KR100491580B1 (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
US6107105A (en) Amorphous tin films for an integrated capacitor dielectric/bottom plate using high dielectric constant material
KR100519240B1 (ko) 백금류금속으로이루어진커패시터전극의제조방법
US20020106854A1 (en) Semiconductor memory device and method of producing the same
KR20010072153A (ko) 메모리 셀의 제조 방법
KR100405146B1 (ko) 구조화된 금속 산화물 함유 층의 제조 방법
KR100326494B1 (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
KR100471730B1 (ko) 배리어 구조물을 구비한 커패시터 전극의 제조 방법
US6333534B1 (en) Semiconductor device and method of fabricating
KR20000036201A (ko) 배리어 없는 반도체 메모리 장치의 제조 방법
KR100291565B1 (ko) 매립형 플레이트 전극을 가진 집적 반도체 메모리 장치
JPH05190797A (ja) 半導体記憶装置
US20030057464A1 (en) Ferroelectric memory device and method of fabricating the same
JPH10294441A (ja) 半導体記憶装置
JP2001127267A (ja) 相互作用の防止方法および多層電気装置
KR100195262B1 (ko) 강유전체 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application