KR100336077B1 - 반도체 기억소자의 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title abstract description 27
- 239000000203 mixture Substances 0.000 claims abstract description 51
- 239000003960 organic solvent Substances 0.000 claims abstract description 26
- 238000010304 firing Methods 0.000 claims abstract description 8
- 229910052797 bismuth Inorganic materials 0.000 claims description 109
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims description 107
- 239000010936 titanium Substances 0.000 claims description 49
- 229910052719 titanium Inorganic materials 0.000 claims description 18
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 7
- 238000004528 spin coating Methods 0.000 claims description 7
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 6
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- QAKMMQFWZJTWCW-UHFFFAOYSA-N bismuth titanium Chemical compound [Ti].[Bi] QAKMMQFWZJTWCW-UHFFFAOYSA-N 0.000 claims 2
- 229910052596 spinel Inorganic materials 0.000 claims 2
- 239000011029 spinel Substances 0.000 claims 2
- 229910002115 bismuth titanate Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 60
- 239000011248 coating agent Substances 0.000 abstract description 29
- 238000000576 coating method Methods 0.000 abstract description 29
- 239000007788 liquid Substances 0.000 abstract description 23
- 238000003860 storage Methods 0.000 abstract description 11
- 239000002356 single layer Substances 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 230000010287 polarization Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 239000011324 bead Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 238000001354 calcination Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000003595 mist Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000001621 bismuth Chemical class 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- LLZRNZOLAXHGLL-UHFFFAOYSA-J titanic acid Chemical compound O[Ti](O)(O)O LLZRNZOLAXHGLL-UHFFFAOYSA-J 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
낮은 게이트 전압으로 정보의 기록 및 판독을 할 수 있는 FET로 이루어지는 반도체 기억소자 및 그 형성방법을 제공하는 것.
FET을 적어도 구비한 반도체 기억소자의 강유전체막의 BIT막에서, 해당막을 구성하는 BIT의 c축이 FET의 하부전극막의 상측표면에 대하여 실질적으로 수직하게 배향하고 있어, BIT의 화학량론 조성에 대하여 Bi의 조성비율이 많아지고 있는 BIT로 이루어지는 하층막과, 화학량론 조성의 BIT로 이루어지는 단층 또는 복수의 층의 상층막과의 적층막으로 구성되는 해당 BIT막으로 한 것으로 한다. 또, 이 BIT막을, a) Ti원 및 Bi원을 용해 하고 있어서, BIT의 화학량론 조성으로부터 정해지는 Ti 에 대하는 Bi의 몰비율보다, Bi의 몰비율이 많아지고 있는 유기용제 용액으로 이루어지는 제 1도포액을 사용하여 하층막을 형성하는 공정과, b) Ti원 및 Bi원을 용해하고 있고, 화학량론 조성으로부터 정해지는 몰비율의 BIT의 유기용제 용액으로 이루어지는 제 2도포액을 사용해서, 이 제 2도포액을, 하층막상에, 도포한 후에 소성하는 것을 1회 또는 복수회 반복하는 것에 의해, 상층막을 형성하는 공정을 포함하여 형성한다.
Description
본 발명은 반도체 기억소자, 및 반도체 기억소자의 형성방법에 관한 것이다.
강유전체를 사용한 반도체 기억소자의 일례로서, MFMIS형의 전계효과 트랜지스터(FET)가 문헌:「ISSC95Feb. 1995 Single-Transistor Ferroelectoric Memory Cell T.Nakamura 등」에 개시되어 있다. 이 소자는, 상측으로부터 순차로, 상부전극막(금속막), 강유전체막, 하부전극막(금속막), 게이트절연막, 및 반도체 기판(실리콘 기판)을 구비한 구조의 반도체 기억소자이다.
이하에, FET를 N 채널형으로해서, 이 소자의 동작을 설명한다. FET의 상부전극막(콘트롤게이트라고도 한다.)에, 강유전체를 분극반전하는 데 충분한 정(+)의 게이트 전압V를 일단 인가한 후, 다시 게이트 전압을 0으로 한다. 이와 같이 게이트 전압을 인가하면, 강유전체의 잔류분극에 의해 하부전극막(플로팅게이트라고도 한다.)에 전하가 발생하고, 그 때문에 채널부에 반전층이 형성되며, 따라서 FET는 온(on)상태로 된다. 반대로, 상부전극막에 부(-)의 게이트 전압-V를 일단 인가한 후, 다시 게이트 전압을 0으로 한다. 이 때, 강유전체는 정(+)의 게이트 전압을 인가한 경우와는 역방향으로 분극반전하기 때문에, 강유전체의 잔류분극에 의해 채널부에 반전층이 형성되지 않고, 따라서 FET는 오프(off)상태로 된다. 따라서, 게이트 전압이 0인 때에, FET를 선택적으로 on 상태 또는 Off 상태로 할 수 있기 때문에, FET의 소스·드레인 간의 전류를 검출함에 의해, 일단 메모리된 데이터의 판독을 행할 수 있다.
그렇지만, 이러한 구조의 소자로서는, 강유전체막과 게이트절연막으로 용량이 직렬로 접속한 적층 콘덴서를 구성하고 있다. 강유전체막의 비유전율은 게이트절연막의 비유전율 보다도 크기 때문에, 강유전체막에 의한 용량이 게이트절연막에 의한 용량보다도 크게되어, 따라서, 강유전체막에 충분한 전계가 걸리지 않게 되는 우려가 있다. 강유전체막에 충분한 전계가 걸리지 않으면, 강유전체의 분극과 분극반전이 충분히 없어지게되고, 따라서 이 반도체 기억소자에 대하는 정보의 기록과, 정보의 판독이 충분히 행할 수 없는 것이 된다. 강유전체막에 충분한 전계를 제공할 목적으로, 상부전극막에 인가하는 게이트 전압을 크게하면, 게이트절연막에 전계가 지나치게 걸리어, 게이트 절연막이 절연파괴를 일으킬 우려가 있다.
따라서, 낮은 게이트 전압으로 정보의 기록 및 판독을 행할 수 있는 전계 효과트랜지스터 (FET)로부터 이루어지는 반도체 기억소자의 출현이 기대되고 있었다. 또, 이러한 반도체 기억소자를 간이하게 형성하는 방법의 출현이 기대되고 있었다.
그래서, 이 출원에 관하는 발명자는 상부전극으로 인가하는 게이트 전압을 크게하지 않더라도, 정보의 기록 및 판독이 충분히 행할 수 있도록 MFMIS 형의 FET를 형성할 수 있는지 어떤지의 검토을 시작 한바, 다음과 같은 3개의 알려진 사실관계를 능란하게 조합하면, 비유전율 및 잔류분극치가 작은 강유전체막을 구비한 MFMIS 형의 FET를 형성할 수 있고, 따라서 이 FET를 반도체 기억소자로서 사용할 수 있다고하는 결론에 도달 하였다.
(1) 낮은 게이트 전압으로 충분한 전계를 강유전체막에 걸기 위해서는, 강유전체막의 비유전율을 작게 하면 좋은 것.
(2) 낮은 게이트 전압으로 충분한 전계를 강유전체막에 걸기 위해서는, 강유전체막의 잔류분극치를 작게 하면 좋은 것.
(3) 티타늄산 비즈머쓰막(이하, BIT막으로 칭하는 경우가 있다.)은 결정의 배향에 의해 비유전율 및 잔류분극치가 크게 변화하고, 특히 BIT막을 구성하는 티타늄산 비즈머쓰(이하, BIT라 칭하는 경우가 있다.)의 c축이 전극의 표면에 대하여 수직하게 배향하고 있는 경우, 비유전율 및 잔류분극치가 작게되는것.
따라서, BIT의 c축이 전극의 표면에 대하여 수직으로 배향한 막(이하, c축 배향의 BIT막이라고도 한다.)을 강유전체막으로서 사용하는 것이 생각된다.
또, 이 출원에 관하는 발명자는 이 BIT막의 구성을 고안함에 의해, 막표면을 평탄히 할 수 있다는 것도 확인 하였다. 우선, BIT의 화학량론 조성에 대하여 Bi의 조성비율이 많아지게되는 BIT로 이루어지는 막(이하, Bi 리치의 BIT막 이라 칭하는 것이 있다.), 즉 c축 배향의 BIT막을 하층막으로해서 하부전극상에 설치하여 놓는다. 화학량론 조성의 BIT 로 이루어지는 막을, 하부전극상에 그대로 설치한 것은 c축 배향의 BIT막으로는 안된다. 그러나, 상술의 하층막, 즉 c축 배향의 Bi 리치의 BIT막의 위에, 화학량론 조성의 BIT로 이루어지는 상층막을 설치하면, 막전체가 c축 배향의 BIT막이 된다. 또한, 화학량론 조성의 BIT 로 이루어지는 막은 Bi 리치의 BIT막과 비교하여 평탄히 형성할 수 있다. 이 때문에, c축배향으로, 더구나 표면이 평탄한 BIT막을 강유전체막으로서 얻을 수 있다. BIT막의 표면이 평탄 하면, 이 BIT막을 설치한 후의 FET의 형성공정, 구체적으로는 리소그래피공정에서의 패터닝이 용이하고 정확하게 된다. 또, BIT막에 凹凸이 적어지면, FET을 동작시키는 때에 BIT막이 얇은 부분에만 전계집중이 발생하는 것을 막을수도 있다.
이 때문에, 본 발명의 반도체 기억소자에 의하면, 상측으로부터 순차로, 상부전극막, 강유전체막, 하부전극막, 게이트절연막, 및 반도체 기판을 구비한 구성의 전계 효과 트랜지스터를 적어도 구비한 반도체 기억소자에 있어서,
상기 강유전체막을, 다음 1)∼3)으로 구성되는 막으로 한 것을 특징으로 한다.
1) BIT막이다.
2) 이 막을 구성하는 BIT의 c축이, 하부전극막의 상측표면에 대하여 실제 수직으로 배향하고 있다 (c축 배향의 BIT막이다),
3) BIT의 화학량론 조성에 대하여 비즈머쓰(Bi)의 조성비율이 많아지고 있는 BIT로 이루어지는 하층막과, 화학량론 조성의 BIT로 이루어지는 단층 또는 복수의 층의 상층막의 적층막으로 구성되는 BIT막이다.
본 발명의 반도체 기억소자에 의하면, 강유전체막을 BIT막으로 구성하고 있어서 , 이 BIT막을 구성하는 티타늄산 비즈머쓰의 c축이 하부전극막의 상측표면에 대하여 실질적으로 수직으로 배향하고 있기 때문에, 강유전체막의 비유전율 및 잔류분극치가 작아진다. 따라서, 낮은 게이트 전압으로, 충분한 전계를 강유전체막에 거는 것이 가능하게 되고, 이 때문에, 낮은 게이트 전압으로 정보의 기록 및 판독이 가능해진다. 또, BIT 는 화학량론 조성인 때, Bi4Ti3O12로 나타내게 된다.
또, 이 BIT막은, Bi 리치의 BIT막과, 화학량론 조성의 BIT로 이루어지는 단층또는 복수의 층의 상층막의 적층막으로 구성되는 BIT막이다. 이 때문에, 표면이 평탄한 BIT막으로 할 수 있다. 따라서, 이들 하층막과 상층막으로 이루어지는 BIT막으로 하는 것에 의해, c축 배향으로서, 더구나 평탄한 막으로 할 수 있다. 또한, 상층막은, 막 두께등을 고려하여, 단층 및 복수의 층 중 어느 적합한 것으로 할 수 있다.
다음에, 본 발명의 제 1의 반도체 기억소자의 형성방법에 의하면, 상술의 반도체 기억소자를 형성하는데 대하여, 다음 a) 및 b)의 공정을 포함하는 것을 특징으로 한다.
a) 티타늄(Ti)원 및 비즈머쓰(Bi)원을 용해하고 있고, BIT의 화학량론 조성으로부터 정해지는 Ti에 대하는 Bi의 몰 비율보다, Bi의 몰 비율이 많게되는 유기용제 용액으로 이루어지는 제 1도포액을 사용하여 상기 하층막을 형성한다.
b) Ti 원 및 Bi 원을 용해하고 있고, 화학량론 조성으로부터 정해지는 몰비율의 BIT의 유기용제용액으로 이루어지는 제 2도포액을 사용하여, 이 제 2도포액을 하층막상에, 도포한 후에 소성하는 것을 1회 또는 복수회 반복하는 것에 의해, 상기 상층막을 형성한다.
다음에, 본 발명의 제 2의 반도체 기억소자의 형성방법에 의하면, 반도체 기판에 게이트절연막, 및 하부전극막을 순차로 형성하여 되는 하지상에, 강유전체막 및 상부전극막을 순차로 형성하여 반도체 기억소자를 형성하는데 대하여,
상기 강유전체막의 형성은, 다음의 a) 및 b)의 공정을 포함하는 것을 특징으로 한다.
a) 티타늄원 및 비즈머쓰원을 용해하고 있고, 티타늄산 비즈머쓰의 화학량론 조성으로부터 정해지는 티타늄에 대한 비즈머쓰의 몰비율보다, 비즈머쓰의 몰비율이 많아지고 있는 유기용제 용액으로 이루어지는 제 1도포액을 사용하여 하층막을 형성한다.
b) 티타늄원 및 비즈머쓰원을 용해하고 있고, 화학량론 조성으로부터 정해지는 몰비율의 티타늄산 비즈머쓰의 유기용제 용액으로 이루어지는 제 2도포액을 사용하여, 해당 제 2도포액을, 상기 하층막상에, 도포한 후에 소성하는 것을 1회또는 복수회 반복하는 것에 의해, 상층막을 형성한다.
상술의 본 발명의 제 1 및 제 2의 반도체 기억소자의 형성방법에 있어서, 상기 하층막을 형성함에 의해, 하층막 및 이 위에 형성하는 상층막을, c축 배향의 BIT막으로 할 수 있다. 또한, 상술의 상층막은, 화학량론 조성으로부터 정해지는 몰비율의 BIT의 유기용제 용액으로 이루어지는 제 2도포액을 사용하여 하층막의 위에 형성하기 때문에, c축 배향이고 더구나 평탄한 BIT막을 형성할 수 있다.
여기서 유기용제 용액이란, 용매를 유기용제로 하는 용액의 것이다. 또, Ti 원 및 Bi 원으로서, 유기용제에 가용인 임의적합한 Ti 화합물 및 Bi 화합물을 사용하여 수득한다.
이러한 본 발명의 제 1 및 제 2의 반도체 기억소자의 형성방법에 의하면, BIT막으로서, 이 막을 구성하는 BIT의 c축 이 하부전극막의 상측표면에 대하여 실질적으로 수직하게 배향하고 있는 것을 강유전체막으로 하는 FET로 이루어지는 반도체 기억소자를 간단하게 형성할 수 있다. 즉, 낮은 게이트 전압으로, 충분한 전계를 강유전체막에 거는 것이 가능한 MFMIS 형의 FET로 이루어지는 반도체 기억소자를 간단하게 형성할 수 있다. 그 위, BIT막의 표면을 평탄히 형성할 수 있으므로, 그 후의 FET의 형성공정도 용이하고 정확히 행할 수 있어, 막의 일부에 전해 집중이 생기는 것을 막을 수 있다.
도 1(A∼D)은 제 1의 실시의 형태의 설명에 제공하는 반도체 기억소자의 제조공정을 나타내는 개략적인 단면도,
도 2(A∼C)는 도 1에 연속하는 제 1의 실시의 형태의 설명에 제공되는 반도체 기억소자의 제조공정을 나타내는 개략적인 단면도,
도 3(A∼C)는 도 2에 연속하는 제 1의 실시의 형태의 설명에 제공되는 반도체 기억소자의 제조공정을 나타내는 개략적인 단면도,
도 4(A∼C)는 도 3에 연속하는 제 1의 실시의 형태의 설명에 제공되는 반도체 기억소자의 제조공정을 나타내는 개략적인 단면도,
도 5(A) 및 (B)은 제 1의 실시의 형태의 강유전체막의 표면이 평탄함를 설명하기 위한 모델도,
도 6(A) 및 (B)은 제 2의 실시의 형태의 설명에 제공하는 개략적인 단면도,
도 7(A) 및 (B)은 제 3 및 제 4의 실시의 형태의 설명에 제공되는 개략적인 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : n-Si 기판 12 : p형 웰층
14 : 게이트 절연막 14x : (잔존한)게이트 절연막
16 : 다결정 Si막 16x : (잔존한)다결정 Si막
18 : 하부전극막 18x : (잔존한)하부전극막
18a : Ru막 18b : RuO2막
19 : 평탄화용의막 19x : (잔존한)평탄화용의 막
20 : 강유전체막 20x : (잔존한)강유전체막
20a : 하층막 20ax : (잔존한)하층막
20b : 상층막 20bx : (잔존한)상층막
22 : 상부전극막 22x : (잔존한)상부전극막
24 : SiO2막 24x : 패터닝용의 마스크
이하, 도면을 참조하여 이 출원의 발명의 실시의 형태에 관해서 설명한다. 이하의 설명중에서 열거한 사용재료 및 그 량, 처리시간, 처리온도, 막 두께등의 수치적조건은, 이들발명의 범위내의 적합예에 지나지않는다. 따라서, 이것들의 발명은 이들조건에만 한정되는 것이 아니다. 또, 도면에 있어서, 단면을 나타내는 해칭등은 일부분을 제외하고 생략되어 있다.
<제 1의 실시의 형태>
도1∼ 도4는 MFMIS 형의 FET로 이루어지는 반도체 기억소자의 제 1의 실시의 형태에 있어서의, 제조공정을 나타내는 개략적인 단면도(단, 절개구 도면)이다. 또한, 여기서는 반도체 기억소자의 활성영역에 상당하는 부분만을 나타내고 있다.
MFMIS 형의 FET로 이루어지는 반도체 기억소자를 형성하는 경우, 우선, n 형의 실리콘기판(이하, n-Si 기판 이라 칭하는 경우가 있다.) 10의 소정영역에, 공지의 기술을 사용하여 SiO2로 이루어지는 필드산화막을 형성한다(도시하지 않음). 필드산화막이 설치되지 않은 n-Si 기판10의 표면을 통해서, p형 불순물을 이온주입한다. p형 불순물에는, 이것에 한하지 않으나, 붕소(B)를 사용할 수 있다. 그 후, 고온열처리에 의해 p형 불순물을 확산하여, p형 웰층12을 형성한다. 다음에, p형 웰층12상에, SiO2로 이루어지는 게이트절연막(게이트산화막)14을, 예컨데, 열산화에 의해, 두께 60Å정도 형성한다.
열산화에는, 이것에 한정하지 않으나, 급속가열장치(이하, RTA 라 칭하는 경우 가 있다.)를 사용 할 수 있다. 다음에, 필드산화막 및 게이트절연막14상에 다결정 Si막16을, SiH4(모노시란)가스 및 PH3(포스핀)가스를 사용한 감압CVD법에 의해, 두께2000Å정도 형성한 후, 850℃의 온도로 인을 4×1020cm-3정도 확산시키서, 다결정 Si막16의 도전성을 얻는다. 다음에, 이 다결정Si막16상에, 스퍼터법에 의해, 두께1000Å정도의 Pt막을 형성하고, 이것을 하부전극18로 한다 (도1의(A)).
다음에, 하부전극막18상에 BIT막으로 이루어지는 강유전체막20을 형성한다. 이 경우, 우선, Ti 원 및 Bi 원을 용해하고 있고, BIT의 화학량론 조성으로부터 정해지는 Ti에 대하는 Bi의 몰비율보다, Bi의 몰비율이 많아지게 되어 있는 유기용제 용액을 준비한다. BIT의 화학량론 조성으로부터 정해지는 Bi와 Ti의 몰비율은, Bi : Ti=4:3 이다. 이 때문에, 유기용제 용액중의 Bi와 Ti의 몰비율이, 예컨데 Bi : Ti= 4.4 : 3의 것은 여기서의 유기용제 용액으로서 적당하다. 또한, 이 몰비율의 범위를 Bi : Ti= 4.08 : 3∼4.6 : 3 정도로 하는 것이 좋다. 이러한 용액은, (주)고순도화학연구소등으로부터,「유기금속분해법(MOD법으로 칭하는 경우가 있다.) 에 의한 티타늄산 비즈머쓰(BIT)형성용의 용액」로하여 원하는Bi 및 Ti 몰비율로 구입할 수 있다.
그리고, 이 용액을 제 1 도포액으로서 사용하여, 하부전극막18 상에 스핀코트 한다. 그 때문에, 이 제 1 도포액을 하부전극막18상에 적하하고, 그 직후에, n-Si 기판10을 500rpm에서 10초간, 또 2500rpm에서 30초간 회전시키어 도포막을 형성한다. 그 후, 도포막으로부터 용제를 제거하기 위해서, 450℃로 15분간 가소성하고, 또 RTA를 사용해서 건조산소중, 850℃로 3분간 열처리(본소성)하여 결정화시키고, 예컨데 두께 600Å의 BIT막, 하층막20a를 형성한다 (도1의(B)). 하층막20a는 이 막을 구성하는 BIT의 c축 이 하부전극막18의 상측표면에 대하여 실질적으로 수직하게 배향하고 있는 것, 즉 c축으로 배향한 BIT막이다. 또, 이 막은 BIT의 화학량론 조성에 대하여 Bi의 조성비율이 많아지고 있는 BIT 로 이루어진다. 또한, 가소성 후의 막을, 통상의 전기로를 사용하여 건조산소중, 850℃에서 30분간 열처리 하더라도 같이, c축으로 배향한 BIT막을 형성할 수 있다.
다음에, Ti 원 및 Bi 원을 용해하고 있고, 화학량론 조성으로부터 정해지는 몰비율의 BIT의 유기용제 용액으로 이루어지는 제 2 도포액을 준비한다. 그리고, 이 제 2 도포액을 하층막20a상에 스핀코트 한다. 그 때문에 이 제 2 도포액을 하층막20a상에 적하해서 n-Si 기판10을 500 rpm에서 10초간, 또 2500 rpm에서 30초간 회전시키어 도포막을 형성하고, 450℃로 15분간 가소성한 후, RTA를 사용하여 850℃로 3분간 본소성을 하여, 1층째의 상층막 20b1을 형성한다 (도 1의(C)). 이, 제 2 도포액에 의한 도포막의 형성으로부터, 가소성, 본소성에 달하는 처리를 더 3회, 토탈4회 행하여, 2층째, 3층째, 및 4층째의 상층막 20b2,20b3, 및 20b4을 형성한다. 이에 따라, 막 두께3000Å정도의 BIT막, 즉 상층막 20b를 형성한다 (도 1의(D)). 이 하층막20a와 상층막20b를 합쳐서, 강유전체막20이라 칭한다. 이하의 도면으로, 막20bl,20b2,20b3, 및 20b4을, 상층막20b만을 생략하여 나타낸다 (도 2의(A)).
다음에, 강유전체막20상에, Ru 막으로 이루어지는 상부전극막22을 형성한다 (도 2의(B)). 이 경우, 강유전체막20상에, 스퍼터법에 의해, 예컨데 두께2000Å의 상부전극막22을 형성한다.
다음에, 상부전극막22상에, 이것들의 막 20a,20b 및 22의 패터닝용의 마스크로 하기 위해서, SiO2막24을 형성(도2의(C))한 후, 레지스트를 도포하여, 포토리소그래피기술을 사용하여, 원하는 FET 사이즈의 레지스트패턴을 형성한다 (도시하지않음). 그리고, 이 레지스트패턴을 마스크로서, SiO2막24에 대하여 에칭처리를 하여, 불필요부분을 제거함에 의해, 패터닝용의 마스크24x를 얻는다. 그후 이 패터닝용의 마스크24x에 합쳐서, 하층막20a, 상층막20b, 및 상부전극막22의 불필요부분을, 에칭처리에 의해 제거한다 (도3의(A)). 이 경우, 이들의 막20a,20b, 및 22의 불필요부분을, 에칭가스로서 염소계 또는 불소계의 가스를 사용한 드라이에칭에 의해, 제거한다.
에칭에는, 이것에 한하지 않지만 반응성 이온 에칭장치(이하, RIE 장치라 칭하는 경우가 있다.)를 사용 할 수 있다. 특히, 마그네트론형의 RIE 장치를 사용한 경우, 에칭속도가 향상한다. 또한, 도면중 20ax는 에칭종료의 잔존한 하층막, 20bx는 에칭종료의 잔존한 상층막, 20x는 에칭종료의 잔존한 강유전체막, 22x는 에칭종료의 잔존한 상부전극막을 각각 나타내고 있다.
다음에, 에칭 종료 막인 20ax, 20bx, 22x를 마스크로해서, 이온밀링에 의해 Pt막으로 이루어지는 하부전극막18의 불필요부분을 제거하여, 원하는 형상으로 패터닝한다 (도3의(B)). 도면중, 18x는 패터닝종료의 잔존한 하부전극막을 나타낸다. 또, 이 때, 패터닝용의 마스크24x는 에칭에 의해 절삭되어 얇게 되어있다. 다음에, 이것들의 막18x, 20ax, 20bx, 22x를 마스크로해서, 게이트절연막14 및 다결정Si막16의 불필요부분을, RIE 장치를 사용하여, 염소계또는 불소계의 가스에 의한 드라이에칭을 하여 제거한다. 이 때, 패터닝용의 마스크 24x는 완전히 제거된다 (도 3의(C)). 도면중, 14x는 에칭종료의 잔존한 게이트절연막, 16x는 에칭종료의 잔존한 다결정 Si막이다.
다음에, 이 소자전체를 저온CVD 산화막(이하, LTO라 칭하는 경우가 있다.) 으로 덮는다 (도시하지 않음). 그리고, 이 LTO를 이방성 에칭하여, SiO2로 이루어지는 측벽26을 형성한다 (도 4의(A)). 이방성 에칭으로는 이것에 한하지 않으나, RIE 장치를 사용 할 수 있다.
다음에, n 형 불순물을 이온주입하여 소스28a 및 드레인28b를 형성한다(도 4의(B)). n 형 불순물에는 이것에 한하지 않으나, 비소(As)또는 안티몬(Sb)을 사용할 수 있다.
다음에, 이 소자전체를 층간 절연막으로 덮는다(도시하지 않음). 그리고, 공지의 기술을 사용하여, 소스26 및 드레인28을 노출시키는 콘택트홀30을 형성한다. 도면중, 32은 콘택트홀30의 형성후에 잔류한 층간 절연막이다. 그 후, 콘택트홀30에는 선택 텅스텐(W) CVD 법에 의해, W 매립층34를 형성한다. 최후에, 필요에 따라서, 금속배선을 형성한다. 여기서는 알루미늄(A1)을 전면에 스퍼터법에 의해 형성(도시하지 않음)한 후, 포토리소그래피, RIE 장치를 사용한 에칭을 하여, Al 배선 36을 형성한다(도 4의(C)). 이상과 같이 하여, MFMIS형의 FET로 이루어지는 반도체 기억소자를 형성한다.
이와 같이 하여 형성한 반도체 기억소자는 상측으로부터 순차로, 상부전극막, 강유전체막, 하부전극막, 게이트절연막, 및 반도체 기판을 구비한 구성의 FET(여기서는 MFMIS 형의 FET) 부터 이루어지는 것이고, 그 강유전체막을 c축으로 배향한 BIT막으로 한 것이다. c축으로 배향한 BIT막의 비유전율 및 잔류분극치가 작기 때문에, 이 소자를 동작시킨 경우, 낮은 게이트 전압으로 충분한 전계가 BIT막으로 이루어지는 강유전체막에 걸린다. 그 결과, 낮은 게이트 전압으로 정보의 기록 및 판독등의 안정한 동작이 가능해진다.
여기서, 유기용제 용액중의 Bi와 Ti의 비율이, Bi : Ti= 4.4 : 3의 것을 도포액으로서 사용하여, 상술의 스핀코트법으로 형성한 BIT막의 히스테리시스 특성을 조사하였다. 단지, 히스테리시스 특성 측정용의 시료로서, p형의 Si 기판에, 열산화에 의해 두께2000Å의 SiO2막을 형성하고, 또 이 SiO2막상에, 스퍼터법에 의해 두께 600Å의 Pt 막을 형성한 것을 하지로 하여, 이 하지상에 BIT막을 형성하고, 또 이 BIT막상에 두께 2000Å의 루테늄(Ru)막을 형성한 것을 사용하였다. 히스테리시스 특성은, Pt 막 및 Ru 막을 전극으로 하여, 소야타와 회로를 사용하는 주지의 기술을 사용하여 측정하였다. Pt와 Ru의 사이의 일 함수의 차를 고려하여, 실질적인 잔류분 극치를 구하면, 약 1.8 (μC/ cm2)이었다. 또, 비유전율은 67, 항전계는 약12 (kV/cm)이었다. 강유전체막으로해서, 일반적으로 사용되고 있는 티타늄산연(PZT)의 유전율은 875이고, 잔류분극치는 25.4(μC/ cm2)이며, 항전계는 57.5(kV/cm)인 (1995년 춘계 응용물리학회 강연예고집 제 2분책30p-D16, p 492참조)것 부터, 유기용제 용액중의 Bi와 Ti의 몰비율이 Bi : Ti= 4.4 : 3의 것을 도포액으로서 사용하여 형성한 BIT막, 즉 c축으로 배향한 BIT막의 비유전율, 잔류분극치, 및 항전계는 어느것이나 충분히 낮은 것을 이해할 수 있다. 따라서, 이 BIT막을 사용한 FET로 이루어지는 반도체 기억소자의 강유전체막으로서 사용한 경우에는, 낮은 게이트 전압으로, 충분한 전계를 강유전체막에 거는 것이 가능하게 된다. 또, 항전계가 적은 것에서, 히스테리시스 특성을 포화시키기 위해서 요하는 게이트 전압이 낮게 되어, 게이트산화막 파괴가 일어나기 어렵게 된다. 또, 이 제 1의 실시의 형태의 방법으로 형성한 강유전체막20의 표면이 평탄함을 확인 하기 위해서, 하지상에 강유전체막20을 형성한 것을 제 1시료로 하고, 또, 하지상에 Bi 리치의 BIT막만으로 이루어지는 강유전체막을 형성한 것을 제 2시료로해서, 이들 제 1 및 제 2시료의 표면을 주사형 전자현미경(SEM)을 사용하여, 2만배의 배율로 사진을 찍어, 이들을 비교하였다. 이 결과, 본 발명에 관한 제 1시료가, 제 2시료와 비교하여 분명히 평탄한 것이 확인할 수 있었다.
도 5는 제 1시료(도5의(A)) 및 제 2시료(도5의(B))의 단면의 모델도면이다. 제 1시료는 제 2시료와 비교하고 표면이 평탄하다. 이 때문에, 본 발명의 반도체 기억소자의 형성방법에 의해서 형성된 강유전체막20을 사용한 반도체 기억소자는 그 동작시에 강유전체막의 일부에 전계집중이 일어나기 어려운것이 이해할 수 있다.
<제 2의 실시의 형태>
제 2의 실시의 형태는, 기본적으로는 제 1의 실시의 형태와 동일 하지만, 하부전극막18을, 상측이 RuO2(산화루테늄)막, 하측이 Ru(루테늄)막의 2층으로 구성되는 막으로 되어 있다.
도6의 (A) 및(B)는 제 2의 실시의 형태의 반도체 기억소자의 구성 및 형성방법을 설명 하기 위한 개략적인 단면도 (단지, 절단구의 도면)이고, 반도체 기억소자의 형성공정의 일부를 나타내고 있다.
다결정Si 막16을 형성하는 공정까지는 제 1의 실시의 형태와 동일 하다. 그 후, 다결정 Si막16상에, 스퍼터법에 의해, 예컨데 두께500Å의 Ru막18a를 형성하고, 또 이 Ru막상에 스퍼터법에 의해, 예컨데 두께1000Å의 RuO2막18b를 형성한다. 다음에, RuO2막18b상에 강유전체막20 및 상부전극막22을, 제 1의 실시의 형태와 같은 방법으로 순차로 형성한다 (도6의(A)). 이와 같이, 강유전체막20에 산화막(RuO2막18b)이 접하고 있기 때문에, 막피로시에 강유전체에 일어나기 쉬운 산소 빈구멍을 보충하여, 피로 특성을 향상시킬 수 있다. 또, 다결정Si막 16상에 RuO2막을 직접형성하지 않고서 Ru막18a를 사이에 설치하는 것은, 다결정Si막의 산화를 막는것과 동시에, 다결정Si막16과 RuO2막의 밀착성을 향상시키기 위해서 이다.
여기서, Ru막18a 및 RuO2막18b는, 제 1의 실시의 형태에 있어서의 Pt 막과같이 이온밀링으로 가공하는 필요가 없고, 상부전극22, 강유전체막20, 다결정Si막16, 및 게이트절연막14과 같이, 염소계또는 불소계의 에칭가스를 사용하여 드라이에칭을 할 수 있다. 따라서, 이들모든 막14,16,18a,18b,20(20a,20b),22의 막을 전부 동시에, 일괄해서 드라이에칭을 한다 (도6의(B)). 이 때문에, 공정이 간이하게 된다. 또, 이온밀링으로 패터닝하는 공정을 포함하는 방법에 비교하여 미세 패턴을 형성하는 것이 가능하게 되기 때문에, 소자의 미세화도 기대할 수 있다. 도면중, 18ax는 잔존한 Ru막, 18bx는 잔존한 RuO2막을 나타낸다.
그 밖의 제조공정이든지 효과등에 있어서는, 제 1의 실시의 형태와 동일하기 때문에, 상세한 설명을 생략한다.
< 제 3의 실시의 형태>
제 3의 실시의 형태는 제 2의 실시의 형태와 같이, 하부전극막18을, 상측이 RuO2막18b, 하측이 Ru막18a의 2층으로 구성되는 막으로 되어 있고, 이 하부전극막18과, 강유전체막20의 사이에, 화학량론 조성의 티타늄산 비즈머쓰로 이루어지는 평탄화용의 막을 더 설치하고 있다. 이것은, Ru막 및 RuO2막으로 이루어지는 하부전극막은, Pt으로 이루어지는 하부전극막과 비교하면, 실질적으로 문제가 없는 정도이지만, 표면이 거칠기 때문에, 이것을 완화할 목적으로 설치하는 것이다.
도7의 (A) 및(B)은, 제 3, 및 후술하는 제 4의 실시의 형태의 반도체 기억소자의 구성 및 형성방법을 설명하기 위한 개략적인 단면도(단지, 절개구의 도면)이고, 반도체 기억소자의 형성공정의 일부를 나타내고 있다.
여기서는, 제 2의 실시의 형태에 도시한 바와 같이 Ru막18a와 RuO2막18b 로 이루어지는 하부전극18을 형성한 후, 화학량론 조성으로부터 정해지는 몰비율의 BIT의 유기용제 용액으로 이루어지는 도포액을, 하부전극18상에 도포하여, 소성한다. 이 것에 의해, c축으로는 배향하고 있지 않지만, 평탄한 BIT막이 형성된다. 이것을 평탄화용막19로 한다. 그 후, Bi 조성비율이 많은 BIT를 소성하여 c축 배향의 BIT막을 형성한 후, 화학량론 조성으로 이루어지는 BIT막을 1층또는 수층 형성한다. 여기서는, 제 1의 실시의 형태와 같이 화학량론 조성으로 이루어지는 BIT막을 4층 형성하여, 강유전체막20을 얻었다. 그 후, 강유전체막20상에 상부전극막22을 형성한다 (도7의(A)). 다음에, 제 2의 실시의 형태와 같이, 포토리소그래피, 드라이 에칭에 의해, 상부전극22, 강유전체막20 (20a,20b), 평탄화용의 막19, 하부전극막18 (18a,18b), 다결정Si막16, 및 게이트절연막14을, 전부 동시에 패터닝한다 (도7의(B)). 도면중, 19x는 패터닝종료의 평탄화용 막을 나타낸다.
이 때문에, 하부전극18을 Ru막과 RuO2막으로 구성한 경우의 강유전체막20을 더평탄하게 형성할 수 있다.
그 밖의 제조공정이든지 효과등에 있어서는, 제 1 및 제 2의 실시의 형태와 동일하기 때문에, 상세한 설명을 생략한다.
<제 4의 실시의 형태>
제 4의 실시의 형태는 제 3의 실시의 형태의 평탄화용의 막19(19x)을, BIT의 화학량론 조성에 대하여 Ti의 조성비율이 많아지고 있는 BIT로 이루어지는 막으로 한 것이다(이하, 이 막을 Ti 리치의 BIT막이라고도 한다.).
여기서는, 제 2 및 제 3의 실시의 형태에 도시한 바와 같이 Ru막18a와 RuO2막18b 로 이루어지는 하부전극18을 형성한 후, Ti 원 및 Bi 원을 용해하고 있고, BIT의 화학량론 조성으로부터 정해지는 Bi에 대한 Ti의 몰비율보다, Ti의 몰비율이많아지고 있는 유기용제 용액으로 이루어지는 도포액을, 하부전극18상에 도포하여, 소성한다. 이 것에 의해, c축으로는 배향하고 있지않으나, 평탄한 BIT막이다, 평탄화용 막19가 형성된다. 그 후, Bi 조성비율이 많은 BIT를 소성하여 c축 배향의 BIT막을 형성한 후, 화학량론 조성으로 이루어지는 BIT막을 1층또는 수층 형성한다. 여기서는, 제 1의 실시의 형태와 같이 화학량론 조성으로 이루어지는 BIT막을 4층 형성하여, 강유전체막20을 얻었다. 그리고, 강유전체막20상에 상부전극막22을 형성하여 (도7의(A)), 제 2의 실시의 형태와 같이, 포토리소그래피, 드라이 에칭에 의해, 상부전극22, 강유전체막20(20a,20b), 평탄화용 막19, 하부전극막18(18a,18b), 다결정Si막16, 및 게이트절연막14를 전부 동시에 패터닝한다.
이 때문에, 제 3의 실시의 형태와 같이, 하부전극18을 Ru막과 RuO2막과로 구성한 경우의 강유전체막20을 더 평탄히 형성할 수 있다. 또, 이 평탄화용의 막을 Ti 리치의 BIT막으로 한 것에 의해, 강유전체막의 리크 전류를 내리는 효과를 기대할 수 있다.
그 밖의 제조공정이든지 효과등에 있어서는, 제 1, 제 2 및 제 3의 실시의 형태와 동일하기 때문에, 상세한 설명을 생략한다.
본 발명은, 예시의 형태에만 한정되는 것이 아닌 것은 분명하다.
예컨데, 상술의 제 1, 제 2, 제 3, 및 제 4의 형태로서는 어느것이나 MFMIS 형의 FET에서 반도체 기억소자를 구성하고 있지만, 강유전체막으로서 BIT막을 사용하는 것이 적합한 반도체 기억소자이면, MFMIS 형의 것에 한하지 않는다.
또, 상술의 각실시의 형태로서는 유기용제 용액중의 Bi와 Ti의 비율이, Bi : Ti = 4.4:3의 것을 도포액으로서 사용하여 BIT막을 형성한 경우에 관해서 나타내었지 만, Bi와 Ti의 비율이, Bi : Ti= 4.08:3∼4.6:3의 범위의 것을 도포액으로해서 사용한 경우에도, 같은모양으로, c축으로 배향한 BIT막를 얻을 수 있는 것을 확인하였다. 또, 여기서는, Pt 막 또는 RuO2막 (Ru막과 Ru02막)과의 적층막상에 BIT막을 형성한 경우에 관해서 나타내었지만, 기타, IrO2막, Si막, 및 SiO2막상에 BIT막을 형성한 경우에도, 같이, c축으로배향한 BIT막를 얻을 수 있는 것을 확인하였다. 또, 유기용제 용액중의 Bi와 Ti의 비율이, Bi : Ti= 4.08:3∼4.6:3의 범위의 것을 도포액으로서 사용하여 형성한 BIT막의 비유전율, 잔류분극치, 및 항전계도 충분히 낮은 것을 확인하였다.
상술한 설명으로 명확한 바와 같이, 본 발명의 반도체 기억소자에 의하면, 상측으로부터 순차로, 상부전극막, 강유전체막, 하부전극막, 게이트절연막, 및 반도체 기판을 구비한 구성의 전계 효과 트랜지스터를 적어도 구비한 반도체 기억소자에 있어서, 강유전체막을 c축 배향의 BIT막으로서, Bi 리치의 하층막과, 화학량론 조성의 BIT로 이루어지는 단층 또는 복수의 층의 상층막과의 적층막으로 구성되는 BIT막으로 하였다. 이 때문에, 강유전체막의 비유전율 및 잔류분극치가 작아진다. 따라서, 낮은 게이트 전압으로, 충분한 전계를 강유전체막에 거는 것이 가능하게 된다. 그 결과, 낮은 게이트 전압으로 정보의 기록 및 판독등의 안정한 동작이가능해진다. 또, 표면이 평탄한 BIT막으로 할 수 있기 때문에, 그 후의 형성공정을 용이하고 정확히 행 할 수 있고, 그 위에, 전계집중을 막고, 막의 피로특성의 개선을 도모 할 수 있다.
또, 본 발명의 제 1 및 제 2의 반도체 기억소자의 형성방법에 의하면, 상술의 반도체 기억소자를 형성하는데 대하여, 또는, 반도체 기판에 게이트 절연막, 및 하부전극막을 순차로 형성하여 되는 하지상에, 강유전체막 및 상부전극막을 순차로 형성하여 반도체 기억소자를 형성하는데 대하여, 강유전체막을 다음과 같은 공정을 포함하여 형성한다. 우선, Ti원 및 Bi원을 용해하고 있고, BIT의 화학량론 조성으로부터 정해지는 Ti 에 대하는 Bi의 몰비율보다, Bi의 몰비율이 많아지고 있는 유기용제 용액으로 이루어지는 제 1도포액을 사용하여 하층막을 형성한다. 다음에, Ti원 및 Bi원을 용해하고 있고, 화학량론 조성으로부터 정해지는 몰비율의 BIT의 유기용제 용액으로 이루어지는 제 2도포액을 사용하고, 이 제 2도포액을, 하층막상에, 도포한 후에 소성하는 것을 1회 또는 복수회 반복하는 것에 의해, 상층막을 형성한다. 이 때문에, BIT막으로서, 이 막을 구성하는 BIT의 c축이 하부전극막의 상측표면에 대하여 실질적으로 수직으로 배향하고 있는 것을 강유전체막으로 하는 FET로 이루어지는 반도체 기억소자를 간이하게 형성할 수 있다. 즉, 낮은 게이트 전압으로, 충분한 전계를 강유전체막에 거는 것이 가능한 MFMIS 형의 FET로 이루는 반도체 기억소자를 간이하게 형성할 수 있다. 그 위, BIT막의 표면을 평탄히 형성할 수 있으므로, 그 후의 FET의 형성공정도 용이하고 정확히 행 할 수 있어, 막의 일부에 전해 집중이 생기는 것을 막을 수 있다.
Claims (4)
- 하나의 도전율을 갖는 반도체층의 표면에 상부전극막, 화학량론 이상의 비즈머쓰를 포함하는 비즈머쓰 티타늄의 강유전체막의 적층막을 형성하는 공정과, 상기 적층막에 패터닝하여 게이트를 형성하는 공정과, 상기 하나의 도전율을 갖는 반도체층에 다른 도전율을 갖는 불순물을 주입하여 상기 게이트의 측면에 소스와 드레인을 형성하여 전계효과 트랜지스터를 형성하는 공정을 구비하고,상기 강유전체막을 형성하는 공정은, 그 몰비율에 있어 비즈머쓰의 조성을 4 이상으로 하고, 티타늄의 조성을 3으로 하는 비즈머쓰원과 티타늄원을 포함하는 유기용제 용액으로 스핀 도포하는 공정과,스핀 도포막을 열처리하여 소성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억소자의 형성방법.
- 하나의 도전율을 갖는 반도체층의 표면에 상부전극막, 화학량론 조성을 갖는 비즈머쓰 티타늄의 상층막과 화학량론 조성 이상의 비즈머쓰를 포함하는 비즈머쓰 티타늄의 하층막으로 이루어진 강유전체막의 적층막을 형성하는 공정과, 상기 적층막에 패터닝하여 게이트를 형성하는 공정과, 상기 하나의 도전율을 갖는 반도체층에 다른 도전율을 갖는 불순물을 주입하여 상기 게이트의 측면에 소스와 드레인을 형성하여 전계효과 트랜지스터를 형성하는 공정을 구비하고,상기 강유전체막을 형성하는 공정은, 그 몰비율에 있어 비즈머쓰의 조성을 4이상으로 하고, 티타늄의 조성을 3으로 하는 비즈머쓰원과 티타늄원을 포함하는 유기용제 용액으로 스핀 도포하고 그 스핀 도포막을 열처리하고 소성하여 상기 하층막을 형성하는 제 1 공정과,그 몰비율이 4 : 3인 비즈머쓰원과 티타늄원을 포함하는 유기용제 용액으로 스핀 도포하고 그 스핀 도포막을 열처리하고 소성하여 상기 상층막을 형성하는 제 2 공정을 포함하는 것을 특징으로 하는 반도체 기억소자의 형성방법.
- 하나의 도전율을 갖는 반도체층의 표면에 상부전극막, 화학량론 이상의 비즈머쓰를 포함하는 비즈머쓰 티타늄의 강유전체막, 하부전극막 및 절연막의 적층막을 형성하는 공정과, 상기 적층막에 패터닝하여 게이트를 형성하는 공정과, 상기 하나의 도전율을 갖는 반도체층에 다른 도전율을 갖는 불순물을 주입하여 상기 게이트의 측면에 소스와 드레인을 형성하여 전계효과 트랜지스터를 형성하는 공정을 구비하고,상기 강유전체막을 형성하는 공정은, 그 몰비율에 있어 비즈머쓰의 조성을 4 이상으로 하고, 티타늄의 조성을 3으로 하는 비즈머쓰원과 티타늄원을 포함하는 유기용제 용액으로 스핀 도포하는 공정과,스핀 도포막을 열처리하여 소성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억소자의 형성방법.
- 하나의 도전율을 갖는 반도체층의 표면에 상부전극막, 화학량론 조성을 갖는비즈머쓰 티타늄의 상층막과 화학량론 조성 이상의 비즈머쓰를 포함하는 비즈머쓰 티타늄의 하층막으로 이루어진 강유전체막, 하부전극막 및 절연막의 적층막을 형성하는 공정과, 상기 적층막에 패터닝하여 게이트를 형성하는 공정과, 상기 하나의 도전율을 갖는 반도체층에 다른 도전율을 갖는 불순물을 주입하여 상기 게이트의 측면에 소스와 드레인을 형성하여 전계효과 트랜지스터를 형성하는 공정을 구비하고,상기 강유전체막을 형성하는 공정은, 그 몰비율에 있어 비즈머쓰의 조성을 4 이상으로 하고, 티타늄의 조성을 3으로 하는 비즈머쓰원과 티타늄원을 포함하는 유기용제 용액으로 스핀 도포하고 그 스핀 도포막을 열처리하고 소성하여 상기 하층막을 형성하는 제 1 공정과,그 몰비율이 4 : 3인 비즈머쓰원과 티타늄원을 포함하는 유기용제 용액으로 스핀 도포하고 그 스핀 도포막을 열처리하고 소성하여 상기 상층막을 형성하는 제 2 공정을 포함하는 것을 특징으로 하는 반도체 기억소자의 형성방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13724596 | 1996-05-30 | ||
| JP96-137245 | 1996-05-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100336077B1 true KR100336077B1 (ko) | 2002-08-21 |
Family
ID=15194171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970021043A KR100336077B1 (ko) | 1996-05-30 | 1997-05-27 | 반도체 기억소자의 형성방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5780886A (ko) |
| EP (1) | EP0810666B1 (ko) |
| KR (1) | KR100336077B1 (ko) |
| DE (1) | DE69730377T2 (ko) |
| TW (1) | TW338846B (ko) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1997-05-16 DE DE69730377T patent/DE69730377T2/de not_active Expired - Fee Related
- 1997-05-16 EP EP97108107A patent/EP0810666B1/en not_active Expired - Lifetime
- 1997-05-16 US US08/857,254 patent/US5780886A/en not_active Expired - Lifetime
- 1997-05-26 TW TW086107067A patent/TW338846B/zh not_active IP Right Cessation
- 1997-05-27 KR KR1019970021043A patent/KR100336077B1/ko not_active IP Right Cessation
-
1998
- 1998-01-06 US US09/003,521 patent/US5989927A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69730377T2 (de) | 2005-09-01 |
| EP0810666B1 (en) | 2004-08-25 |
| DE69730377D1 (de) | 2004-09-30 |
| TW338846B (en) | 1998-08-21 |
| EP0810666A1 (en) | 1997-12-03 |
| US5780886A (en) | 1998-07-14 |
| US5989927A (en) | 1999-11-23 |
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