KR20000025935A - 강유전체 전계효과 트랜지스터 및 그의 제조방법 - Google Patents

Abstract

메모리 소자의 게이트 유전체로서 유전율이 낮고 고온 특성이 우수한 강유전체를 사용함으로써, 전계효과 트랜지스터(FET; field effect transistor)의 특성을 향상시킨 MFIS(Metal-Ferroelectrics-Insulator-Silicon) 구조의 전계효과 트랜지스터 및 그의 제조방법이 개시된다. 본 발명은 소자격리 산화막에 의해 트랜지스터의 활성영역이 정의된 반도체 기판의 활성영역 상에 MFIS 구조의 게이트를 구비한 단일 강유전체 전계효과 트랜지스터에 있어서, 상기 MFIS형 게이트 구조는, 그 하부로부터 게이트 산화막과, 상기 게이트 산화막 상에 형성된 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막과, 상기 Ba-Ti-Nb-O의 강유전 박막 상에 형성된 금속 게이트 전극, 및 상기 게이트의 전표면 상에 형성된 보호막을 포함한다.

Description

강유전체 전계효과 트랜지스터 및 그의 제조방법

본 발명은 불휘발성 강유전체 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 메모리 소자의 게이트 유전체로서 유전율이 낮고 고온 특성이 우수한 강유전체를 사용함으로써, 전계효과 트랜지스터(FET; field effect transistor)의 특성을 향상시킨 NDRO(Non Destructive Read Out)형 강유전체 전계효과 트랜지스터 및 그의 제조방법에 관한 것이다.

최근, 불휘발성 메모리 소자에 있어서, 강유전 박막(ferroelectric thin film)을 게이트 유전막으로 사용하여, 메모리 소자인 전계효과 트랜지스터의 특성을 향상시키기 위한 연구가 활발히 진행되고 있다. 이러한 불휘발성 강유전체 메모리 소자는 강유전 박막의 자발분극(spontaneous polarization)의 방향에 따른 전계효과 트랜지스터의 소오스/드레인간의 저항 변화를 이용하는 것으로서, 일반적인 불휘발성 메모리 소자에 비하여 비파괴읽기(NDRO; Non-Destructive Read-Out)가 가능하고, 하나의 메모리 셀 당 소요 면적이 작은 장점이 있다.

이러한 불휘발성 강유전체 메모리 소자에 사용되는 강유전 박막은 다음과 같은 조건을 만족시켜야 한다. 즉, 첫째, 고온 공정에서도 강유전 특성이 유지되어야 하고, 둘째, 강유전 박막과 실리콘과의 계면 사이에 위치한 게이트 절연층의 유전율이 낮아야 하며, 셋째, 소자의 온도 변화에 따른 안정한 동작특성을 얻을 수 있도록 상전이 온도가 높아야 한다.

현재까지, 상술한 조건들에 근접하도록 개발된 강유전 박막으로, 대부분 PbTiO₃, PZT, SBT, 또는 KNbO₃등과 같은 페롭스카이트(perobskite) 형태의 산화물들이 사용되고 있다. 그러나, 이러한 페롭스카이트 산화물들을 전계효과 트랜지스터에 적용시키기에는 다음과 같은 문제점이 내포되어 있다.

즉, 전계효과 트랜지스터의 소오스/드레인 형성을 위한 불순물의 활성화 공정시, 일반적으로 대략 850℃ 이상의 고온에서의 열처리 공정이 필요하기 때문에, 고온에서의 휘발성분을 내포하고 있는 전술한 강유전 박막을 게이트 유전막으로 채택하기에 어려움이 따른다. 또한, 상기 강유전 박막을 바로 게이트 유전막으로 이용하는 경우, 이들 강유전 박막과 실리콘과의 계면에 자연 산화막(native oxide)이 형성됨으로써 실리콘 기판 상에 우수한 특성의 강유전성을 얻기가 어렵다.

따라서, 최근에 강유전 박막과 실리콘 기판과의 계면에 절연층을 형성하여 상호간의 반응과 내부확산(interdiffusion)을 방지할 수 있는 MFIS(Metal Ferroelectric Insulator Silicon) 구조에 대한 연구가 활발히 진행되고 있으나, 이에 대한 보고는 아직까지는 미약한 실정에 있다.

본 발명은 이러한 기술적 배경 하에서 안출된 것으로서, 유전율이 낮으며 고온 특성이 우수한 강유전 특성을 나타내는 신규의 강유전체를 게이트 유전막으로 사용함으로써, 전체적인 강유전체 FET의 특성을 향상시킬 수 있는 단일 강유전체 전계효과 트랜지스터 및 그의 제조방법을 제공하는 데 그 목적이 있다.

도 1은 본 발명의 바람직한 실시예에 의한 강유전체 전계효과 트랜지스터의 단면도,

도 2a 내지 2d는 본 발명의 바람직한 실시예에 따른 강유전체 전계효과 트랜지스터의 제조방법을 순차적으로 설명하기 위한 공정 단면도, 및

도 3은 본 발명에 의한 강유전 박막(ferroelectric thin film)의 제조과정을 설명하기 위한 공정 흐름도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 실리콘 기판 13 : 격리 산화막

15 : 소오스/드레인 확산층 (source/drain diffusion layer)

20a : 게이트 산화막 20b : 강유전 박막

20c : 게이트 전극 22 : 보호막(protecting layer)

상기와 같은 목적을 달성하기 위한 본 발명의 강유전체 전계효과 트랜지스터는,

소자격리 산화막에 의해 트랜지스터의 활성영역이 정의된 반도체 기판의 활성영역 상에 MFIS(Metal-Ferroelectric-Insulator-Silicon) 구조의 게이트를 구비한 단일 강유전체 전계효과 트랜지스터에 있어서,

상기 MFIS형 게이트 구조는, 그 하부로부터 게이트 산화막과, 상기 게이트 산화막 상에 형성된 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막과, 상기 Ba-Ti-Nb-O의 강유전 박막 상에 형성된 금속 게이트 전극, 및 상기 게이트 구조의 전표면 상에 형성된 보호막을 포함한 것을 특징으로 한다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 강유전체 전계효과 트랜지스터의 제조방법은,

반도체 기판 내에 활성영역을 정의하기 위한 트렌치(trench)를 형성한 후, 상기 트렌치 내에 소정의 절연막을 채워 소자격리 절연막을 형성하는 단계; (b) 상기 소자격리 절연막에 의해 한정된 반도체 기판 상의 활성영역에 게이트 산화막, 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막 및 금속 게이트 전극을 순차적으로 형성하는 단계; (c) 상기 MFI(Metal/Ferroelectrics/Insulator) 구조의 게이트의 전표면 상에 보호막을 형성하는 단계; 및 (d) 상기 결과물 상에 불순물 주입 및 활성화 공정을 통하여 소오스/드레인 확산층을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 본 발명의 한 실시예를 첨부도면을 참조하여 상세히 설명한다.

도 1의 단면도는 본 발명의 한 실시예에 의한 MFIS 강유전체 트랜지스터의 구조를 도시한 것이다.

도 1을 참조하면, 트랜지스터의 활성영역 간의 격리(isolation)는 실리콘 기판(11) 내에 형성된 트렌치(trench)에 채워진 소자격리 산화막(13)에 의하여 이루어진다. 소오스/드레인 확산층(15) 사이의 채널 상에 위치한 게이트는 강유전 특성을 향상시키기 위하여 MFIS(Metal-Ferroelectric-Insulator-Silicon) 구조로 형성한다.

상기 MFIS형 게이트 구조는, 그 하부로부터 게이트 산화막(20a)과, 상기 게이트 산화막(20a) 상에 형성된 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막(20b)과, 상기 Ba-Ti-Nb-O의 강유전 박막(20b) 상에 형성된 금속 게이트 전극(20c), 및 상기 게이트의 전표면 상에 형성된 보호막(22)을 포함한다.

상기 게이트 산화막(20a)은 실리콘과의 정합성이 좋고 고온에서의 절연 특성이 우수한 실리콘 산화물(SiO₂)이나 실리콘 질화물(Si₃N₄)을 사용한다. 또한, 상기 게이트 산화막(20a)으로는, 게이트 전체의 유전특성을 고려하여 CeO₂, Ta₂O₃또는 ZrO₂등의 다양한 산화물을 사용하여 구현할 수 있다.

더욱이, 상기 바륨-티타늄-나이오븀 산화물의 강유전 박막(20b)과 상기 게이트 산화막(20a)과의 사이에 전도성 박막(도시 안됨)을 추가로 형성하여 MFMIS 구조의 게이트를 형성할 수도 있다. 이때, 상기 전도성 박막으로는 백금(Pt)과 같은 금속박막과, LaNiO₃또는 IrO₂와 같은 산화물 전극박막을 사용한다. 또한, 상기한 금속박막과 산화물 전극박막을 모두 사용하여 이중층의 전도성 박막을 구성하는 것이 보다 바람직하다.

이어서, 도 2a 내지 2d를 참조하여 본 발명에 의한 MFIS 전계효과 트랜지스터를 제조하는 방법을 설명하기로 한다.

먼저, 도 2a를 참조하면, 실리콘 기판(11) 내에 활성영역을 정의하기 위한 트렌치(trench)를 형성한 후, 상기 트렌치 내에 소정의 절연막을 채워 소자격리 절연막(13)을 형성한다. 일반적으로 사용되는 활성영역을 정의하기 위한 리소그래피 공정, 채널 방지영역을 위한 도펀트 주입공정, 또는 격리 산화막 형성 등의 세부 공정에 대한 서술은 생략하기로 한다.

이어, 도 2b를 참조하면, 상기 소자격리 절연막(13)에 의해 한정된 반도체 기판(11) 상에 게이트 산화막(20a)과, 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막(20b) 및 금속 게이트 전극(20c)을 순차적으로 형성한다.

구체적으로, 상기 게이트 산화막(20a)은 실리콘 기판(11)과의 정합성이 우수하고 고온 공정에서 실리콘과 강유전체와의 상호 반응을 막을 수 있도록 실리콘 산화물이나 실리콘 질화물을 사용하여 형성한다. 이 게이트 산화막(20a)은 대략 5∼8㎚ 정도의 두께로 형성하는데, 실리콘 산화물(SiO₂)을 사용하는 경우에는 열 산화(thermal oxidation) 공정으로, 실리콘 질화물(Si₃N₄)을 사용하는 경우에는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 형성한다.

또한, 상기 바륨-티타늄-나이오븀 산화물의 강유전 박막(20b)은 금속 알콕사이드를 이용한 졸-겔(sol-gel)법을 이용하여 형성하는 바, 이에 관한 자세한 내용은 후술하기로 한다. 상기 게이트 전극(20c)은 백금(Pt)을 사용하여 스퍼터링(sputtering) 방법으로 증착한다.

이어, 도 2c를 참조하면, 상기와 같이 형성된 게이트 다층막을 RIE(Reactive Ion Etching) 방법으로 순차적으로 식각하여 게이트 패턴을 형성한다.

이어, 도 2d를 참조하면, 상기 공정을 통하여 형성된 게이트 패턴을 이온주입 마스크로 사용하여 불순물을 이온 주입한 후, 열처리 공정을 수행하여 트랜지스터의 소오스/드레인 확산층(15)을 형성하여, 강유전체 전계효과 트랜지스터를 제조 완료한다.

이하, 도 3을 참조하여 바륨-티타늄-나이오븀 산화물의 강유전 박막(20c)을 제조하는 공정을 보다 구체적으로 살펴본다.

먼저, Ba 금속이 2-methoxyethanol 용매에 용해되어 형성된 Ba 소스(source)와, Ti-isopropoxide(Ti(OCH(CH₃)₂)₄)이 2-methoxyethanol 용매에 용해되어 형성된 Ti 소스, 및 Nb(OC₂H₅)₅가 2-methoxyethanol 용매에 용해되어 형성된 Nb 소스를 제작하여 출발 용액(starting solution)을 준비한다.

이어, 상기 출발 용액을 스핀-코팅(spin-coating) 방법으로 게이트 산화막 위에 증착한 후, 두 번에 걸쳐 건조공정(drying)을 수행한다. 이때, 1차 건조공정은 약 150℃ 정도의 저온에서 수행하고, 연속적으로 약 400℃ 정도의 온도에서 2차 건조공정을 수행한다. 이어, 약 700℃의 산소 및 공기 분위기에서 최종 결정화를 위한 어닐링 공정을 수행하면, 도 3에 도시된 바와 같이, 본 발명에 의한 Ba₆Ti₂Nb₈O₃₀강유전체가 제작 완료된다.

본 발명에서는 도 3에 도시한 바와 같이, 금속 알콕사이드를 이용한 졸-겔 법에 의해 유전율이 낮고, 약 240 ℃의 높은 상전이 온도를 가지며, 고온 공정에서도 강유전 특성이 유지되는 바륨-티타늄-나이오븀 산화물을 제조할 수 있고, 이를 단일 전계효과 트랜지스터에 적용하여 안정성을 향상시킬 수 있다.

비록 본 발명이 특정 실시예에 관해서만 설명 및 도시되었지만, 이것은 본 발명을 제한하고자 의도된 것은 아니며, 이 기술에 숙련된 사람은 본 발명의 정신 및 범위 내에서 여러 가지 변형 및 수정이 가능하다는 것을 알 수 있을 것이다.

이상에서 설명한 바와 같이 본 발명에 의하면, 금속 알콕사이드를 이용한 졸-겔법에 의해 유전율이 낮고, 고온 특성이 우수하며, 강유전 특성을 나타내는 BTNO 강유전체를 사용함으로써, 강유전체 전계효과 트랜지스터의 특성을 향상시킬 수 있다.

더욱이, 본 발명에 따른 바륨-티타늄-나이오븀 산화물을 이용한 우수한 특성의 단일 강유전체 전계효과 트랜지스터는 통상의 MOSFET 공정에서 사용하는 범용적인 제조공정으로 제조할 수 있다. 즉, 트랜지스터의 양산 시 통상의 MOSFET 공정을 적용할 수 있기 때문에 생산성을 크게 향상시킬 수 있는 효과가 있다.

Claims (8)

1. 소자격리 산화막에 의해 트랜지스터의 활성영역이 정의된 반도체 기판의 활성영역 상에 MFIS(Metal-Ferroelectric-Insulator-Silicon) 구조의 게이트를 구비한 단일 강유전체 전계효과 트랜지스터에 있어서,

   상기 MFIS형 게이트 구조는,

   그 하부로부터 게이트 산화막;

   상기 게이트 산화막 상에 형성된 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막;

   상기 Ba-Ti-Nb-O의 강유전 박막 상에 형성된 금속 게이트 전극; 및

   상기 게이트의 전표면 상에 형성된 보호막을 포함한 것을 특징으로 하는 강유전체 전계효과 트랜지스터.
2. 제 1 항에 있어서, 상기 게이트 산화막은,

   실리콘 산화물(SiO₂), 실리콘 질화물(Si₃N₄), CeO₂, Ta₂O₃, 또는 ZrO₂로 이루어진 일군의 산화물 그룹 가운데 선택된 어느 하나의 산화물로 이루어지는 것을 특징으로 하는 강유전체 전계효과 트랜지스터.
3. 제 1 항에 있어서,

   상기 바륨-티타늄-나이오븀 산화물의 강유전 박막과 상기 게이트 산화막과의 사이에 전도성 박막을 추가로 형성하여 MFMIS 형의 게이트 구조를 형성한 것을 특징으로 하는 강유전체 전계효과 트랜지스터.
4. 제 3 항에 있어서, 상기 전도성 박막은,

   백금(Pt)과 같은 금속박막과 LaNiO₃또는 IrO₂와 같은 산화물 전극박막으로 구성된 이중층의 전도성 박막으로 구성된 것을 특징으로 하는 강유전체 전계효과 트랜지스터.
5. MFIS(Metal-Ferroelectric-Insulator-Silicon) 구조의 게이트를 구비하는 단일 강유전체 전계효과 트랜지스터의 제조방법에 있어서,

   (a) 반도체 기판 내에 활성영역을 정의하기 위한 트렌치(trench)를 형성한 후, 상기 트렌치 내에 소정의 절연막을 채워 소자격리 절연막을 형성하는 단계;

   (b) 상기 소자격리 절연막에 의해 한정된 반도체 기판 상의 활성영역에 게이트 산화막과, 바륨-티타늄-나이오븀 산화물(Ba-Ti-Nb-O)의 강유전 박막 및 금속 게이트 전극을 순차적으로 형성하는 단계;

   (c) 상기 MFI(Metal/Ferroelectrics/Insulator) 구조의 게이트 패턴의 전표면 상에 보호막을 형성하는 단계; 및

   (d) 상기 결과물 상에 불순물 주입 및 활성화 공정을 통하여 소오스/드레인 확산층을 형성하는 단계를 포함한 것을 특징으로 하는 MFIS 구조의 강유전체 전계효과 트랜지스터의 제조방법.
6. 제 5 항에 있어서, 상기 게이트 산화막은,

   실리콘 산화물(SiO₂), 실리콘 질화물(Si₃N₄), CeO₂, Ta₂O₃, 또는 ZrO₂로 이루어진 일군의 산화물 그룹 가운데 선택된 어느 하나의 산화물로 이루어진 것을 특징으로 하는 강유전체 전계효과 트랜지스터의 제조방법.
7. 제 5 항에 있어서,

   상기 바륨-티타늄-나이오븀 산화물의 박막과 상기 게이트 산화막과의 사이에 전도성 박막을 추가로 형성하여 MFMIS 구조의 게이트를 형성하는 것을 특징으로 하는 강유전체 전계효과 트랜지스터의 제조방법.
8. 제 7 항에 있어서, 상기 전도성 박막은,

   백금(Pt)과 같은 금속박막과 LaNiO₃또는 IrO₂와 같은 산화물 전극박막으로 구성된 이중층의 전도성 박막으로 이루어진 것을 특징으로 하는 강유전체 전계효과 트랜지스터의 제조방법.