KR20010004994A - 반도체 소자의 캐패시터 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로 특히, 캐패시터의 유전체막 형성방법에 관한 것이다.
종래 SBT(SrBi2Ta2O9)막을 유전체로 사용하는 반도체 소자의 캐패시터에 있어서 유전체막 형성시 열공정 및 고온 증착 공정에서 상기 SBT막이 다결정질 구조가 된다. 이때, 다결정질 박막은 결정립 계면이 누설 전류의 전도 경로로 이용되어 유전체 특성의 저하 또는 누설 전류가 발생되는 문제점이 있다.
따라서, 본 발명은 유전체막을 다결정 SBT막 및 비정질 Bi2O3막을 순차적이고 반복적으로 형성한다. 그 결과 상기 비정질 Bi2O3막이 다결정질 박막의 누설 전류 이동 경로를 막고, 고온 열처리시 발생하는 Bi 휘발을 보상하므로 강유전체 특성이 강화 되고 소자의 신뢰도 및 전기적 특성이 향상된다.

Description

반도체 소자의 캐패시터 형성방법{Method of forming a capacitor in a semiconductor device}
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로 특히, 캐패시터의 유전체막 형성방법에 관한 것이다.
종래 반도체 소자의 캐패시터 형성방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 반도체 기판(10) 상에 실리콘 산화막 또는 폴리실리콘막(1). 하부 전하저장전극(2), 유전체막인 SBT(SrBi2Ta2O9; 3)막 및 상부 전하저장전극(5)을 순차적으로 형성한 상태의 단면도이다.
이때, 백금(Pt) 또는 금속산화물 박막 등으로 이루어진 하부 전하저장전극(2) 상부에 강유전체막인 SBT막(3)을 증착함에 있어서, 고온 증착 또는 열처리공정을 이용하여 SBT막(3)을 결정화 하여야 한다. SBT막(3)을 고온 증착 또는 열처리공정을 하는 이유는 높은 유전상수와 잔류 분극 등 강유전체로서의 성질을 나타내기 위해서이다. 그러나, 다결정질 박막인 SBT막(3)은 결정립 계면이 누설전류의 전도 경로로 이용되기 때문에 누설전류 및 유전 손실의 증가를 가져오므로 강유전체 캐패시터 소자 특성을 열화 시킨다.
상기한 누설 전류를 줄이기 위하여 다양한 금속 전극을 사용하거나, 불순물 첨가 등 여러 방법이 시도 되고 있으나 충분한 누설 전류를 줄이지는 못하고 있다. 또한, SBT막(3) 형성시 고온 열처리는 SBT막(3)의 표면에서 Bi 성분의 휘발로 인하여 박막 특성을 열화 시킨다.
상술한 문제점을 해소 할수 있도록 유전체 박막을 다결정 SBT막 및 Bi2O3비정질박막을 반복적인 공정으로 여러층 형성한다. 이때 비정질 Bi2O3막은 다결정질 박막에 비해 유전상수도 작고, 강유전체로서의 특성을 나타내지 못하지만 박막 내부에 누설 전류 경로가 형성되지 않도록 하므로 누설전류 및 유전 손실이 감소한다. 또한, 다결정 SBT막 사이에 형성되는 비정질 Bi2O3막을 얇게 형성하므로 유전상수의 감소 및 강유전 특성의 열화에 영향을 끼치지 않는다. 따라서, 본 발명은 캐패시터의 누설전류 및 전기적 특성을 향상 시키는 반도체 소자의 캐패시터 형성방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터에 있어서, 하부 전하저장전극 상부에 다결정질 SBT막을 형성한 후 열공정을 하는 제 1 단계와, 상기 다결정질 SBT막 전체 상부면에 비정질 Bi2O3막 형성하는 제 2 단계와, 상기 제 1 단계 및 제 2 단계를 반복 실시하여 상기 다결정질 SBT막 및 비정질 Bi2O3막으로 이루어진 유전체막을 형성한 후 상기 유전체막 상부면에 상부 전하저장전극을 형성하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 : 반도체 기판 1 : 실리콘 산화막 또는 폴리실리콘막
2 : 하부 전하저장전극 3 : 다결정 SBT막
4 : 비정질 Bi2O3막 5 : 상부 전하저장전극
이하, 첨부한 도면을 참조하여 본 발명을 상세히 살펴보면 다음과 같다.
도 2를 참조하면, 실리콘 기판(10) 상부에 실리콘 산화막 또는 폴리실리콘막(1), 하부 전하저장전극(2)을 순차적으로 형성한다. 그후 다결정 SBT막(3)을 형성한 후 박막의 결정화를 위하여 열공정을 실시한다. 그후, 다결정 SBT막(3) 상부면에 비정질 Bi2O3막(4)을 순차적으로 형성한 후 다시 반복하여 다결정 SBT막(3) 및 비정질 Bi2O3막(4)를 순차적으로 형성하여 원하는 두께의 유전체막을 형성할 때 까지 2 내지 3회 반복 실시한다. 그후 전체 상부면에 상부 전하저장전극(5)을 형성한다.
이때, 하부 전하저장전극(2)은 백금 및 산화 금속물 중 어느 하나로 이루어진다.
상기 유전체막 형성공정에서 다결정 SBT막(3)는 50 내지 200nm 두께로 형성하며, 박막 특성 향상을 위하여 Nb등을 첨가할 수 있다. 그리고, 비정질 Bi2O3막(4)은 18 내지 300℃ 에서 10 내지 30nm 두께로 형성한다.
다결정 SBT막(3)의 조성식인 SrxBiyTa2O9에서 x= 0.6 내지 1.0, y= 1.0 내지 1.5 이다.
종래 유전체막인 다결정질 박막은 결정립 계면이 누설 전류의 전도 경로로 이용되어 유전체 특성의 저하 또는 누설 전류가 발생되는 문제점이 있다.
따라서, 본 발명은 유전체막을 다결정 SBT막 및 비정질 Bi2O3막을 순차적이고 반복적으로 형성한다. 그 결과 상기 비정질 Bi2O3막이 다결정질 박막의 누설 전류 이동 경로를 막고, 고온 열처리시 발생하는 Bi 휘발을 보상하므로 강유전체 특성이 강화 되고 소자의 신뢰도 및 전기적 특성이 향상되는 효과가 있다.

Claims (6)

  1. 반도체 소자의 캐패시터에 있어서,
    하부 전하저장전극 상부에 다결정질 SBT막을 형성한 후 열공정을 하는 제 1 단계와,
    상기 다결정질 SBT막 전체 상부면에 비정질 Bi2O3막 형성하는 제 2 단계와,
    상기 제 1 단계 및 제 2 단계를 반복 실시하여 상기 다결정질 SBT막 및 비정질 Bi2O3막으로 이루어진 유전체막을 형성한 후 상기 유전체막 상부면에 상부 전하저장전극을 형성하는 제 3 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 다결정 SBT막은 50 내지 200nm 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 비정질 Bi2O3막은 18 내지 300℃ 에서 10 내지 30nm 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 2 단계 공정을 2 내지 3회 반복하여 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서,
    상기 다결정 SBT막은 Nb가 첨가하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서,
    상기 하부 전하저장전극 및 상부 전하저장전극은 백금 및 산화 금속물 중 어느 하나로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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