JP2007013101A - 半導体素子のキャパシタ及びその製造方法 - Google Patents
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Abstract
【課題】２５ｐＦの容量を確保しながら、キャパシタ自体から発生する漏れ電流量を減らすことのできる半導体素子のキャパシタ及びその製造方法を提供すること。
【解決手段】キャパシタの製造方法は、半導体基板３１上に層間絶縁膜３２を形成するステップ、絶縁膜３２をエッチングして、基板３１の所定の部分を露出させるコンタクト孔３３を形成するステップ、コンタクト孔３３を充填し、ストレージノードコンタクト３４Ｂ及びストレージノード上部３４Ａからなるストレージノードを絶縁膜３２上に形成するステップ、上記ストレージノードを含む基板３１上にタンタル膜３６を形成するステップ、膜３６を単結晶のタンタル酸化膜に変換するステップ、及びタンタル酸化膜上にプレートを形成するステップを含み、膜３６の変換は、酸化雰囲気下で探針３７に電圧をかけて、膜３６に電界を加えることにより行なわれる。
【選択図】図３Ｅ
【解決手段】キャパシタの製造方法は、半導体基板３１上に層間絶縁膜３２を形成するステップ、絶縁膜３２をエッチングして、基板３１の所定の部分を露出させるコンタクト孔３３を形成するステップ、コンタクト孔３３を充填し、ストレージノードコンタクト３４Ｂ及びストレージノード上部３４Ａからなるストレージノードを絶縁膜３２上に形成するステップ、上記ストレージノードを含む基板３１上にタンタル膜３６を形成するステップ、膜３６を単結晶のタンタル酸化膜に変換するステップ、及びタンタル酸化膜上にプレートを形成するステップを含み、膜３６の変換は、酸化雰囲気下で探針３７に電圧をかけて、膜３６に電界を加えることにより行なわれる。
【選択図】図３Ｅ
Description
本発明は、半導体素子の製造技術に関し、特に、キャパシタ及びその製造方法に関する。
近年、半導体素子の最小線幅が減少し、集積度が増大するにともない、ＤＲＡＭにおいてキャパシタが形成される面積も次第に狭くなりつつある。このようにキャパシタが形成される面積が狭くなっても、キャパシタは、セル当たり最小限要求される、例えば約２５ｐＦの高いキャパシタンスを依然として確保しなければならず、且つキャパシタ自体から発生する漏れ電流量が減少されなければならない。
狭い面積上に高いキャパシタンスを有するキャパシタを形成するためには、構造的にキャパシタ面積を確保するか誘電膜の有効厚（Ｔｏｘ）を低減し、これと共に、高い誘電率を有する誘電膜を使用する方法がある。
また、多結晶の誘電膜の代わりに、大きな誘電率を有する単結晶の誘電膜を使用することにより、結晶の境界から漏れる電流量を低減させることができる。
従来のキャパシタでは、充分なキャパシタ容量を確保するために、キャパシタの面積を増やす方法としてキャパシタの高さを高くしていたが、この方法はすでに限界に達している。
このため、誘電率の大きなＨｆＯ２、Ａｌ２Ｏ３を誘電膜に利用したキャパシタが提案された。ＨｆＯ２、Ａｌ２Ｏ３は、非晶質の材料であって、約９の比誘電率を有し、ＯＮＯ材料を適用したキャパシタよりも高いキャパシタ容量を具現できるが、この方法にもまた限界がある。
図１Ａ及び図１Ｂは、従来の技術に係るキャパシタの製造方法を簡略に説明するための断面図である。
図１Ａに示しているように、半導体基板１１上に層間絶縁膜１２を形成した後、層間絶縁膜１２上にストレージノード（Storage Node、以下、「ＳＮ」とも記す）停止窒化膜１３、ＳＮバッファ酸化膜１４を順に形成する。
次に、ＳＮバッファ酸化膜１４、ＳＮ停止窒化膜１３、及び層間絶縁膜１２を順にエッチングして、コンタクト孔を形成し、このコンタクト孔内にＳＮコンタクト１５を形成する。この時、ＳＮコンタクト１５は、多結晶シリコン蒸着及びエッチバックによって形成される。
次に、ＳＮコンタクト１５が形成された構造全面にＳＮ−ＵＳＧ（Undoped Silicate Glass）膜１６とＳＮ−ＴＥＯＳ（Tetraethyl Orthosilicate）膜１７とを積層した後、ＳＮ−ＴＥＯＳ膜１７上に多結晶シリコンのＳＮハードマスク１８を蒸着し、そして、ＳＮハードマスク１８上に感光膜を塗布し、露光及び現像を通じてパターニングして、ＳＮマスク（図示せず）を形成する。次に、ＳＮマスクをエッチングバリアにして、ＳＮハードマスク１８をパターニングする。
次に、ＳＮマスクを除去した後、ＳＮハードマスク１８をエッチングバリアにして、ＳＮパターニング処理を行う。この時、ＳＮパターニング処理によって、ＳＮ−ＴＥＯＳ膜１７、ＳＮ−ＵＳＧ膜１６、及びＳＮバッファ酸化膜１４をエッチングして、キャパシタの下部電極、即ちＳＮが形成される３次元構造のオープン領域１９を形成する。
このようなＳＮパターニング処理の際のエッチング処理は、ＳＮ停止窒化膜１３で停止する。
図１Ｂに示しているように、オープン領域１９の形成後にＳＮハードマスク１８を除去する。この時、ＳＮコンタクト１５の上部も一部が除去される。
次に、オープン領域１９を含む基板全面にチタニウム（Ｔｉ）の第１ＳＮバリアメタル層２０とチタニウムナイトライド（ＴｉＮ）の第２ＳＮバリアメタル層２１とを積層した後、下部電極分離処理を行って、オープン領域１９の内部のみに第１ＳＮバリアメタル層２０と第２ＳＮバリアメタル層２１とを残留させる。
次に、上記ステップまでに形成された構造の全面にＨＡＨ、即ち、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＯ２を順に積層して誘電膜２２を形成した後、誘電膜２２上にＴｉＮからなるプレート２３を形成して、キャパシタを完成する。
しかし、上記のような従来の技術によるＨｆＯ２、Ａｌ２Ｏ３を適用したキャパシタは、製造工程が複雑であり、充分なキャパシタ容量を有するためには、キャパシタ高さがある程度高くなければならないという工程上の難しさがある。
すなわち、従来の技術においては、ＴｉＮからなる第２ＳＮバリアメタル層の高さを高くするために、ＳＮ−ＵＳＧ膜、ＳＮ−ＴＥＯＳ膜、及びＳＮハードマスクを形成する工程が必要であり、また、ＳＮパターニング処理の際に、ＳＮコンタクト下の構造が損傷されるのを防止するために、ＳＮ停止窒化膜を形成する工程を必要とする。
しかし、上記のような従来の技術において約９の高い比誘電率を有するＨｆＯ２、Ａｌ２Ｏ３を誘電膜に採用してキャパシタを形成したとしても、その誘電膜は、高集積化されるキャパシタに要求されるキャパシタ容量を満たすことは依然としてできないのが実情である。
したがって、ＨｆＯ２、Ａｌ２Ｏ３よりも誘電率が大きく、漏れ電流を減らすことのできる誘電膜及びキャパシタが要求されている。
そこで、本発明は、上記のような従来の問題点を解決するためになされたものであって、その目的は、約２５ｐＦのキャパシタ容量を確保しながら、キャパシタ自体から発生する漏れ電流量を減らすことができる半導体素子のキャパシタ及びその製造方法を提供することにある。
したがって、上記の課題を解決するために、本発明に係る半導体素子のキャパシタは、半導体基板と、該半導体基板上に形成され、コンタクト孔を有する層間絶縁膜と、該コンタクト孔を充填し、前記層間絶縁膜上に形成されたストレージノードと、該ストレージノードを含む前記半導体基板上に形成された単結晶のタンタル酸化膜と、該タンタル酸化膜上に形成されたプレートとを備えることを特徴とする。
また、本発明に係る半導体素子のキャパシタの製造方法は、半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜をエッチングして、前記半導体基板の所定の部分を露出させるコンタクト孔を形成するステップと、前記コンタクト孔を充填して、ストレージノードコンタクトの役割を兼ねるストレージノードを前記層間絶縁膜上に形成するステップと、前記ストレージノードを含む前記半導体基板全面にタンタル膜を形成するステップと、前記タンタル膜を単結晶のタンタル酸化膜に変換するステップと、前記タンタル酸化膜上にプレートを形成するステップとを含むことを特徴とする。前記タンタル膜を単結晶の前記タンタル酸化膜に変換する前記ステップは、酸化雰囲気下で探針に電圧をかけて、前記タンタル膜に電界を加えることにより行なわれることが望ましい。また、前記探針は、ＡＦＭ探針またはＳＰＭ探針であることが望ましい。
本発明は、誘電膜に誘電率が大きなタンタル酸化膜を適用するので、従来のＨＡＨ誘電膜を使用した凹型構造のキャパシタに比べて、キャパシタの高さを低くしても、充分なキャパシタ容量の確保が可能であり、よって、高さを高くするための工程を省略して工程を単純化させ得るという効果がある。
そして、本発明は、凹型構造の代わりに、キャパシタをスタック構造に形成するので、ＳＮ停止窒化膜を導入する必要がなくなるという効果がある。また、本発明は、バリヤメタルとしてＴｉ／ＴｉＮを導入しなくても良い。
さらに、本発明は、単結晶のタンタル酸化膜を利用するので、結晶界面からの漏れ電流を減らすことができるという効果がある。そして、本発明の単結晶のタンタル酸化膜は、ＡＦＭ探針を利用して形成されるので、一定の条件下で定量的に成長するため、その厚さの調節が容易であるという効果がある。
以下、添付する図面を参照して、本発明の最も好ましい実施の形態を詳細に説明する。
図２は、本発明の最も好ましい実施の形態に係るキャパシタの構成を示す断面図である。
図２に示しているように、本実施の形態に係るキャパシタは、半導体基板３１と、半導体基板３１上に形成され、コンタクト孔３３を有する層間絶縁膜３２と、コンタクト孔３３を充填するように層間絶縁膜３２上に形成され、ＳＮコンタクト３４Ｂ及びストレージノード上部３４Ａから構成されるストレージノードと、ストレージノードを含む前記半導体基板上に形成され、平坦化された単結晶のタンタル酸化膜３６Ｂと、平坦化されたタンタル酸化膜３６Ｂ上に形成されたプレート３８とを備える。
図２において、平坦化されたタンタル酸化膜３６Ｂは、タンタル膜を酸化させることによって形成され、単結晶の構造を有する。また、ストレージノードとプレート３８は、多結晶シリコン、単結晶シリコン、ＴｉＮ、Ｔｉ、Ｒｕ（Ruthenium）及びＷ（Tungsten）の中から選択されるいずれか一つを用いて形成される。そして、ストレージノード上部３４Ａの両側壁は、約５゜〜６０゜度の傾斜角を有する。
図３Ａ〜図３Ｈは、本発明の好ましい実施の形態に係るキャパシタの製造方法を説明するための断面図である。ここで、図２において使用された図面符号は、図３Ａ〜図３Ｈでも同じ要素を示す。
図３Ａに示しているように、半導体基板３１上に層間絶縁膜３２を形成する。この時、層間絶縁膜３２の形成前には、図示していないトランジスタ及びビットラインを形成する工程が行われうるので、層間絶縁膜３２は、多層構造であり得る。
次に、層間絶縁膜３２を選択的にエッチングして、半導体基板３１の一部を露出させるコンタクト孔３３を形成する。ここで、コンタクト孔３３は、後続の工程で形成されるキャパシタの下部電極と半導体基板３１とを電気的に接続させるためのものである。本発明では、コンタクト孔３３を提供する絶縁膜構造において、窒化膜からなるＳＮ停止膜、及び酸化膜からなるＳＮバッファ膜を形成しない。
次に、図３Ｂに示しているように、コンタクト孔３３が形成された半導体基板３１の全面に、コンタクト孔３３を充填するまで多結晶シリコン膜３４を蒸着する。この時、多結晶シリコン膜３４は、コンタクト孔３３を完全に充填して、ＳＮコンタクトの役割を果たすと共に、キャパシタの下部電極の役割をも果たすように、充分な厚さに蒸着される。例えば、多結晶シリコン膜３４は、約７０００Åの厚さに蒸着される。
次に、多結晶シリコン膜３４上に感光膜を塗布し、露光及び現像を通じてパターニングして、ＳＮマスク３５を形成する。この時、ＳＮマスク３５は、オープン領域を反転させた領域に形成され、このＳＮマスク３５をエッチングバリアに用いてエッチングされる多結晶シリコン膜３４の残留部分が、ストレージノード（ＳＮ）となる。
次に、図３Ｃに示しているように、ＳＮマスク３５をエッチングバリアにして、多結晶シリコン膜３４をパターニングし、上述のストレージノードを形成する。ストレージノードは、ＳＮコンタクトの役割をも果たす一体型構造に形成される。以下、パターニングされた多結晶シリコン膜３４の残存の上部部分をストレージノード上部３４Ａと略称し、パターニング後のコンタクト孔３３に充填されている部分を、ストレージノードコンタクト（以下、「ＳＮコンタクト」と記す）３４Ｂと称する。したがって、ストレージノードは、ＳＮコンタクトの役割をも兼ねる一体型構造となる。
従来の技術では、多結晶シリコンをエッチバックして、ＳＮコンタクトのみを形成したが、本実施の形態では、多結晶シリコン膜３４をパターニングして、ストレージノード上部３４ＡとＳＮコンタクト３４Ｂとを同時に形成する。したがって、本発明は、多結晶シリコン膜３４のエッチバック処理を必要としない。
そして、ストレージノード上部３４Ａの両側壁は、約５゜〜６０゜度の傾斜を持つようにパターニングされる。
次に、図３Ｄに示しているように、ＳＮマスク３５を除去した後、ストレージノード上部３４Ａを含む半導体基板３１の全面にタンタル膜３６を蒸着する。
この時、タンタル膜３６は、スパッタ法、化学気相蒸着法（ＣＶＤ）または原子層蒸着法（ＡＬＤ）を利用して、約３００Å〜１０００Åの厚さに蒸着される。
次に、図３Ｅに示しているように、酸化雰囲気（例えば、Ｈ２Ｏ雰囲気）下でタンタル膜３６が蒸着された表面に、ＡＦＭ探針（Atomic Force Microscopy tip）３７を利用して、電界Ｅを加える。
このような電界Ｅにより、図３Ｆに示しているように、タンタル膜３６が酸化されて、ストレージノード上部３４Ａの表面上にタンタル酸化膜３６Ａが形成される。この時、このような酸化雰囲気において、Ｈ２Ｏの分圧は、約１％〜１００％とし、ＡＦＭ探針３７にかかる電圧は、約５Ｖ〜３０Ｖとする。
上記のように、ＡＦＭ探針３７に電圧を印加して、タンタル膜３６に電界Ｅを加えて形成されたタンタル酸化膜３６Ａは、多結晶ではなく単結晶構造を有する。参考までに、通常の蒸着法により形成されたタンタル酸化膜は、多結晶構造を有する。
一方、タンタル酸化膜３６Ａは、図３Ｆに示しているように、ストレージノード上部３４Ａの両側壁では均一な厚さに形成されるが、ストレージノード上部３４Ａのトップ部分の上では、尖った形状で両側壁に比べて相対的に厚い厚さに形成される。これは、ＡＦＭ探針３７を利用する時、ＡＦＭ探針３７を移動させながら電界Ｅを加えるためである。
次に、図３Ｇに示すように、上述の尖った部分を除去して、ストレージノード上部３４Ａの全表面上で均一な厚さの平坦化されたタンタル酸化膜３６Ｂを得るように、平坦化処理を行う。具体的な平坦化方法としては、例えば、ＣＭＰ（Chemical Mechanical Polishing）処理を行うことができる。
次に、図３Ｈに示しているように、平坦化されたタンタル酸化膜３６Ｂ上に、プレート３８を形成する。この時、プレート３８は、多結晶シリコン、単結晶シリコン、ＴｉＮ、Ｔｉ、Ｒｕ、またはＷのいずれか一つで形成されることができる。
上述した実施の形態では、ＳＮコンタクト３４Ｂを兼ねるストレージノードに、多結晶シリコンを使用したが、ストレージノードは、単結晶シリコン、ＴｉＮ、Ｔｉ、ＲｕまたはＷのいずれか一つで形成されることもできる。
そして、単結晶のタンタル酸化膜３６Ａを形成するのに、ＡＦＭ探針の他に、ＳＰＭ（Scanning Probe Microscopy）探針を利用することもできる。このＳＰＭ探針を利用する場合にも、単結晶のタンタル酸化膜を得ることができる。また、酸化雰囲気は、Ｈ２Ｏの他にＯ２プラズマを利用することもできる。
以上では、本発明を特定の好ましい実施の形態に関連して説明したが、本発明は、上記説明した実施の形態に限定されるものではなく、特許請求の範囲により定められる技術的思想及び分野から逸脱しない範囲内で上記の実施の形態を多様に変更及び修正できることは、当技術分野で通常の知識を有する者であれば容易に分かる。
１１、３１ 半導体基板
１２、３２ 層間絶縁膜
１３ ＳＮ停止窒化膜
１４ ＳＮバッファ酸化膜
１５、３４Ｂ ＳＮコンタクト
１６ ＵＳＧ膜
１７ ＳＮ ＴＥＯＳ膜
１８ ＳＮハードマスク
１９ オープン領域
２０ 第１ＳＮバリアメタル層
２１ 第２ＳＮバリアメタル層
２２ 誘電膜
２３、３８ プレート
３３ コンタクト孔
３４ 多結晶シリコン膜
３４Ａ ストレージノード上部
３６ タンタル膜
３６Ａ、３６Ｂ タンタル酸化膜
３７ ＡＦＭ探針
１２、３２ 層間絶縁膜
１３ ＳＮ停止窒化膜
１４ ＳＮバッファ酸化膜
１５、３４Ｂ ＳＮコンタクト
１６ ＵＳＧ膜
１７ ＳＮ ＴＥＯＳ膜
１８ ＳＮハードマスク
１９ オープン領域
２０ 第１ＳＮバリアメタル層
２１ 第２ＳＮバリアメタル層
２２ 誘電膜
２３、３８ プレート
３３ コンタクト孔
３４ 多結晶シリコン膜
３４Ａ ストレージノード上部
３６ タンタル膜
３６Ａ、３６Ｂ タンタル酸化膜
３７ ＡＦＭ探針
Claims (14)
- 半導体基板と、
該半導体基板上に形成され、コンタクト孔を有する層間絶縁膜と、
該層間絶縁膜の前記コンタクト孔を充填し、前記層間絶縁膜上に形成されたストレージノードと、
該ストレージノードを含む前記半導体基板上に形成された単結晶のタンタル酸化膜と、
該タンタル酸化膜上に形成されたプレートと、を備えることを特徴とする半導体素子のキャパシタ。 - 前記ストレージノードは、ストレージノードコンタクトの役割をも果たすことを特徴とする請求項１に記載の半導体素子のキャパシタ。
- 前記タンタル酸化膜は、タンタル膜を酸化させることにより得られたものであることを特徴とする請求項１に記載の半導体素子のキャパシタ。
- 前記ストレージノードと前記プレートとは、
多結晶シリコン、単結晶シリコン、ＴｉＮ、Ｔｉ、Ｒｕ及びＷからなる群の中から選択されたいずれか一つで形成されることを特徴とする請求項１に記載の半導体素子のキャパシタ。 - 前記ストレージノードの両側壁は、約５゜〜６０゜度の傾斜を有することを特徴とする請求項１に記載の半導体素子のキャパシタ。
- 半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜をエッチングして、前記半導体基板の所定の部分を露出させるコンタクト孔を形成するステップと、
前記コンタクト孔を充填して、ストレージノードコンタクトの役割を兼ねるストレージノードを前記層間絶縁膜上に形成するステップと、
前記ストレージノードを含む前記半導体基板全面にタンタル膜を形成するステップと、
前記タンタル膜を単結晶のタンタル酸化膜に変換するステップと、
前記タンタル酸化膜上にプレートを形成するステップと、を含むことを特徴とする半導体素子のキャパシタの製造方法。 - 前記タンタル膜を単結晶の前記タンタル酸化膜に変換する前記ステップは、
酸化雰囲気下で探針に電圧をかけて、前記タンタル膜に電界を加えることにより行なわれることを特徴とする請求項６に記載の半導体素子のキャパシタの製造方法。 - 前記探針は、ＡＦＭ探針またはＳＰＭ探針を利用することを特徴とする請求項７に記載の半導体素子のキャパシタの製造方法。
- 前記酸化雰囲気は、
分圧が約１％〜１００％のＨ２Ｏ、またはＯ２プラズマを使用することを特徴とする請求項７に記載の半導体素子のキャパシタの製造方法。 - 前記探針にかかる電圧は、約５Ｖ〜３０Ｖであることを特徴とする請求項７に記載の半導体素子のキャパシタの製造方法。
- 前記タンタル膜は、
スパッタ法、化学気相蒸着法、または原子層蒸着法のいずれかを利用して形成されることを特徴とする請求項６に記載の半導体素子のキャパシタの製造方法。 - 前記ストレージノードを形成する前記ステップは、
前記コンタクト孔を完全に充填するまで、前記層間絶縁膜の全面に導電膜を形成するステップと、
前記導電膜上にマスクを形成するステップと、
前記マスクをエッチングバリアにして前記導電膜をエッチングして、前記ストレージノードコンタクトを兼ねる前記ストレージノードを形成するステップと、
前記マスクを除去するステップと、を含むことを特徴とする請求項６に記載の半導体素子のキャパシタの製造方法。 - 前記ストレージノードの両側壁は、約５゜〜６０゜度の傾斜を有することを特徴とする請求項１２に記載の半導体素子のキャパシタの製造方法。
- 前記ストレージノードと前記プレートとは、
多結晶シリコン、単結晶シリコン、ＴｉＮ、Ｔｉ、Ｒｕ及びＷからなる群の中から選択されたいずれか１つで形成されることを特徴とする請求項６または請求項１２に記載の半導体素子のキャパシタの製造方法。
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