KR100694390B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents

반도체 소자의 캐패시터 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 캐패시터 형성 방법에 관한 것으로써, 본 발명은 반도체 소자 캐패시터의 특성을 개선시키기 위하여, 캐패시터 유전체를 유전상수가 높은 물질(High-k)인 ZrO2를 사용하여 HfO2/ZrO2/HfO2 순으로의 적층구조를 각각 ALD법을 사용하여 형성하는 반도체 소자의 캐패시터 형성 방법이다.

Description

반도체 소자의 캐패시터 형성 방법{METHOD FOR FABRICATING CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1은 종래의 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 도시한 단면도들.
도 3 및 도 4는 본 발명에 따른 ALD법으로 유전체층을 형성하는 단계를 도시한 순서도들.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 비트라인
30, 130 : 저장전극 콘택 플러그 40, 140 : 저장전극용 산화막
50, 150 : 저장전극용 폴리실리콘층 60 : ONO 유전체층
155 : 제 1 유전체층 160 : 제 2 유전체층
165 : 제 3 유전체층 180 : H2+N2
70, 170 : 플레이트 전극용 폴리실리콘층
본 발명은 반도체 소자의 캐패시터 형성 방법에 대한 것으로써, 특히 반도체 소자의 캐패시터 리플레쉬(Refresh) 개선을 위해 유전상수가 높은 물질을 이용하여 캐패시터를 형성하는 기술에 관한 것이다.
현재의 D램 저장된 데이터가 전원과 직접적으로 연결되지 않은 상태로 유지되어야하는 구조이기 때문에, 일정시간마다 리플레쉬(Refresh)를 수행해야 저장된 데이터를 오랜 기간 동안 유지시킬 수 있다.
그런데, D램의 고집적화에 따라 셀 당 차지하는 최소면적이 급격히 감소하였다. 따라서, 충분한 캐패시터 용량을 확보하기 위해 캐패시터의 두께를 얇게 형성하거나 표면적을 증대시키는 노력이 이루어 졌으나 이를 위해서는 매우 복잡한 구조가 요구되고 있으며 기술적인 어려움도 많이 따르게 되었다.
또한, 기가(Giga)급 이상의 초고집적도를 실현하기 위해서는 유전상수가 높은 유전체의 적용이 반드시 필요하게 되었다. 이를 위해 64K Bit D램까지 사용되었던 옥사이드(Oxide)를 대신하여 ONO(Oxide-Nitride-Oxide) 또는 NO(Nitride-Oxide)의 구조를 채용하여 사용하게 되었다. 이를 통해 캐패시터의 용량을 증가시키는 데 어느 정도 기여한 바가 있으나, 아직도 더 높은 유전상수를 갖는 물질이 필요하고, 특히 누설전류를 막아서 리플레쉬(Refresh)를 개선시키지 못한다는 문제를 갖고 있다.
도 1은 종래의 기술에 따른 반도체 소자의 캐패시터 구조를 도시한 단면도 이다.
반도체 기판(10) 상에 비트라인(20) 및 저장전극 콘택 플러그(30)를 형성하고, 저장전극용 산화막(40)을 이용하여 저장전극 영역을 형성한다. 그 다음에는 저장전극 영역에 저장전극용 폴리실리콘층(50), ONO(Oxide-Nitride-Oxide) 유전체층(60) 및 플레이트 전극용 폴리실리콘층(70) 순으로 적층구조를 형성하여 캐패시터를 완성한다.
이때, ONO(Oxide-Nitride-Oxide)는 복합물질로 유전상수를 높이는 역할을 하지만, 단일 물질층으로 작용하여 누설전류에 의한 리플레쉬(Refresh) 특성을 개선시키지 못하는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 반도체 소자의 캐패시터 유전체를 유전상수가 높은 물질(High-k)인 ZrO2를 사용함으로써, 종래의 유전체와 동일한 두께에서도 더 얇은 유전체를 형성한 효과를 나타낼 수 있다. 또한, ZrO2는 열적으로 안정되어 있는 물질이므로 저온(300 ~ 400℃)의 공정이 가능하기 때문에 고온(>500℃) 공정에 의한 하부 저장전극용 폴리실리콘층에 손상을 방지하여 누설전류가 커지는 문제를 해결 할 수 있다. 또한, HfO2를 버퍼(buffer)층으로 상부 및 하부를 감싸줌으로써 누설전류를 한번 더 차단시켜 리플레쉬(Refresh) 특성을 더 좋게 개선시킨다. 이때의, HfO2/ZrO2/HfO2 순으로의 적층구조는 각각 ALD법을 사용하여 형성하는 반도체 소자의 캐패시터 형성 방법을 제공하는 것을 본 발명의 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,
(a) 반도체 기판 상의 저장전극 영역에 저장전극용 폴리실리콘층을 형성하는 단계와,
(b) 상기 저장전극용 폴리실리콘층 상에 HfO2막으로 제 1 유전체층을 형성하되, 상기 HfO2막은 TEMAH 및 O3를 소스로 사용하여 형성하는 단계와,
(c) 상기 제 1 유전체층 상에 ZrO2막으로 제 2 유전체층을 형성하되, 상기 ZrO2막은 ZrCl4및 H2O를 소스로 사용하여 형성하는 단계와,
(d) 상기 제 2 유전체층 상에 HfO2막으로 제 3 유전체층을 형성하되, 상기 HfO2막은 TEMAH 및 O3를 소스로 사용하여 형성하는 단계와,
(e) 상기 제 3 유전체층 상에 플레이트 전극용 폴리실리콘층을 형성하는 단계와,
(f) 상기 저장전극용 및 플레이트 전극용 폴리실리콘층을 열처리하는 단계를 포함하는 것을 특징으로 한다.
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이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 도시한 단면도들이다.
도 2a를 참조하면, 비트라인(120), 저장전극 콘택 플러그(130) 및 저장전극 영역이 형성되어 있는 반도체 기판(100) 상에 저장전극용 폴리실리콘층(150)을 형성한다. 다음에는 저장전극용 폴리실리콘층(150) 상에 HfO2막으로 제 1 유전체층(155)을 형성한다. 이때, 도 3은 본 발명에 따른 제 1 유전체층(155)을 ALD법으로 형성하는 단계를 도시한 순서도 이다.
(ⅰ) ALD 반응기 내에 TEMAH(Tetrakis-ethylmethylamino-hafnium)를 주입하여 Hf를 화학적으로 분해시켜 반도체 기판 상에 흡착시키는 단계와,
(ⅱ) Ar을 이용하여 상기 (ⅰ) 단계에서의 잔류 TEMAH를 퍼지(Purging)하는 단계와,
(ⅲ) 반응기에 O3를 주입하면서 TEMAH에 흡착시켜 HfO2막을 형성하는 단계 및
(ⅳ) Ar을 이용하여 잔류물질을 퍼지(Purging)하는 단계를 포함하되, 상기 (ⅰ) 내지 (ⅳ) 단계를 1회 이상 반복하여 각각 제 1 유전체층(155)을 20 ~ 25Å의 두께로 형성하는 것이 바람직하다.
도 2b를 참조하면, 제 1 유전체층(155) 상에 ZrO2막으로 제 2 유전체층(160)을 형성한다. 이때, 도 4는 본 발명에 따른 제 2 유전체층(160)을 ALD법으로 형성하는 단계를 도시한 순서도이다.
(ⅰ) ALD 반응기 내에 ZrCl4를 주입하여 Zr을 화학적으로 분해시켜 반도체 기판 상에 흡착시키는 단계와,
(ⅱ) Ar을 이용하여 상기 (ⅰ) 단계에서의 잔류 ZrCl4를 퍼지(Purging)하는 단계와,
(ⅲ) 반응기에 H2O를 주입하면서 ZrCl4에 흡착시켜 ZrO2막을 형성하는 단계 및
(ⅳ) Ar을 이용하여 잔류물질을 퍼지(Purging)하는 단계를 포함하되, 상기 (ⅰ) 내지 (ⅳ) 단계를 1회 이상 반복하여 제 2 유전체층을 300 ~ 450℃의 온도에서 40 ~ 45Å의 두께로 형성하는 것이 바람직하다.
도 2c를 참조하면, 제 2 유전체층(160) 상에 HfO2막으로 제 3 유전체층(165)을 형성한다. 이때, 제 1 유전체층(155)을 형성하는 방법과 동일한 방법으로 상기 (ⅰ) 내지 (ⅳ) 단계를 1회 이상 반복하여 제 3 유전체층을 20 ~ 25Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 제 3 유전체층(165) 상에 플레이트 전극용 폴리실리콘층(170)을 형성한다. 이때, 폴리실리콘층(170)은 400 ~ 600℃의 반응기 온도를 유지하면서 1500 ~ 1800Å의 두께로 형성하는 것이 바람직하다.
도 2e를 참조하면, 저장전극용 및 플레이트 전극용 폴리실리콘층(140, 170)을 열처리한다. 이때, 상기 열처리 공정은 H2+N2(180) 분위기에서 400 ~ 600℃의 온도로, 40 ~ 60 분간 실시하는 것이 바람직하다.
상기 열처리 공정을 통하여 폴리실리콘층과 HfO2 사이에 생기는 자연산화막(native oxide)에 의한 결함들(dangling bond 및 fixed charge)을 제거하고, 누설전류 특성을 개선시킬 수 있다.
ALD 장비는 두께 조절이 용이하고, 단차 피복성(Step Coverage)가 우수한 장비이다. 또한 300mm 웨이퍼에서도 적용이 가능하기 때문에 대량 생산에 적합하다. 여기에 유전상수가 높은 물질을 적용할 수 있는 장점이 있기 때문에, 메모리의 캐패시터에 축적된 신호전하가 방출되어 "1" 또는 "0"으로 판정하는 것이 불가능해지기 전에 다시 전류를 보내야하는 리플레쉬(refresh) 시간을 증가시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명은 반도체 소자 캐패시터의 특성을 개선시키기 위하여, 캐패시터 유전체를 유전상수가 높은 물질(High-k)인 ZrO2를 사용하여 리플레쉬(Refresh) 특성을 개선시킬 수 있다. 또한, ZrO2는 열적으로 안정되어 있는 물질이므로 하부 저장전극용 폴리실리콘층의 열 손상에 의한 누설전류가 커지는 문제를 해결 할 수 있다. 여기에, HfO2/ZrO2/HfO2 순으로의 적층구조를 각각 ALD법을 사용하여 형성함으로써, 누설전류를 한번 더 차단시켜 리플레쉬(Refresh) 특성을 더 좋게 개선시킬 수 있는 효과가 있다.

Claims (7)

  1. (a) 반도체 기판 상의 저장전극 영역에 저장전극용 폴리실리콘층을 형성하는 단계;
    (b) 상기 저장전극용 폴리실리콘층 상에 HfO2막으로 제 1 유전체층을 형성하되, 상기 HfO2막은 TEMAH 및 O3를 소스로 사용하여 형성하는 단계;
    (c) 상기 제 1 유전체층 상에 ZrO2막으로 제 2 유전체층을 형성하되, 상기 ZrO2막은 ZrCl4및 H2O를 소스로 사용하여 형성하는 단계;
    (d) 상기 제 2 유전체층 상에 HfO2막으로 제 3 유전체층을 형성하되, 상기 HfO2막은 TEMAH 및 O3를 소스로 사용하여 형성하는 단계;
    (e) 상기 제 3 유전체층 상에 플레이트 전극용 폴리실리콘층을 형성하는 단계; 및
    (f) 상기 저장전극용 및 플레이트 전극용 폴리실리콘층을 열처리하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 (b) 및 (d) 단계는,
    (ⅰ) ALD 반응기 내에 TEMAH(Tetrakis-ethylmethylamino-hafnium)를 주입하여 Hf를 화학적으로 분해시켜 반도체 기판 상에 흡착시키는 단계;
    (ⅱ) Ar을 이용하여 상기 (ⅰ) 단계에서의 잔류 TEMAH를 퍼지(Purging)하는 단계;
    (ⅲ) 반응기에 O3를 주입하면서 TEMAH에 흡착시켜 HfO2막을 형성하는 단계; 및
    (ⅳ) Ar을 이용하여 잔류물질을 퍼지(Purging)하는 단계를 포함하되, 상기 (ⅰ) 내지 (ⅳ) 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 (b) 및 (d) 단계의 유전체층은 각각 20 ~ 25Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  4. 제 1 항에 있어서,
    상기 (c) 단계는,
    (ⅰ) ALD 반응기 내에 ZrCl4를 주입하여 Zr을 화학적으로 분해시켜 반도체 기판 상에 흡착시키는 단계;
    (ⅱ) Ar을 이용하여 상기 (ⅰ) 단계에서의 잔류 ZrCl4를 퍼지(Purging)하는 단계;
    (ⅲ) 반응기에 H2O를 주입하면서 ZrCl4에 흡착시켜 ZrO2막을 형성하는 단계; 및
    (ⅳ) Ar을 이용하여 잔류물질을 퍼지(Purging)하는 단계를 포함하되, 상기 ( ⅰ) 내지 (ⅳ) 단계를 1회 이상 반복하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  5. 제 1 항에 있어서,
    상기 (c)단계의 유전체층은 300 ~ 450℃의 온도에서 40 ~ 45Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  6. 제 1 항에 있어서,
    상기 (e) 단계는 400 ~ 600℃의 온도에서 1500 ~ 1800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
  7. 제 1 항에 있어서,
    상기 (f) 단계는 각각 H2+N2를 분위기에서 400 ~ 600℃의 온도로, 40 ~ 60 분간 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040104420A1 (en) * 2002-12-03 2004-06-03 International Business Machines Corporation PREVENTION OF Ta2O5 MIM CAP SHORTING IN THE BEOL ANNEAL CYCLES
US20040106252A1 (en) 2002-11-30 2004-06-03 Samsung Electronics Co., Ltd. Method of manufacturing capacitor of semiconductor device by simplifying process of forming dielectric layer and apparatus therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040106252A1 (en) 2002-11-30 2004-06-03 Samsung Electronics Co., Ltd. Method of manufacturing capacitor of semiconductor device by simplifying process of forming dielectric layer and apparatus therefor
KR20040047461A (ko) * 2002-11-30 2004-06-05 삼성전자주식회사 유전막 공정을 단순화하여 반도체 소자의 커패시터를제조하는 방법과 그 유전막을 형성하는 장치
US20040104420A1 (en) * 2002-12-03 2004-06-03 International Business Machines Corporation PREVENTION OF Ta2O5 MIM CAP SHORTING IN THE BEOL ANNEAL CYCLES

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11678476B2 (en) 2020-09-21 2023-06-13 Samsung Electronics Co., Ltd. Capacitor and DRAM device including the same

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