JPS6388860A - 半導体メモリ・セルとその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は全般的に半導体メモリ装置、更に具体的に云
えば、トランジスタ１個形式のダイナミック・ランダム
アクセス・メモリ・セルに関する。

従来の技術及び問題点 半聯体技術の進歩により、データ情報ビットを記憶Ｊる
為の場所が白万個を越えるメモリ・デツプが出来る様に
なつ／、：、メしり・デツプの各世代は記憶位置の数を
少なくとも２倍にしているが、集積回路チップの＼１法
は、生産の歩留まりを高め［１つ晋通のパッケージ方式
を守る為に、ある限界内に抑えなりればならない。

多数のダイナミック・ランダムアクセス・メモリ（Ｄ［
＜ΔＭ）が、金属酸化物シリコン電界効果１−、ンンジ
スタ（ＭＯＳＦＥＴ＞技術を用いて！ｌ’！造されてお
り、従って、回路の面積を減少りるには、倍率を一層小
ざい１法にＪるしかない。叩り、種々のプロレスのマス
クの全てのＮ法を一様に縮めて、その結束前られる回路
がつ〕、−バー１の−・層小さな面積につくれる様にり
る。ＭＯ８ｌ’ｌ土回路の倍率は、ある回路が占めるつ
１−ハ面積をある限界内に抑えるのに有効である。集積
回路の１８率を定める時の１つの制約１３１、種々のマ
スクを形成し、その整合を保つ為に使われる％”（４製
版技術である。

＝−層面積の小さいｌ）　ＲＡ　Ｍセルを竹る１（゛特
に重要な別の制約【よ、記憶１−＋７バシクの静電容量
を少なくとも特定の値にしな（づばならないことである
。十分な静電容量があれば、１ヤパシタに電荷を記憶し
、後で雑音及びイの他の電気的／、に干渉に較べて検出
し得る様な、有意の大きざを持′つ信号として１り元す
ることが出来る。史に、記憶ＩＶＩバシタの静電容量は
、メ七りの１■通の読取及び古透み動作に較べて、メモ
リのリルッシニ＋・リイクル時間が目９、つ稈にならな
い様な値にし／Ｉ−りればならない、１ 一髪ｌｌバシタの記憶容絹を犠牲にせずに、ＤＲＡＭヒ
ルのレル＼１法を小さくする種々の方式が採用されてい
る。半導体のつ■−八へ積を節約する為に二従来？６通
に用いられている１つの方式は、キャパシタ記憶素子を
セルの表面に作られるトランジスタの干に形成ザること
である。これは、基板の表面にＶ字形の溝を形成し、Ｖ
字形の渦の傾斜面にセルのトランジスタを形成し、その
下にキ１？パシタを形成Ｊることによって達成される。

この形式の装置は酋通Ｖ　−、Ｍ　ＯＳ装置ど呼ばれる
。装置のＶ字形の渦は、ｇ根の場所を節約づ−るのに有
効で・あるが、Ｖ字形の溝を持つ装置の不規則な輪郭の
ンスク及び製造には困九が伴なう。

小さな区域内に多数の半導体装置を配置することに伴う
問題は、ウェーハに入るα粒子によって電ｒ及σ正孔の
′、セイｄ■が発生されることによる誤動ｆ１（・ある
３、隣合った回路の間の間隔が密であると、α粒子にＪ
：って一方の回路に発生された電子又はｊｌ−孔の電拘
が隣の回路に転送され、誤動作の原因を作る。こういう
ことが起ると、隣合うヒルが一時的に接続され、情報が
失われる可能１（１がある。。

α粒子による干渉は特に論理回路の動作を乱し、正孔又
は電子が充電されＣいるキＹｌパシタ極板に加えられる
ことによって、小さな記憶キャパシタがたノうまち放電
づる時、ｌ）　ＲＡ　Ｍ　セルでは特に茗しい。

以上の説明から、基板の場所を極く（り・かじか必要と
しないが、静電容量の記憶能力を犠１１にし４ｒい様な
ダイナミック・ランダム・メモリ装ｄに対づる要望があ
ることが判る。それに伴って、α粒子の問題に対重る抵
抗力が−・層大きく、現在の方法の技術を用いて容易に
１」つ経済的に製造することの出来る様なりＲΔＩＶＬ
Ｉ？ルに対１−る需要が存在する。

問題点を解」と１」夕１１グ」二段ｄ虹υ１１１本弁明
では、従来の方法及び装置に伴う欠点及び難点を少なく
し又はなくす様な改良されｌこＤ　ＲＡＭ装置及びその
製法を提供する。本発明では、ＤＲＡＭセルのトランジ
スタ及びキ１７バシタ索子の両方が、ウェーハの面に対
して横方向に作られ、こうして非常にこじｌυまりした
メモリ・セルが得られる。

本発明の好ましい実施例では、基板の上にエピタ、１−
シＶ／ル層をデポジットし、環状又は円周方向の１〜レ
ンチをその中に形成する。ｌ−レンチの向い合う側壁を
形成づ−るエピタキシャル領域は拡散方法によっ−で強
くドープする。環状１〜レンチより外側のドープされた
領域が、隣接する４個のセルに対りる半導体キャパシタ
領域を形成し、これに対してトレンチによって囲まれた
ドープされた領域がこの明細書で云うセル・１ヤパシタ
のコア極板を形成する。その後環状トレンチの側壁を酸
化して、キャパシタの誘電体を構成する薄く絶縁体を形
成する。次に環状トレンチに保護用の多結晶シリ：１ン
を被覆Ｊる。環状トレンチが基板の中に深く形成され、
キレパシタのコア極板とは反対の導電−一シの多結晶シ
リコンで充填される。多結晶シリコンで充填されＩこト
レンチがキャパシタの外側の円周方向の極板を形成し、
これは隣合うセルのキャパシタの外側極板ど共イ」であ
る。−Ｘｉ＋パシタの円周方向の極板は、ウェーハトの
各々のヒルを電気的に隔１１１する為にアース電位に保
たれノこ基板と電気的に接触している。

キＶパシタの拡散による一１１１ｉｉ＆の土にあるＸｔ
ビタギシャル層の軽くドープされたシリ−１ン部分が、
ヒル・トランジスタに対する半導体領域になる。トラン
ジスタ領域に重なる場所に、メｔす・アレーのビット線
ストリップを形成Ｊる導電ポリシリコンの強くドープし
た層がγポジットされ１つパターンが定められる。ピッ
１へ線ス１〜リップの開口及びエピタキシ１フル・１−
ンンジスタ層を介して、その下にあるキ１７パシタの拡
散による１ア極板に浅い１へレンチ又は空所を１−ツチ
刀る。処理されたつＪ−ハをつ［ツ１〜・］ツヂに掛【
Ｊると、これによってそれまでに形成された表面のニー
酸化シリコンの−・部分が除去され、こうして空所の側
壁にアンダカットを形成する。多結晶シリコ１２層が基
板の表面及びトランジスタ空所の中に同形にｊ′ポジッ
トされる。酸化物の横方向の１ツチングによっ−（形成
されたアンダカット部分にもポリシリコンが−ｊボジッ
１−される。イの後酸素雰囲気内で基板の温度を高くし
て、同形ポリシリコンの一部分を酸化し、薄い絶縁層を
形成して、セル・トランジスタのゲート絶縁体を構成す
る。この高い温度にＪ、す、ドープされたビット線から
不純物がアンダカツト部分にデボジッ］・されたポリシ
リコンへ駆逐され、こうしてトランジスタの半導体ソー
ス領域を形成する。

トランジスタ空所を埋めるのに十分な程度に、追加のＩ
！導電ポリシリコン処理済みウェーへの表面にデポジッ
トされる。このポリシリコンのパターンを定めて、メモ
リ・アレーのワード線を形成する。１ヘランジスタ空所
を埋める導電ポリシリコンが、１〜ランジスタのグー１
〜導体になる。

こうして、空所の酸化物がゲート導体を取囲み、垂直の
向きのトランジスタのソース及びドレイン領域がゲート
酸化物に外接する様にして、トランジスターキｉｒパシ
タ・セルが形成される。キャパシタの＝１）′極板に重
なって、ゲート酸化物に外接する、最初にデポジットさ
れた■ビラ４シ１Ｐルロ料が、ソース及びドレイン領域
を隔てるトランジスタの導電ブトンネルを形成する。１
側の１〜ランジスタのソースがピッ１へ線及び［・ラン
ジスタの能動領域の両方として作用りると云う技術的な
利点が得られる。下側のトランジスタの能動ドレイン領
域もキャパシタのコアＩ４８仮として伯用伏る。

こうして構成されたメ［す・セルは、トランジスタの上
に面積の大きな二１ヤパシタの極板を形成し、１〜ラン
ジスタ空所の酸化物側壁に沿つＣ垂直にトランジスタを
形成することにより、基板の面積を節約Ｊる。セル・キ
１１バシタの静電容り口よ、それを基板の横方向ではな
く、その中に深く形成し、それを酸化物の誘電体及び外
側の周辺の極板で取囲むことにより、大きな値に保たれ
る。二ｔ１１バシタの外側の周辺の極板は基板と同じ導
電型であり、隣合う４個のヒル・−１−１１パシタと１
４仮として共有である。この発明のセル構造の小片な技
術的な利点は、キャパシタの誘電体殻体が、ヒル・トラ
ンジスタ及びキャパシタのコア極板の両方を−〇　− 隣合うセルから隔離し、こうして隣合うセルに入射した
α粒子によって発生される電子及び正孔によるｉｔ動作
を少なくすることである。

本発明のその他の特徴及び利点は、以下図面について本
発明の好ましい実施例を更に具体的に説明する所から明
らかになろう３１図面全体にわたり、同様な部分には同
じ参照記号を用いている。

実　　施　　例 第１図は普通のダイナミック・ランダムアクセス・メ七
り・アレーの４個のメモリ・セル１０゜１２．１４．１
６の回路図である。メモリ・セルはトランジスタ１個の
形式であり、例えばセル１０では、トランジスタ１８を
持っていて、これが関連１Ｊる記憶キャパシタ２０を開
閉自在にビット線２２に接続する。ビット線２２はメモ
リの死線と呼ばれることもある。トランジスタ２４及び
主１アバシタ２６を持つセル１６の様な、多数の他のセ
ルの同様ムトランジスタら、ビット線２２に接続されて
いる。各々のトランジスタ１８．２４は、ビット線２２
ど関連するキャパシタの間で電荷を結合する様に作用す
る。メモリ・セル・−１＝　ｔｌパシタが、ビット線に
あるディジタル情報に対応りる電荷をタイノーミックに
記憶する記憶索子を構成ηる。トランジスタ２８．３０
及び関連Ｊる記憶−ＶＶパシタ３２．３４が同じ様に２
番［１のピッｌ−線３６に接続されている。勿論、典型
的４「メしり・アレーは、ビット線に接続されるセルが
史に多く、ビット線も更に多い。

セル１２のトランジスタ２８及びセル１４の１−ランジ
スタ３０が夫々ビット線３６に接続されると共に、対応
するワード線３８．４０に３Ｊ、って個別に選択可能で
ある。メ１り書込みり」伯の間、所望のワード線３８又
は４０をアドレスすることにより、夫々トランジスタ２
８又は３ｏが導電状態に駆動され、ビット線３６からの
電荷を関連するキャパシタ３２又は３４に転送づる。叩
ら、ビット線３６にディジタルの１又はＯ信号が現れる
時、ビット３６に接続された１〜ランジスタ２８又は３
０の一方が導電状態に駆動され、こうしててれを表わす
電荷を選ばれたキレパシタ３２又は３４に記憶覆る。典
型的なダイナミック・ランダムアクヒス・メモリ・チッ
プが百万個を越えるこの様なヒルを持つことを承知され
たい。ワード線３８゜４０がメしり・セル・トランジス
タ１８．２４に−し接続されて、ピッ１〜線２２と夫々
の記憶キヤベツ’）２０．２６の間でら選択的に電荷を
結合することが示されている。

対応する多数のビット線及びワード線を用いることにＪ
こり、アレー全体の各々のセルをアドレスすることが出
来る。各々のセルは、所望のセルで交Ｘ−１−るビット
線及びワード線を付勢することによって、選択的に７ク
ゼスづることが出来る。書込み動作を行なう時は、ビッ
ト線３６を所望の論１！１．！　１又はＯで駆動Ｊ゛る
と同時に、ワード線４０を駆動して、交わるセルのトラ
ンジスタ３ｏが導電Ｊる様にし、こうしてセル・キャパ
シタ３４がこの論理１又はＯの電荷で充電される様にす
る。アクヒスされたセル１４を読取る時は、選ばれたセ
ル・ｌ・ランジスタ３０を導電状態に駆動し、キャパシ
タ３４から選ばれたビット線３６に放出された電荷を感
知する。メモリ・セル１４を形成Ｊるのに必要な部品の
数は少ないが、白万個を越えるこの様なセルを持つメ［
りを！ｌｌ造づる時、相当の基板の場所が必要になるこ
とが叩解されＪ、う。

第２図は、本発明の考えに従って製造された、第１図に
対応するアレーの１つのトランジスタ・セルの断面図で
あり、同様な部分には同じ参照数字を用いている。メモ
リ・セル１４が隣のしル１６と共通のワード線４０に接
続されることが示されている。メモリ・セル１４が、別
の隣のメ七り・セル１２と共有の分割ビット線３６に接
続されることが示されている。同様に、図示のアレーの
４番目のメ七り・セル１０が、セル１２ど共通のワード
線３８及びセル１６と共通のピッ１〜線２２に接続され
る。

メモリ・セル１４が、部分的にワード線４ｏと一緒に製
造された絶縁ゲートＦＥＴｌ−ランラスタ３０を持って
いる。ワード線４ｏがそのグー１〜導体４２となる。薄
い酸化物絶縁物４４が、１〜ランジスタのゲート導体４
２をトランジスタの導電デ１７ンネル４６から隔てる絶
縁体を形成する。分割ピッ１〜線３６の部分４８．５０
が１−ランジスタ１４のドレイン領域を形成する。コア
極板と呼ぶ著しくドープした半導体領域５２がトランジ
スタ１４のソース領域を形成覆ると共に、キャパシタ３
４の−１）の極板となる。薄いキャパシタ誘電体５４が
キレパシタの半導体コア極板５２を第２の半導体領域５
６から隔てる。この半導体領域５６がキャパシタの外側
の環状又は円周方向の極板を形成づる。本発明の好まし
い形式では、キャパシタのコア極板５２はＮ形不純物で
ドープし、外側極板５６Ｇよ反対の導電型にする。キト
パシタのコア極板５２がトランジスタ１４のソースをも
形成するが、キャパシタの外側極板５６は隣合う他のキ
ャパシタの極板にもなる。キャパシタの外側極板５６が
チップの基板５８に電気接続される。基板５８は、メモ
リ・セル１４を隣のメモリ・セルから電気的に隔離する
様に作用する、アースの様な電位に接続される。他の記
憶セル１０．１２．１６も同様に構成されている。

動作について説明Ｊるど、ピッ１〜線３６　（１）　：
ｉ’イジタル電圧を表わす電何をセル・１−ドパシタ３
４に記憶しようとする時、ワード線４０に１１の電圧を
印加することにより、１〜ランジスタ１４をＳ電させる
。その結果、ピッ１〜線３６の電イ４又ｔ３１ぞの不在
が、トランジスタのドレイン領ｌｌ１４８，５０からソ
ース領域５２へ伝わり、こうし−’ＣＩ：　ｖバラタ３
４に記憶される。メｔす・セル１４の読取動作を行なう
時ｂ１ワード線４０に電几を印加してトランジスタ１４
を導電さｕｌこうしＣそれまでにキャパシタ３４に記憶
されている電ｒｊｉがあれば、それをビット線３６に転
送りる。読取ＩＪＪ　ｆ’＋の間、センスアンプ回路（
図面に小してイ【い）がピッ］−線３６の電向の有無を
感知する様に信用し、こうしてセル・キ１７バシタ３４
か１う論理１を読取ったか論理Ｏを読取ったかを確認す
る。

第３図はメモリ・アレーの平面図で、本発明に従って構
成された９個のセルを示している。ビット線２２．３６
が前に述べＩζ様に、ワード線３８゜４０と交差する。

セルを全般的に矩形として示しであるが、セルをこの他
の形にすることも同じ様に望ましいことがある。メモリ
・セル１０のキャパシタ３４が半導体材料からなる中心
のコア極板５２を持っている。キャパシタ誘電体５４が
キャパシタの中心のコア極板５２を使方の極板を形成す
る外側にある環状の半導体領域５６から隔てる。

キ鬼？パシタの環状極板５６がキャパシタのコア極板５
２の全体を取囲んでおり、誘電体５４によってそれから
絶縁されている。破線６０がセル１０の全体的な境界を
示しているが、全てのセル誘電体の外側にあるアレー内
の全ての半導体材料が同時に形成されるから、この境界
は任意であることを承知されたい。全てのセル・キャパ
シタの外側極板が、好ましい実施例ではアースされてい
る基板と共通に形成される。メモリ・セル１０の幾何学
的な形により、ウェーハの横方向の面積をあまり必要ど
Ｕずに、静電容量の値を大きくする。本発明は、横方向
には局限されて、基板の中に伸びる、キャパシタの極板
面積を大きくした３次元の記憶区域を提供するから、こ
れは従来公知のメモリ・セル・キ１！パシタに較べて技
術的な右利さである。各々のヒル・１〜ランジスタを全
体的にビット線とワード線の交差部の下にある場所に形
成することにより、更にウェーハの面積が節約される。

ワード線及びビット線が２ミクロン幅で、その間の隔た
りが１ミクロンであり、セル誘電体の間の隔たりが１ミ
クロンである時、破線６０によって限定されたセル面積
は９３ｐ方ミク［１ンと云う様に小さくすることが出来
る。史に薄い誘電体絶縁体５４によって限定されたキャ
パシタの二１７極板の周長は８ミクロンと云う様に大き
くづることが出来る。第３図のアレーのセル１０は、ａ
　＝　ｂ　−２ミクロン、Ｃ＝ｄ＝１ミクロン及びＣ・
・１″−０，５ミクロンと云う用法条件を充た寸時、こ
の様な大きな静電容量対つＪ−へ面積比を達成する。

こういう寸法を持つ装四を処理する半導体製造技術は、
現在利用し得るものである。

メモリ・セル１４の製造工程が第４図乃至第１４図に逐
次的に示されている。この発明のメ−しり・セル１４は
、関連するビット線３６及びワード線４０と共に、普通
のシリコン半導体技術及び材ＦＮ＋を用い−Ｃ構成する
ことが出来る。シリコン半導体基板５８を、その十にメ
モリ・アレー全体を形成覆る基本どして使う。基板５８
は厚さ約５００ミクロン程度であってよく、Ｐ形不純物
で著しくドーブリ−る。Ｐ−１！１５８がこの例のメモ
リの全てのセルに対して共通であり、このＰ十基板材料
と、セルの素子を形成するＮ形半導体材料とによって形
成されるダイオードを逆バイアスするのに十分な大きさ
を持つ電圧源に接続される。

第４図に示す様に、基板５８の上に、約８乃至１０ミク
［ｌンの深さを持つドープされたエピタキシャル層６２
をデポジットする。云うまでもないが、本発明の例示は
実尺ではなく、本発明の細部をはっきりと示す様に描か
れている。エピタキシャル層６２が、その中にメモリ・
セル１４のトランジスタ３０及びキャパシタ３４を作る
半導体材料どなる。］ニビタキシャル層６２は硼素の様
なＰ形不純物で、約１０乃至１５オーム／Ｃｍ２の比抵
抗を持つ様な濃度でドープされる。この後、エビタキシ
ャル半導体材利６２を酸化しで、約１ミクロンの厚さを
持つ二酸化シリ−〕ンの表面層６４を形成する。フＡト
レジス１−月Ｆ１の層６６を酸化物絶縁層６４の表面の
十に拡げ、パターンを定め−で環状トレンチ間口を限定
Ｊる。この１ｔｆｌ　ｒ−１が、第４図の断面図ではト
レンチ開０６８，７０とな−）で見える。ウェーハのメ
［す・ｔ＝ニル域で（３１２、各セルの周りの環状トレ
ンチが隣合うセルと共通Ｃあって、格子の網目（第３図
）を形成でる。後で史に詳しく説明するが、エビク）−
シャル層６２にｔよ開口６８．７０の間で（ＩＯ状１〜
レンチの中心に）横方向の四角の空所が形成され、半導
体月別−（”　ｌ’ｌ！めで、セル・トランジスタ３０
のグー１〜導体で形成する。

製造方法の説明を続１Ｊると、α１１１されたつ■−ハ
又はスライスを第１のＴツヂに掛ける１、これによって
、トレンチ開ｎ６８，７０から露出Ｍる絶縁酸化物層６
４が取除かれる。、その後、処理されたウェーハをＨＣ
ｌを用いたプラス′マ方式によ−）で行なわれる様なド
ライ形の第２の１−ツｆに掛Ｇ′Ｊる。浅い環状トレン
デフ２が約２ミクロンの深さにエッチされ、幅は約１ミ
クロンである。第４図はエピタキシャル層６２にトレン
チ７２がエッチされた後の処理済みウェーハを示す。ト
レンデフ２は環状である為、断面では相隔たる２つのト
レンチとな−）で見える。

酸素ブ゛ラズマににつてフォトレジスト・マスク層６６
を除去し、第５図に示す様に、ウェーハの上に二酸化シ
リコン層７４をデポジットする。デボジッ１〜された二
酸化シリコン層７４は同形であり、この為ウェーへの上
面とトレンチ７２の全ての面を覆う。同形の二酸化シリ
コン層７４の厚さは７００乃〒８００人であってＪ：い
。処理済みウェーハを、周知の様に、垂直方向にだけ作
用し、最初にデボジッ］・シたのと等しい深さまで表面
酸化物層を除去する様に作用する形式のドライ酸化物１
］ツチに掛りる。

第６図は酸化物Ｊツヂが所望の深さまで完了した後の処
理済みウェーハを示す。これから判る様に、２番目に形
成された酸化物の内、残る酸化物は、トレンデフ２の側
壁にデポジットされたものだけである。側壁酸化物７８
がトレンｆ−の側壁の外周を覆い、酸化物層８０がトレ
ンブの側壁の内周を覆う。図面は実尺でｔユないが、側
壁酸化物８０がセル１４に関連し−Ｃおり、側１．Ｍ化
物７８が直径上で向い合う２つの隣のセルに関連してい
ることに注意されたい。重要なことは、王ビタ：鬼−シ
ャル層６２の内、露出しているのは、トレンデフ２の底
８２を形成づる部分たりであることである。

この処理ウェーハをドライ形シリコン・プラズマ・エッ
チに再び掛ｔプ、二［ピッキシ１？ル層６２の中に更に
入込む深いトレンチ延長部８４を形成する。これが第７
図に示されている。この結果得られるトレンチの深さは
約７乃至８ミクロンｒある、。

次にＮ形不純物を高いｌ１ｌｆｆでエピウニ１−シ１１
ル１ｔｉｌｉ６２の中に拡散し、区［８６をＰ形半導体
材料からＮ形半導体）４料に変換づる。Ｎ形半Ｓ体区域
８６はセル１４に対してトに１イダル形であり、イの中
心が魚８８に来る。この製造又はこの発明の操ｆ１にと
って不可欠ではないが、Ｎ形半導体区域８６が中央に拡
散され、こうしてエピタキシャル層を隔離された上側領
ＶＬ９０及び下側領域６２に分離することが示されてい
る。Ｎ形拡散区ｈｉ８６がメモリ・アレーの他のセルの
キャパシタのコア極板５２を形成づる。後で説明するが
、トレンチが更に深く形成され、ドープされたポリシリ
コンで埋めて、λニー７パシタの円周方向の極板５６（
第２図）を形成する。

Ｐ形二［ビタキシャル材料の隔離されたアイランド９０
　／ｆｉ　Ｍ板を形成し、その中にメモリ・セル・トラ
ンジスタ３０が製造される。容易に判る様に、浅い１〜
レンチの側壁上にデポジットされた二酸化シリ１２層７
８．８０が、Ｎ形不純物が隔離された」−側］〕ビタキ
シャル領域９０に拡散するのを防止するマスクとなる。

この結果得られた半導体構造は第７図に示す様になる。

深いトレンブー８４をドライ・プロセスによって再びコ
ユツチして、それを下向きに伸ばし、エピタコ１−シヤ
ル層６２を完全に通り抜けて、Ｐ十形基板５８の途中ま
で入る様にする。この第３のトレンチ延長部９１が第８
図に示されている１、この第３のトレンチ・エッヂも異
方性であり、この為、り１２のトレンチ８４を下向きに
だ）−Ｊ伸ば寸。

別の二酸化シリコン層９２をつ］−−ハの表面の上に同
形にデポジットする。この−酸化シリ−１ン層９２が誘
電体５４を形成し、Ｎ１−形のｌ−ｐバシタのコア極板
５２をこの後で形成されるに１１パシタの外側極板５６
から隔てる。薄い誘電体５４を利用づることによって、
セル・−１：　ｐバラタ３４の静電容量を最適にし、今
の場合は、約２００人の二酸化シリニ］ンの厚さを用い
る。キｐパシタの誘電体どなる酸化物層９２は品質が高
いしの、例えばピンホールの様な欠陥のイ１いｂので＜
ｒ　ＬＪればならない。キャパシタ誘電体の酸化物層９
２を保護する為、ウェーハの表面に多結晶シリ−１ン層
９６がデポジットされる。ポリシリ−コン９６が１）形
ドーパントを含み、好Ｊ：シクは約６００　℃で、低化
化学反応気相成長方法によってデボジツｌ＝される。

ポリシリコン層９６は約１．０００人の厚さにｆポジッ
１−される。

次につ［−ハを、ポリシリコン９６が垂直方向にだり除
去される様なエツチング方法に掛りる。

その結果、ウェーハの上面にデポジットされたポリシリ
コン層９６及びトレンチ９１の底にデポジッ１〜されｌ
こポリシリコン層９６が除去される。残るポリシリコン
は、深いトレンチの内周及び外周の側Ｍ？　ｔ−に存在
するものだけであり、こうしてキ髪・バシタ誘電体の酸
化物層５４を保護する。二酸化シリ−］ン層９２が向き
依存性を持って垂直方向に］−・ソヂされ、こうしてつ
Ｉ−への頂部を覆う二酸化シリコン及びトレンチ９１の
底に形成された二酸化シリ丁１ンの一部分をも除去する
。第９図はポリシリ了１ン・エッチ及び二酸化シリコン
・エッヂの１ｕのつ」−−ハの構造を示している。重要
なことは、１〜レンヂ９１がＰ＋形基板５８の中まで形
成されＣいることである。

第１０図に本号様に、ｌ・レンチ９１をＰ十形多結晶シ
リ■１ン９８で狸める。このシリコンがトレンブー９１
の側壁の内張りとなるＰ形ポリシリコン９６並びに１〕
ト形阜板５８の両方と合体する。多結晶シリコンの埋戻
し部分９８が、誘電体５４に外接するキャパシタの外側
極＆５６を構成する１゜メ［す・アレーのトレンブー格
子全体がポリシリ了１ン９８で埋められ、こうして４−
ヤパシタの仝での外側極板を同時に共通に形成する。

Ｐ＋形ポリシリコン層９８は、トレンチ９１を埋めるの
に十分な厚さになるまで、６通の低圧化学反応気相成長
方法によってデボジッ！・される。

その後、ウェーハの表面ｔ；Ｌ、Ｐ＋形ポリシリコポリ
シリコン１ツヂ速度を持つ種類の７７１〜レジスト層１
００で覆うことににす、この表面を〜１１面化する。第
１０図に見られる様に、）Ａヒレジス１〜１００は同形
ではなく、こうしてトレンチ９１内にポリシリコン９８
を同形にデボジッ１〜づ−る時に存在する様な表面の三
］］月形部分を形成せずに、ポリシリ」ン９８を覆う１
．「ン［−ハを゛丁ツｙし、こうして）Ａヒレジス１へ
層１００全体を除ノ、し、ポリシリコン９８の表面部分
は、破線１０２′ｃ示ず点までトレンチ内に］ツヂされ
る。−４酸化シリコン６４はこのエッチによって影響を
受け４゛、こうして略アポジットした時のま）に残る。

第１１図に見られる様に、ウェーハの表面の上にＩ９い
＝Ｓ化シリコン層１０４をデポジットする。

フォトレジスト・マスク１０６をウェーハの表面の１ｍ
に拡げ、つＴ−ハの表面の平面化を助ける。

前に述べた様に、平面化は、所望の深さに達づるまで、
二酸化シリコン１０４と同じ速匪でフォトレジス１−層
１０６をエッチすることににつで達成される。然し、こ
の平面化工程では、二酸化シリ丁１ン６４及び１０４の
全部が除去されるまで、エツチング・プロセスを続ける
。ウェーハの上に制御されｔ、：Ｅ）ＯＯへの熱二酸化
物層１０８を成長さける。

第１２図は平面化された上面１１０を持つ二酸化シリ−
」ン１１４１１０８を示ず。二酸化シリコン１０８は、
キャパシタ誘電体５４、及びトランジスタの１ピタギシ
１アル基板９０に重なる部分１１２を含めて、つ［−ハ
全体にわたって均質である。厚いドープされた導電ポリ
シリコン層１１３が二酸化シリコンの表面１１０の上に
デポジットされる。

ポリシリコン層１１３はＮ形不純物でドープされていて
、ビット線３６（第２図）の根拠となる導電度の高い材
料の層を作る。ボリシリニ１ン層１１３をマスクすると
共にパターンを定めて、第１２図に示１様なビット線３
６を形成覆る。次に二酸化シリコン層１１４をウェーハ
の表面にデポジットし、やはりマスクし、フォトレジス
ｌ−層（図面に示してない）ににってパターンを定めて
、トランジスタのエピタキシ１シル領域９０の白土に聞
［］１１６を形成する。ぞの後、このフＡ１−レジメｌ
〜をマスクとして使って、ビット線３６の・部分を下向
きにエッチする。その十にある二酸化シリコン層１１２
もエッチする。この工程の間、第１３図に見られる様に
、その下にあるＮ＋＋半導体領域５２の一部分を含めて
、Ｐ形のトランジスタのエピタキシャル基板９０もエッ
チされる。

空所１１７の形に半導体材￥１１をエツゾングする為に
ドライ・プラズマ・］１ニッチ・ブ目セスを利用する。

ポリシリコンのピッ１へ線に形成され！ご空所１１７が
ビット線を分割し、部分４８及び５０を形成ηる。ウエ
ツ］・・エッチを用いて、二酸化シリ゛−１ン層１１２
の一部分を横方向に除去し、参照数字１１８及び１２０
で示ず区域にアンダカットを形成する。このウェット・
エッチが、ビット線のストリップ３６を形成するＮ十形
半導体材料をコニップングする為のマスクとして前に形
成された二酸化シリコン層１１４をも除去する。ウェー
ハの表面の上に同形の多結晶シリコン層１２２をデボジ
ッ１−する。この多結晶シリコン層１２２がトレンチ９
１と共にアンダカツ１〜区域１１８．１２０を埋める。

酸化物層１１２の厚さは約５００人であるから、同形の
ポリシリコン層１２２は、アンダカツト区１１１８．１
２０を埋戻す為に、少なくとも２５０人の厚さがなけれ
ばならない。

本発明の工程に従ってこれまで処理された一りエーハを
、約１．０００℃の温痕に於ける蒸気又は酸素の存在と
ムう様なシリコンを酸化する雰囲気にさらす。ポリシリ
コンの酸化により、シリコン材料が薄い酸化物１ｆ１１
１９に変換される。酸化物層１１９が約５００人の厚さ
に形成され、トランジスタのゲート酸化物４４を構成リ
−る。つＪ−ハの高温が若干のドーパント不純物をＮ１
−形多結晶ビット線部分４８及び５０から、アンダカッ
ト１１８及び１２０を埋めるポリシリコン材料の中に駆
逐される。これが第１４図に示され−Ｃいる。実際、Ｐ
形のトランジスタの−Ｌビタ４−シトル基板９０の一部
分がＮ形Ｕ料に変換され、こうしてセル・トランジスタ
のドレイン領域１２６を形成する。

トランジスタのドレイン領域１２６が薄いゲート酸化物
４４の周りを円周方向に伸びる１１図から判る様に、ビ
ット線ストリップ３６のピッ１−線部分４８及び５０が
、拡散されたポリシリコンのアンダカット領域１１８及
び１２０を介しＵ、トランジスタのソース領域１２６と
電気的につながる。

■ビタキシャル基板区域９０が、トランジスタ３０の伝
達領域を形成づる半導体材料を構成する。

前に述べた様に、その下にあって、キャパシタ３４のコ
ア極板を形成づるＮ＋形領領域５２、トランジスタ３０
のソース領域を構成する。

著しくドープされたＮ−１形ポリシリ：１ンの厚い同形
の層１２８がウェーハの表面にデポジットされ、そのパ
ターンを定めてワード１４０を形成する。ワード線４０
のＮ十形半導体材料が空所１１７を埋め、トランジスタ
のゲート導体４２を形成づる。Ｎ十形ゲート導体４２が
薄い酸化物４４ににってメモリ・セル・トランジスタ３
０の伝達領ｔｔＡ９０から隔てられる。薄い酸化物層１
１９は交差するビット線３６及びワード線４０の間を電
気的に隔離する。種々の材料を不活性化層として利用し
て、つ１−ハを覆うと共に、それを環境から機械的に保
護することが出来る。

本発明のメモリ・セル１４が垂直形であることは第１４
図から明らかである。即ち、トランジスタのソース領域
１２６がドレイン領域５２の上に車なり、このトレイン
領域がキャパシタのコア極板５２にもなっている。セル
を製造する為に、基板の横方向の場所を利用する代りに
、ウェーハの垂直方向の区域を利用し、ウェーハの面積
を節約する。第１４図にはっきりと示されている様に、
セル・１〜ランジスタ３０がキャパシタ誘電体５４の中
に巣ごもりになり、こうしＵ　セルの外部で発生される
自由電子又は正孔から保護される。−１′＋７パシタの
コア極板５２についても同じ技術的な利点が達成され、
この二１ア極板はα粒子の影響を史に受（）難い。

以上、面積が小さく容量の大ぎい記憶セルの技術的な利
点を持つ改良されたダイナミック・ランダムアクセス・
メモリ・１′！ルを説明した。つＩ−への横方向面積を
節約する為、ビット線及びワード線がセルに重ねて形成
され、その真Ｉ・に作られたトランジスタと接触してい
る。ピッ１〜線ストリツプがトランジスタに重なる区域
で分割され、その中に空所を形成して、ワード線をイこ
に通して表面より下のトランジスタのゲート導体を形成
する。キャパシタが、全体的に１〜ランジスタの１；に
ある半導体領域で構成されたコア極板を持っている。キ
ｔｌパシタの極板は酸化物ににってゲー１〜）＃体から
隔てられており、この酸化物が１−ランジスタのゲート
絶縁体をも形成しでいる。トランジスタのヂャンネルは
垂直向きであって、下側にある半導体のソース領域と下
側にあるドレイン領域の間の導電ヂ＋ｒンネルを作る。

トランジスタのソース領域がポリシリコンのゲート導体
及び絶縁体を取囲む環状の帯として形成され、分割され
たビット線の下側の位置にある。

ピッ１−線の不純物がその下にあるポリシリコンに外方
拡散することにより、トランジスタのソース領域が形成
される。トランジスタのドレイン領域は、キャパシタの
コア極板と連続している特定されていく【い半導体領域
である。キャパシタの半導体」ア極板が薄い、品質の高
い酸化物によって囲まれでおり、これがキャパシタのコ
ア極板をキャパシタの外側の円周方向の極板から隔てる
誘電体どなる。円周方向の半導体キャパシタ極板が、コ
ア極板とは反対の不純物をドープした、ポリシリコンで
埋められたトレンチで構成される。外側の：Ｖヤバシタ
極板が基板と電気的に連続している。

従って、基板をアースした時、円周方向のキャパシタ極
板もアース電位にあり、全てのセルが互いに電気的に隔
離される。

１−ランジスタとキャパシタの両方の手直製造方法を用
いることにより、ウェーへの横方向面積を高度に節約す
るメモリ・セルが提供りることが判る。更に、半導体材
料のプラグ又はコアが一方のキャパシタ極板を形成し、
円周方向の了導体区域が、伯のセル・キャパシタと共通
の使方の極板を形成することにより、静電容量の大きい
記憶素子が得られる。

本発明の好ましい実施例を具体例について説明したが、
特許請求の範囲にＪ二つて定められた本発明の範囲内で
、技術的な選択事項として細部゛にいろいろな変更を加
えることが出来ることを承知され１＝い。

以」−の説明に関連して更に下記の項を開示する。

（１）　　外面を持つ半導体材料の本体に形成された半
導体メモリ・セルに於て、一方の導電型のコア極板、該
コア極板を囲む周辺誘電体、及び該誘電体の周辺を取囲
む外側極板を持つ半導体４ｔ・パシタど、該キャパシタ
のコア極板及び前記外面の間に配置されていて絶縁体に
よってその横方向が囲まれているトランジスタとを有す
る半導体メモリ・セル。

（２）　　第（１）項に記載した半導体メモリ・セルに
於て、前記絶縁体の少なくとも一部分が前記キ１７パシ
タの誘電体を構成する半導体メモリ・セル。

（３）　　第（１）項に記載した半導体メモリ・セルに
於て、前記キャパシタのコア極板が前記トランジスタの
ソース領域をも形成する半導体領域で構成される半導体
メモリ・セル。

（４）　　第（１）項に記載した半導体メモリ・セルに
於−Ｃ１前記トランジスタがソース領域に重なるドレイ
ン領域を持っていて、垂直向きのトランジスタを形成し
ている半導体メモリ・セル。

（５）　　第（１）項に記載した半導体メモリ・セルに
於て、前記キャパシタの外側の極板が、複数個の伯の同
様な隣接ηるメモリ・セルと共通のキャパシタ極板で構
成されている半導体メモリ・セル。

（６）　　第（１）項に記載した半導体メモリ・セルに
於て、前記メモリ・セルを構成する基板を有し、該基板
が前記外側の極板に電気接続されていて同じ導電型の材
料で形成されている半導体メ七り・セル。

（７）　　第（１）項に記載しＩＣ半導体メｔす・セル
に於て、前記キャパシタのコア極板が逆バイアスされた
半導体接合によって前記外側の極板から隔離されている
半導体メ七り・セル。

（８）　　第（７）項に記載した半導体メｔす・セルに
於て、前記外側の極板が基板に電気的に接続され、前記
半導体接合が前記コア極板及び身、」板の間に配置され
ている半導体メ七り・セル。

（９）　　第（１）項に記載しＩこ半導体メｔす・ｌ！
ルに於て、前記キャパシタのコア極板が第１の導電型の
半導体材お１の拡散ににって形成され、前記外側のキャ
パシタ極板が、前記」ア極板を取囲／υぐいて、第２の
導電型の半導体材ｒ１で狸められたトレンｆ・内に形成
されている半導体メ−しり・セル。

（１０）第１の導電型の半導体コア極板、該、コア極板
を横方向に取囲む誘電体、及び第２の導電へ１１であっ
て、前記誘電体に外接覆る外側の半導体極板を含むキャ
パシタと、前記」ア極板の１−に形成され（いて、イの
側壁の上に幼いグー１〜絶縁物を持つ空所をもする前記
第２の導電型の半導体トランジスタ基板と、前記空所を
埋める半導体材料によって構成されたゲート導体、前記
半導体基板内にあっ−（前記ゲート絶縁物に外接する第
１の導電をの上側ソース領域、前記コア極板によって構
成されたト側半導体ドレイン領域、及び前記ソース領域
及びドレイン領域の間に配置された前記トランジスタ早
板材料で構成される伝達チャンネルを持つトランジスタ
とを右する半導体メモリ・セル。

（１１）第（１０）項に記載した半導体メ［す・セルに
於て、前１□１．！１〜ランジスタに重なると共に、前
記ｉ〜ランジスタのソース領域の一部分として形成され
たビット線を有りる半導体メモリ・セル。

（１２）第（１１）ｌに記載した半導体メモリ・セルに
於て、前記トランジスタに重・なると共に、前記ピッｌ
−線から前記ゲート絶縁物を形成する絶縁物にｊ、って
絶縁され、前記ゲート導体を形成するワード線を有する
半導体メモリ・セル。

（１３）第（１２）項に記載した半導体メモリ・セルに
於て、前記ビット線が聞Ｌ１を持ら、該聞［］を通って
前記ワード線の一部分が前記空所に入込んで前記ゲート
導体を形成りる崖導体メ−’Ｌ　ＩＪ−ヒル。

（１４）第（１０）項に記載した半導体メしり・セルに
於て、前記外側の１１！バシタ極板が、対応Ｊる複数個
の他の同様なメモリ・セルの複数個の他方のキャパシタ
極板を構成している半導体メモリ・セル。

（１５）半導体メモリ・セルを１１Ｊ造す゛るｆノ法に
於て、誘電体の殻体によって囲まれた半導体キ１７パシ
タの」ア極板を形成し、該」ア極板はＩ−シンジスタの
ドレイン領域をら構成しており、前記誘電体の殻体に外
接するキ１７バシタの外側極板を形成し、前記コア極板
に重なると共に横方向が少なくとも部分的には前記誘電
体の殻体ににって囲まれているトランジスタ基板半導体
材料を形成し、該基板が前記ドレイン領域に隣接して１
〜ランジスタの導電チャンネルを形成し、前記キ！ｉバ
ッタのｌア極板から隔たって前記トランジスタの１．１
内にトランジスタのソース領域を形成する１稈を含む方
法、。

（１６）第（１５）項に記載した方法に於て、半導体月
利にトレンチを形成し、トレンチの表面から不純物を拡
散して、前記コア極板を構成するドープされた半導体材
料を形成し、トレンチの側壁の上に絶縁物を形成して前
記誘電体を構成し、前記トレンチを半導体月利で埋戻し
て、前記外側のキャパシタ極板を形成する■程を含む方
法。

（１７）第（１６）項に記載した方法に於て、前記半導
体月利の一部分に外接する様に前記トレンチを形成する
ことを含む方法。

（１８）第（１５）項に記載した方法に於て、前記外側
のキャパシタ極板を用いて複数個の他のメモリ・セル・
４コアパシタを形成することを含む方法。

（１９）　　基板の十に半導体メモリ・セルを製造する
方法に於て、前記基板の上に第１の導電型の半導体材料
の層を形成し、部分的に前記半導体材料の中に環状トレ
ンチを形成し、該トレンチの上側側壁の上に拡散障壁を
形成し、該トレンチの露出した側壁に第２の導電型の不
純物を拡散して、前２半導体材料の中にキャパシタの＝
１）Ｊ極板を限定し、前記１−レンチを前記１ル板の中
に一層深く形成し、該トレンチの側壁の土に薄い絶縁層
を形成してキ（７バシタ誘電体を形成し、前記トレンｆ
を第２の導電型の半導体材Ｆｌ′Ｃ−埋めて外側の１１
パシタ極板を形成し、前記−Ｖ１／パシタの１Ｐ極板に
Φなる領域で、前記第１の置市をの２Ｆ聯体８利中に空
所を彫成し、該空所の側壁及び底の−１に博い絶縁層を
形成してグー１〜絶縁体を構成し、前記ゲー１へ絶縁体
の周りの半導体材料の上側部分に半導体ソース領域を形
成し、前記空所を狸めてトランジスタのゲート導体を設
りる工程を含む方法。

（２０）第（１９）墳に記載した１ノ法に於Ｃ１前記１
−ランジスタに重なるドープされた半導体のピッ１〜線
を形成し、該ビット線の不純物を１１ｒｉ記キ〜？パシ
タの一１７極板に重なる）１′導体材料の中に駆逐り゛
ることにＪ、って、前記ソースを形成づ゛ることを含む
方法。

（２１）第（１９）項に記載した／ｊ法に於Ｃ１前記ピ
ッ１−線に重なり且つ前記グー１〜絶縁体と連続して形
成される絶縁物によってそれから絶縁されたワード線を
形成することを含む方法。

（２２）第（２１）項に記載した方法に於て、前記ビッ
ト線の中に前記空所と垂直方向に整合する開口を形成１
ノ、前記ワード線を前記開口を通って前記空所の中ｌ＼
影形成る方法。

（２３）第（１９）項に記載した方法に於て、前記基板
及び前記半導体Ｈ料が同じ導電型で形成されていて、前
記外側のキャパシタ極板が前記基板と電気的に連続して
いる方法。

（２４）記憶素子の容量が大きく、ウェーハの横方向の
面積が小さいことを特徴とするダイナミック・ランダム
アクセス・メモリ・セル１４を開示した１、セル１４は
ビット線４０が分割ワード線４８．５０に重なり、その
下に１〜ランジスタ３０があり、更にその下に静電容量
の大きいキャパシタ３４がある。ワード線４０はビット
３６から隔離されてその中を通ってトランジスタのゲー
ト導体どなる部材４２を含む。トランジスタのゲート絶
縁体４４がグー１〜導体４２を覆っていて、トランジス
タの半導体領域４６によって取囲まれ、垂直の１−ラン
ジスタの′４電チ１！ンネルを形成４る。分割ワード線
の要素４８．５０がその下にある１〜ランジスタのソー
ス領域１２６と電気的に接触しでいる。トランジスタの
導電ヂャンネル４６は、４−１アバシタ３４の一方の極
板５２を形成りるその下のトランジスタのドレイン領域
とも接触している。

キャパシタ極板５２は、誘電体絶縁物５４によって環状
に取囲まれたコアである。別の半導体キ１シバシタ極板
５６が誘電体絶縁物５４を取巻いている。

【図面の簡単な説明】

第１図は言過のＤＲＡＭアレーの４個のダイノーミック
・メ七り・セルを丞Ｊ回路図、第２図は本発明に従って
構成されたＤＲＡＭセルの斜めに見た断面図、第３図は
本発明の９個のセルを持つＤＲＡＭアレーの平面図で、
小さなつ１−ハの面積で大きなセルの静電容量を提供す
るセルの形状を示す。第４図乃至第１４図は製造方法の
種々の１−程に於ｃノる本発明のＤＲＡＭセルの断面図
である。 主な符号の説明 ３０：絶縁ゲート電界効果トランジスタ３４：キャパシ
タ ５２：コア極板 ５４：誘電体 ５６：外側極板

Claims (2)

【特許請求の範囲】
1. （１）外面を持つ半導体材料の本体に形成された半導体
   メモリ・セルに於て、一方の導電型のコア極板、該コア
   極板を囲む周辺誘電体、及び該誘電体の周辺を取囲む外
   側極板を持つ半導体キヤパシタと、該キャパシタのコア
   極板及び前記外面の間に配置されていて絶縁体によつて
   その横方向が囲まれているトランジスタとを有する半導
   体メモリ・セル。
2. （２）半導体メモリ・セルを製造する方法に於て、誘電
   体の殻体によって囲まれた半導体キャパシタのコア極板
   を形成し、該コア極板はトランジスタのドレイン領域を
   も構成しており、前記誘導体の殻体に外接するキャパシ
   タの外側極板を形成し、前記コア極板に重なると共に横
   方向が少なくとも部分的には前記誘電体の殻体によつて
   囲まれているトランジスタ基板半導体材料を形成し、該
   基板が前記ドレイン領域に隣接してトランジスタの導電
   チヤンネルを形成し、前記キヤパシタのコア極板から隔
   たつて前記トランジスタの基板内にトランジスタのソー
   ス領域を形成する工程を含む方法。