JPS61225863A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置及びその製造方法に関し、特に
ダイナミックＲＡＭの改良に係る。

〔発明の技術的背景〕

近年、ダイナミ、りＲＡＭの１セル当りの記憶容量を増
加させるために、溝型キセノ４シタを有するものが提案
されている。こうした溝型ギヤ１４シタを有するダイナ
ミックＲＡＭは例えば第３図及び第４図に示すようなも
のであり、以下のような方法によシ製造されている。な
お、第４図は１ビ、ト分のメモリセルの平面図、第３図
は第４図のｍ　−ｍ’線に沿う断面図である。

まず、Ｐ型シリコン基板１表面にフィールド酸化膜２を
形成した後、フィールド酸化膜２により囲まれた素子領
域表面の一部に選択的にＮ−型拡散層３を形成する。次
に、図示しないマスク材を形成した後、これをマスクと
して反応性イオンエツチング法によυＮ−型拡散層３の
一部を選択的にエツチングして溝を形成する。つづいて
、全面に例えばＰＳＧ　［を堆積した後、熱処理してリ
ンを拡散させ、溝に沿う基板１表面にＮ−型拡散層４を
形成する。つづいて、ＰＳＧ膜及びマスク材を除去した
後、熱酸化を行ないキャノ４シタ酸化＠５を形成する。

つづいて、全面に多結晶シリコン膜を堆積し、不純物を
ドープした後、パターニングして溝内にキヤＡ？シタ酸
化膜５を介して埋設されたキヤｔ４シタ電極６を形成す
る。つづいて、キャパシタ電極６上に眉間絶縁膜７を形
成する。

次いで、ダート酸化＠８を形成し九後、全面に多結晶シ
リコン膜を堆積して不純物をドープし、更に）Ｊ？パタ
ーニングてトランスファゲート電極９を形成する。つづ
いて、トランスファゲート電極９及びキ考パシタ電極６
をマスクとして例えばヒ素をイオン注入することにより
Ｎ＋型ソース、ドレイ／領域１０．１１を形成する。

つづいて、全面に眉間絶縁＠ＸＺを堆積した後、ドレイ
ン領域Ｉｌ上の部分を選択的に工、チングしてコンタク
トホール１３を開孔する。つづいて、全面Ｋ　ｋＡ膜を
蒸着した後、・せターニングしてピット線１４を形成す
る。

第３図及び第４図図示のダイナミ、りＲＡＭでは溝の側
壁部分をキセノ９シタとして用いることができる。この
ため、平面的なセル面積が同一であるとして、基板上に
キヤ・９シタ酸化膜を介してキャ１４シタ電極を形成し
た場合と比較すると、溝型キャノ４シタ構造の方が記憶
容量を増加させることができる。

〔背景技術の問題点〕

しかしながら、従来の溝型キャノ平シタを有するダイナ
ミ、りＲＡＭには以下のような欠点がある。

すなわち、素子の微細化が進むにつれ、フィールド酸化
膜２に囲まれた素子領域の面積も小さくなり、その内部
に設けられる溝の開口部面積も小さくなる。一方、反応
性イオンエツチング時のマスク材と基板との選択比がそ
れほど大きくないので、溝の深さをいくらでも深くでき
るわけではない。このため、従来の構造では１セル当り
の記憶容量を期待するほど大きくすることができない。

また、第１層の多結晶シリコンで形成されるキャノ４シ
タ電極６と第２層の多結晶シリコンで形成されるトラン
スファダート電極９との間にソース領域１０を設ける必
要があり、トランスファ？−）電極９のノやターニング
時にキャノやシタ電極６との合わせずれを考慮しなけれ
ばならない。このため、セル全体の面積のうちトランス
ファトランジスタ領域の面積の占める割合が大きくなり
、セル面積の有効利用ができない。

〔発明の目的〕

本発明は上記事情を考慮してなされたものであシ、セル
面積を有効利用して素子を微、固化しても１セル当りの
記憶容量を増加し得る半導体記憶装置及びそのような半
導体記憶装置を簡便に製造し得る方法を提供しようとす
るものである。

〔発明の概要〕

本願第１の発明の半導体記憶装置は、第１導電型の半導
体基板表面に環状の第１の溝とこの第１の溝を囲む第２
の溝を設けこれら第１及び第２の溝が設けられた領域以
外の基板表面に形成された、第１及び第２の溝の深さよ
りも接合深さの浅い第２導電型の拡散層と、前記第１の
溝内に絶縁膜を介して埋設された第１の電極と、前記第
２の溝内に絶縁膜を介して埋設された第２の溝とを具備
したことを特徴とするものである。

このような半導体記憶装置では、第１の溝内に絶縁膜を
介して埋設された第１の電極、第１の溝に囲まれた第２
導電型の拡散層及び第１の溝と第２の溝との間の第２導
電型の拡散層によシトランスファトランジスタが構成さ
れ、第２の溝内に絶縁膜を介して埋設された第２の電極
及び第１の溝と第２の溝との間の第２導電型の拡散層に
よりキャパシタが構成される。また、第２の溝内に絶縁
膜を介して埋設された第２の電極が素子分離領域となる
。したがって、トランジスタの面積を狭く、キヤ、４シ
タの面積を広くとることができ、素子の微細化及び記憶
容量の増大を同時に達成することができる。

また、本願第２の発明の半導体記憶装置の製造方法は、
第１導電型の半導体基板表面に第２導電型の拡散層を形
成する工程と、異方性工。

チングによシ基板の一部を選択的に第２導電型の拡散層
の接合深さよりも深くエツチングし、環状の第１の溝及
び該第１の溝を囲むように第２の溝を形成する工程と、
該第１及び第２の溝の内面を含む基板表面に絶縁膜を形
成する工程と、全面に導体層を堆積した後、ツタターニ
ングして前記Ｋｌの溝内に絶縁膜を介して埋設された第
１の電極及び前記第２の溝内に絶Ｒ膜を介して埋設され
たｆｓ２の電極を形成する工程とを具備したことを特徴
とするものである。

このような方法によれば、Ｊｌｇｌの電極と第２の電極
とを１回の７４ターニングで形成でき、また第２の溝を
素子分離領域として利用するので、従来のように第１の
電極と第２の電極との合わせずれを考慮する必要がなく
、しかも従来の溝型キャノ臂シタを有するダイナミ、り
ＲＡＭの製造工程よりも写真蝕刻法の回数を減らすこと
ができる。したがって、簡便な工程により特性の良好な
本願＄１の発明の半導体記憶装置を高歩留シで製造する
ことができる。

〔発明の実施例〕

以下、本発明の実施例を第１図（、）〜（ｆ）及び第２
図を参照し、製造方法を併記して説明する。

まず、Ｐ型シリコン基板２１の少なくともメモリセル領
域に不純物をイオン注入することによりＮ＋型型数散層
２２形成する（第１図（ａ）図示）。

次に、反応性イオンエツチング法によシ基板シリコンの
一部を選択的、にＮ＋型型数散層２２接合深さよりも深
く工、チンダして、環状の第１のｆｌｌｊｚｓ及びこの
ａｔの溝２３を囲むようにメモリセル領域内で格子状を
なす第２の溝２４を形成する（同図（ｂ）図示）。

次いで、熱酸化を行ない、第１の溝２３及び第２の溝２
４の内面を含む基板２１表面にｙ　−ト酸化膜及びキヤ
・臂シタ酸化膜となる熱酸化膜２５を形成する。つづい
て、第１の溝２３及び第２の溝２４の内部に埋め込むよ
うに全面に多結晶シリコン膜２６を堆積した後、リンを
ドープする（同図（ｃ）図示）。・つづいて、多結晶シ
リコン膜２６をパターニングして、第１の溝２３内に熱
酸化膜２５を介して埋設されたトランスファｆｆ−）電
極（第１の電極）２１及び第２の溝２４内に熱酸化膜２
５を介して埋設されたキャパシタ電極（第２の電極）２
８を形成する。

つづいて、全面Ｋｉｌの層間絶縁膜２９を堆積する（同
図（ｄ）図示）。

次いで、トランスファｆ−）電極２７上の第１の眉間絶
縁膜２９の一部を選択的に工、チングしてコンタクトホ
ール３０を開孔する。つづいて、全面に多結晶シリコン
膜を堆積した後、リンをドープし、更にＡＩパターニン
グて多数のメモリセルにわたって延長されたワード線３
１を形成する。つづいて、全面に第２の眉間絶縁＠３２
を堆積する（同図（・）図示）。つづいて、前記第１の
溝２３に囲まれ九Ｎ＋型拡散層（ドレイン領域）２４上
に対応する第２の層間絶縁膜３２の一部を選択的に工、
チングしてコンタクトホール３３を開孔する。つづいて
、全面にｋＡ膜を蒸着した後、パターニングして前記ワ
ード線３１と直交する方向に多数のメモリセルにわたっ
て延長されたビット線３４を形成し、ダイナミックＲＡ
Ｍを製造する（第１図（ｆ）及び第２因図示、なお、第
１図（Ｏは第２図のＦ　−Ｆ’線に沿う断面図である。

ま九、第２図ウニ点鎖線で囲まれた部分が１ビ、部分の
メモリセル領域である）。

第１図（ｆ）及び第２図図示のダイナミ、りＲＡＭでは
、第１の溝２３内に熱酸化膜２５を介して埋設されたト
ランスファゲート電極２７、第１の＠ＺＳに囲まれたＮ
＋型型数散層ドレイン領域）２２及びＫｘの溝２３と第
２の溝２４との間のＮ＋型型数散層ソース領域）２２に
よりトランスファトランジスタが構成され、第１の溝２
３の底部近傍の基板２１がチャネル領域となる。また、
第２の溝２４内に熱酸化膜２５を介して埋設されたキヤ
・音シタ電極２８及びＮ＋型型数散層ソース領域）２２
によりギヤ／４’シタが構成される。また、キャパシタ
電極２８はその底部近傍の基板２１が反転しない電位、
例えばＯＶに保たれるので、他のセルと電気的に分離す
る素子分離領域となる。

したがって、トランスファトランジスタを第１の溝２３
と自己整合的に形成できるうえ、第１の溝２３の側壁に
沿うＮ＋型型数散層２２ソース、ドレイン領域とし、第
１の溝２３の底部近傍の基板２１ｆ：チャネル領域とし
ているので、平面的な面積を消費せずにトランジスタ領
域とすることができる。ま九、ｇｌの溝２３を囲む第２
の溝２４の側壁を全周にわたって、そのメモリセルのキ
セノ４シタとして利用することができるので、セル面積
及び溝の深さが同一でも、第３図及び第４図図示の従来
のメモリセルよりもキセノ９シタ容量を大きくすること
ができる。

このようにセル面積を有効利用できるので、素子の微細
化及びキヤ／母シタ容量の増大のいずれについても従来
よりも改善することができる。

また、上記実施例のような方法によれば、トランスファ
ゲート電極２７及びキャパシタ電極２８を１回のノ４タ
ーニングにより形成するので、従来のように両者の合わ
せずれを考慮する必要がない。しかも、上述したように
第２の溝２４に熱酸化膜２５を介して埋設されたキセノ
４シタ電極２８が素子分離の作用も有するので、第３図
及び第４図図示の従来のダイナミ、りＲＡＭの製造工程
と比較してフィールド酸化膜を形成する工程が不要とな
り、写真蝕刻工程を少なくとも１回減らすことができる
。また、周辺トランジスタ等のすべてのトランジスタを
メモリセルのトランスファトランジスタと同様にリング
トランジスタとすれば、Ｎ＋型型数散層２２形成する際
、メモリセル領域に選択的に不純物をドープする必要が
ないので、更に写真蝕刻工程を減らすことができる。

なお、リングトランジスタの増幅率は第１の溝２３の幅
と周辺長を変化させることにより変化することができる
。

また、上記実施例では炉型拡散層２２を形成する際、イ
オン注入を行なったが、熱拡散でもよいし、エピタキシ
ャル成長により形成してもよい。

まえ、トランス７アグート電極２７、キセノぐシタ電極
２８、ワード線３１及びピット線３４の材料としては、
多結晶シリコン又はＡＬに限らず他の材料を用いてもよ
い。

更に、上記実施例ではキセノ４シタ電極２８＃：ｌ：Ｍ
２の溝２４の側壁及び底面に沿うような形状としたが、
第２の溝２４を完全に埋設するようＫしてもよい。

〔発明の効果〕

以上詳述した如く本発明によれば微細でしかも記憶容量
の大きい半導体記憶装置及びそのような半導体記憶装置
を簡便に製造し得る方法を提供できるものである。

【図面の簡単な説明】

第１図（、）〜（ｆ）は本発明の実施例におけるダイナ
ミックＲＡＭを得るための製造工程を示す断面図、第２
図は同ダイナミ、りＲＡＨの平面図、第３図は従来の溝
型キャパシタを有するダイナミ、りＲＡＭの断面図、第
４図は同ダイナミックＲＡＭの平面図である。 ２１・・・Ｐ型シリコン基板、２２・・・Ｎ＋型型数散
層２３・・・第１の溝、２４・・・第２の溝、２５・・
・熱酸化膜、２６・・・多結晶シリコン膜、２７・・・
トランスファｒ−）電極、２８・・・キャパシタ電極、
２９・・・層間絶縁膜、３０・・・コンタクトホール。 ３１・・・ワード線、３２・・・層間絶縁膜、３３・・
・コンタクトホール、３４…ピ、ト線。 第１図 第２図 Ｎ３図 ＩＭ４ｒＩ！Ｊ

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板表面に環状に設けられた
   第１の溝と、該第１の溝を囲むように設けられた第２の
   溝とを有し、これら第１及び第２の溝が設けられた領域
   以外の基板表面に形成された、第１及び第２の溝の深さ
   よりも接合深さの浅い第２導電型の拡散層と、前記第１
   の溝内に絶縁膜を介して埋設された第１の電極と、前記
   第２の溝内に絶縁膜を介して埋設された第２の電極とを
   具備したことを特徴とする半導体記憶装置。
2. （２）第１導電型の半導体基板表面に第２導電型の拡散
   層を形成する工程と、異方性エッチングにより基板の一
   部を選択的に第２導電型の拡散層の接合深さよりも深く
   エッチングし、環状の第１の溝及び該第１の溝を囲むよ
   うに第２の溝を形成する工程と、該第１及び第２の溝の
   内面を含む基板表面に絶縁膜を形成する工程と、全面に
   導体層を堆積した後、パターニングして前記第１の溝内
   に絶縁膜を介して埋設された第１の電極及び前記第２の
   溝内に絶縁膜を介して埋設された第２の電極を形成する
   工程とを具備したことを特徴とする半導体記憶装置の製
   造方法。