JPS63254763A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものである。

従来の技術 ダイナミックメモリー（ＤＲＡＭ）では、記憶保持用キ
ャパシタと、読み出しトランジスタが不可欠であるが、
メモリーの高集積化を進めるためには、記憶保持用キャ
パシタの面積を減少させることが必要である。ところが
、α線やノイズによって生じるソフトエラ一対策のため
には、記憶保持用キャパシタの容量は大きい方がよい。

そこで考案されたのが、シリコン基板に溝を掘シ、溝の
側面を記憶保持用キャパシタに利用しようとするもので
ある。この方式によって平面的な占有面積は小さくても
、溝を深く掘ることによって大きな容量を確保できるよ
うになシ、従来のプレーナー型キャパシタ形成方法より
もはるかに大容量のＤＲＡＭを実現できるようになった
が、ただ単に溝を掘シ従来のスイッチングもランジスタ
と並べて配置するだけでは１メガビツト〜４メガビツト
までが限界である。したがって１６メガビツト以上の大
容量ＤＲＡＭを実現するにあたっては、より高密度化を
はかるために、特願昭（３０−１４５５６８に示される
ように記憶保持用キャパシタの上部にスイッチングトラ
ンジスタを設ける方法が提案された。この構造は第４図
に示す例はそのうちの一つのメモリーセルの断面図で、
ＭＯＳ）ランジスタ（スイッチングトランジスタ）の分
離領域の下部に深い溝を形成し、この溝がＭＯＳ）ラン
ジスタを取り囲むように形成され、この溝の側面に記憶
保持用キャパシタを形成したものである。

第４図において、１はｐ形基板、３は記憶保持用キャパ
シタを形成する酸化膜、４は多結晶シリコンのプレート
電極、５はメモリセル間を分離スるｐ形チャンネルスト
ッパ領域、２１．２２はスイッチングトランジスタのソ
ース９と接続されているｎ形拡散領域で信号の蓄積電極
である。８は記憶保持用キャパシタの上部に設けたＭＯ
Ｓ）ランジスタの分離領域、９はソース、１ｏはドレイ
ン、１２はゲートである。１１はトランジスタのドレイ
ンをビット線１４に接続するためのコンタクト領域、１
３は絶縁膜である。

このメモリセル構造は、あまシ深ぐない、即ち比較的製
造が容易な深さの溝（例えば４μｍ程度）でも５ｏｆＦ
以上の容量が得られ、１６メガビツト以上の大容量ＤＲ
ＡＭにも適用できると考えられる。

発明が解決しようとする問題点 しかし、上記構成の溝では大容量化を進めるにあたって
溝の幅を狭くしていくと、溝の側壁に設けた蓄積電極２
１．２２である拡散領域の形成が困難になることである
。この形成には通常イオン注入法が用いられ、開孔部か
ら側壁に対して斜めにイオン注入を行うが、ＤＲＡＭの
大容量にともなって、微細化により開孔面積が小さくな
るのと、キャパシタの容量を確保するために溝を深くす
るために十分な注入角度が得られずに不純物を溝の底近
くの側壁まで注入することができなくなる。

本発明はかかる問題点に鑑みてなされたもので、大容量
ＤＲＡＭを実現するにあたシ、スイッチングトランジス
タの下面の一部又は全部を記憶保持用キャパシタ領域と
しうるメモリーセル構造を提供することを目的としてい
る。

問題点を解決するだめの手段 本発明は上記問題点を解決するため、第１導電型の基板
上に設けた第２導電型の領域をメモリーセルの信号蓄積
電極とし、その蓄積電極上に設けた第１導電型の半導体
領域表面にＭｏＳトランジスタを形成し、ＭＯＳ）ラン
ジスタの分離領域の下部に記憶保持用キャパシタをＭＯ
Ｓトランジスタ領域をとり囲むように設けたものである
。

作　　用 本発明は上記した構成により、従来のメモリーセル構造
に比べて、蓄積電極の形成において、溝部の側壁への斜
めイオン注入という工程を必要としないために、微細化
と大容量化を容易に実現でき、その結果高い集積度を持
つ大容量ＤＲＡＭを可能とするものである。

実施例 第１図は本発明の第１の実施例のメモリーセルの断面図
を示す。尚、従来の構造と同一のものは簡単のために同
図番を付けて説明する。

第１図において１はｐ形基板、２はｐ形基板上に全面設
けられたｎ影領域で信号電荷の蓄積電極である。３はキ
ャパシタとなる酸化膜、４は溝部の中に埋め込まれた多
結晶シリコンのプレート電極、５はメモリーセル間を分
離するｐ形チャネルストッパー領域、６はＭＯＳトラン
ジスタの基板となるｐ影領域、７はＭＯＳ）ランジスタ
のソースと蓄積電極２を接続するｎ影領域、８は分離領
域、１０はＭＯＳ）ランジスタのドレイン、１２はゲー
トでワード線を形成しておシ、１４はビット線で１１は
ドレインとビット線をつなぐためのコンタクト領域であ
る。また１３は絶縁膜である。

メモリーセルの記憶保持用キャパシタはＭＯＳ）ランジ
スタの周囲をとり囲むように形成されている。このため
に極めて効率よく小さな占有面積で、大きな容量を確保
することができ、α線によるソフトエラー耐性、および
ノイズマージンに優れた特性を持つメモリーセルとなっ
ている。また容量が大きいことはセンスアンプの高速化
にも有利であシ、高速メモリーが期待できる。蓄積電極
２は従来の溝の側壁にそって形成された場合に比べて、
溝にかこまれた全領域となっているために、形成時に困
難な斜めイオン注入を行う必要がなく、より微細な寸法
でメモリーセルを実現することが可能である。この蓄積
電極の形成方法は例えば、エピタキシャル成長によって
ｐ形基板１上に容易に形成することができる。また蓄積
電極２の抵抗も従来のものと比べて極めて低く、この点
でもメモリーセルの高速化に有利である。

この構造での問題点はＭＯＳ）ランジスタの基板電位を
直接固定することができず、フローティング基板となる
ことであるが、第１図に示すようにセルのプレート電極
４との間に薄い絶縁膜を介した領域を設けることにより
、容１を介してセルのプレート電極４の電位で擬似的に
電位を固定することができ、メモリーセルの動作として
は問題のないものである。

第２図は本発明の第２の実施例のメモリーセルの断面図
である。図中１〜１４の構成要素は第１図の同一番号の
構成要素と同一である。１６はＭＯＳ）ランジスタのド
レイ／と蓄積電極が寄生ＭＯＳ効果によってシヲートす
るのを防ぐために設けたｐ形のチャンネルストッパーで
ある。これにより深さ方向の寸法を小さく、すなわち溝
部を浅くすることが可能である。

第３図は本発明の第３の実施例のメモリーセルの断面図
である。図中１〜１４は第１図の同一番号の構成要素と
同一である。１６および１７はｐ＋領領域、蓄積電極と
上下のｐ影領域との間に設けられ、ハイ・キャパシタン
スの構造をなしている。

このために記憶保持用キャパシタがより増大することに
なる。

発明の効果 以上述べてきたように本発明によれば、従来のメモリセ
ルに比べて、より深い溝の形成と、微細化した平面寸法
でメモリセルを実現することができるために、より大容
量化、高集積化したＤＲＡＭを可能にするものである。

また、蓄積電極の低抵抗化により、より高速なメモリー
セルを実現する。

【図面の簡単な説明】

第１図は本発明の第１の実施例の半導体記憶装置の断面
図、第２図は本発明の第２の実施例の半導体記憶装置の
断面図、第３図は本発明の第３の実施例の半導体記憶装
置の断面図、第４図は従来例の同装置の断面図である。 １・・・・・・ｐ形基板、２・・・・・・蓄積電極、３
・・・・・・酸化膜、４・・・・・・プレート電極、６
・・・・・・ｐ影領域、７・・・・・・ｎ影領域、８・
・・・・・分離領域、９・・・・・・ソース、１０・・
・・・・ドレイン、１２・・・・・・ゲート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 ％ｎ取 第３図

Claims (1)

【特許請求の範囲】
1. 　第１導電型の半導体基板と前記半導体基板上に設けた
   第２導電型の半導体層と、前記半導体層上に設けた第１
   導電型の半導体層と、前記第１導電型の半導体層の表面
   近傍に設けたＭＯＳ型トランジスタと、前記ＭＯＳ型ト
   ランジスタのソース領域と前記第２導電型の半導体層と
   を接続する第２導電型の接続領域と、前記ＭＯＳ型トラ
   ンジスタと前記接続領域をとり囲むように設けかつ前記
   第４導電型の半導体層表面より前記半導体基板にまで達
   し、側壁に記憶保持用キャパシタとなる絶縁膜を有する
   溝部とを有することを特徴とする半導体記憶装置。