JPS58194368A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 仁の発明は半導体メモリ装置に関するものである。

半導体メモリ装置を構成するメモリアレイのメモリセル
として、絶縁膜に囲まれたフローティングゲートに電荷
を注入して、情報を保持する電界効果型トラシジスタを
用いたものがあり、この電界効果型トランジスタは通常
その構造及びその利用スル物理現象からＦＡＭＯ８（Ｆ
ｌｏａｔｉｎｇ　ｇａｔｅムｖａｌａｎｃｈｅ　　ｉｗ
ｒｊｅｃｔｉｏｎ　　Ｍｅｔａｌ　　０ｘｉｄｅ　　８
ｅｍｉｃｏｎｄｕｃｔｅｒ）と呼ばれている。第１図に
このＦＡＭＯ８の断面図を示す。半導体基板００に形成
されたソースａｐ、ドレイン（２）及びこれにまたがり
絶縁膜（至）を介して形成されたフローティングゲート
（至）コシトロールゲートａ４から構成されている。そ
してこのＦＡＭＯ８においては、基板０Ｑ、ソース（ロ
）をＧＮＤレベルにし。

ドレイン（６）及びコントロールグー）　（１４１に高
電圧を印加し、ドレイン（２）近傍でアバランシェブレ
イクダウン現象を生せしめる。この結果、フローティン
グゲート（２）上に電子が注入されＦＡＭＯ８の　値が
変化して、書き込みが行われることになり、この注入さ
れた電子はフローティングゲート（２）が絶縁膜（至）
に囲まれているためここ６ｃ　ｆｌｌ−持されることに
なる。また、消去は紫外線を照射して、電子にエネルギ
ーを与え、電子を放出させて、　値を元に戻すことで行
われるものである。

ところで、この様に構成されたＦＡＭＯ８にあって、書
き込まれた状態におけるフローティングゲートの電子注
入量を以下の様な簡単な試算で求めてみる。今、コント
ロールゲートα◆電位、ソースＯＩ）、ドレイン（２）
電位をＶＳ、ＶＤ、フローティングゲート（Ｌｌｔｆｆ
ｌをＶＩＧコントロールゲートα４１フローティングゲ
ート（２）間容量なＣ２，７０−ティングゲート（至）
、ドレイン（６）間容鳳をＣ８，フローティングゲー）
　Ｑｌ及び基板０１間容量の和をＣ，、フローティング
ゲート（至）にある電荷層をＱとすると０、（ＶＦＧ　
−Ｖｓ　）＋Ｏ！（ＶＦＧ　−Ｖｄｏ　）　＋０３（Ｖ
ＦＧ　−ＶＤ　）−Ｑ：０　　・・・・・・・・・（１
）が成立する。ここで−例としてＶｃｏ　＝　７．５Ｖ
　、　ＶＤ＝ｌＶにした場合ＶＦＧが０．６Ｖ程度とな
り、この時ソース（ロ）、ドレイン（２）間にチャネル
が形成されると仮定すれば１例えば Ｃ！＝　２５６．２　Ｘ　１Ｏ−１６ＦＣ，＝　　　ｓ
、ｓｓ　ｘ　ｔｏ°１６１？Ｃ□＝　１０２．９　　Ｘ
　１Ｏ−１６ＦになつＣいるとすると、（１）式から Ｑニア、４０２＋　０．４０．−　ｏ、ａ　Ｃ１＝１８
８７．６９２　Ｘ　１Ｏ−１６（クーロン）となり、電
子１ヶ当りの電荷を１．６０２　Ｘ　１０″″１′クー
ロンとすると電ａｌｋＮは。

Ｎ　＝　１８３７．６９２　Ｘ　１０”／１．６０２　
Ｘ　１０−”片１．１５　ＸＩＯ’（個） 「なわち１つのフローティングゲートに約１１５ノｊ個
の電荷が蓄積されていることになる。この電荷が作詩さ
れているうちは、ソース（ロ）、ドレイン（６）。

間にチャネル形成を非常に困轍とし°Ｃおり、コントロ
ールゲート（ロ）に７．６Ｖ以上印加しないとチャネル
が形成されないことになる。このように７０−ティング
ゲート（至）に電荷が蓄積されたＦＡＭＯ８にめって、
＊荷の１つの消失要因として、フローティングゲート（
至）を囲む絶縁膜（至）に欠陥などが存在し、１そこか
ら電子が逃げ情報が消失してしまう場合ともう一つ７０
−ティングゲート（至）に保持された電子に引かれて可
動イオン、この場合士イオンが７０−ティングゲート（
至）近傍に蓄積され、フローティングゲート（２）の電
子の効果を相殺してしまう場合とがある。

従来の場合においで、そのメカニズムを＠１図の璽−１
断面図でゐる嫡２図に基づいてさらに説明を加えると、
もし、　ｙｈｍｏｓのどこか（例えば半導体基板ＯＱ中
９分艦用絶縁膜に）上）に他の素子から生じた可動イオ
ンが存在すれば、この可動イオンはフローティングゲー
ト（２）中の電子が作る電界によって移動し、フローテ
ィングケート（至）の１近、　傍に蓄積されることにな
る。この蓄積された電荷は、フローティングゲート（２
）中の電子の効果を相殺することになり、従ってフロー
ティングゲート（至）中の電荷は減少しないのに、全体
として、この電子が逃げたと同じ効果を及ぼし、情報が
消失することになるものである。

この様な現象は、　ＦＡＭＯ８をマトリクス状に配列し
たメモリトランジスタ群を備えた半導体メモリ装置にお
いてはＮ装な問題となる。すなわち、＠８図はＦムＭ（
Ｊ８を用いたメモリ装置のブロック図の１例を示すもの
であり、　ｕｉ［相］四Ｑ９はそれぞれ、アドレスバッ
ファ、アドレスデコータ、データ入出力回路プログラム
制御回路、（至）は上記第１図および叱２図でボした）
ル０８を一つのメモリセルとしてマトリックス状に配列
したメモリアレイＡ、Ｂ。

Ｃはそれぞれアドレス入力端子、データ入力端子。

ブロクラム制ｋｍ子である。

仁の様に構成された半導体メモリ装置にあっては、近年
、メモリの製造技術か進歩し、Ｒ１細加工が急速に可能
になってきた。それに伴い、メモリ装置の記憶容臘が大
きくなってきている。すなわち第８図のメモリアレイに
含まれるトランジスタの数が飛躍的に増加してきている
。この＃Ｘ果、書キ込み後にメモリアレイに蓄わえられ
る電子の緘も多くなっている。例えば６４キロビツトの
メモリアレイでは前述したメモリトランジスタを使用す
るとすれば、その電子の数は。

１、１５０．０００個Ｘ　６４０００　＝　７．８　Ｘ
　１０”個となり、他の素子に生じた司鯛イオンに対す
る引力も大きなものになってきており、みかけ上の電子
の数は減り情報の保持か問題となる。又さらにメモリ谷
販を増加させる時はさらに大きな同和となる。

この発明は上記した点に１みてなされたものであり、ｉ
ｍｕｓをマトリックス状に配タリしたメモリトランジス
タ群の周囲に、　１１ＭＯ８のドレイン、ソースを構成
する不純物と同一導電型の不純物層を形成して、他の素
子に生じた可動イ４ンの進行を阻止し、記憶保持の時間
を延長し、概信頼性を得ることを１的とするものである
。

以下に、この発明の一実施例を銅４図おまび第５図を基
づいて説明する。第４図は第８図のメモリ装置を半導体
基板（１１上に形成した時の集積回路チップのレイアウ
トを示したものである。第４凶においてαｌＩ（財）は
それぞれ同一の半導体基板αＱ上に形成されたアドレス
バッファアドレスデコーダ、データ入出力回路、プログ
ラム制御回路、　Ｑｉｌは上記半導体基板（１）上に形
成された第１図および第２図に示された１１ＭＯ８がマ
トリックス状に配夕Ｕされたメモリトランジスタ群であ
るメモリアレイ。

に）は上記ＦＡＭＯ８を構成するソース及びドレインを
形成する不純物と同一導電型の不純物拡散Ｊ−で。

メモリアレイ四の周囲を完全に環状にとり囲んで形成さ
れている。

第５図は、−３４図に小したメモリアレイ０優領域の一
番＠部に形成された１−）のメモリセルである１１ＭＯ
８と、このに！ハ但Ｓの周囲で分離用絶縁膜ＱＩＱり同
に形成された不純物層（イ）である。

この様に４７４成された半導体メモリ装置にわい−（。

例えば第５図に小１゛ようにメモリアレイａ１の外部（
この第５図では右側方向）に生じた可動イオン。

この場合中イオンはＦＡＭｔ）８のフローティングケー
ト榊の電子が作る電界によりＦＡＭＯ８側この＠５図に
おいでは人力へ移動してくるが、この可動イ”（ンは不
純物層（２）に逃−・いされて１１ＭＯ８に影栂を与え
なくなる。このことは、不純物層に）によりその右方へ
及ぼすＦＡＭＵ８のフローティングケート（至）の　　
　　Ｈ’１電子による電界効果か極めて少なくなるから
と推定される。さらにこの不純物層の不純物をリンとす
ればイオンがケッタリング作用をもっており固定化する
ためなおこの効果が大きくへるものでＪ）る。

このことを確認するため、銅４図に小すものと。

不純物層翰を有しないものにメモリアレイ（２）の外部
より可動イオンを与え、醋１７時向とメモリトランジス
タの　値電圧との関係を調べたところ、第６図に示すよ
うな結果が得られた。直線（イ）はこの発明の実ん例の
ものを示し９曲線（０）は従来例のものをポす。この第
６図からないものは、　２００ｈｒで大きくトランジス
タの　値開るように、従来のものはメモリトランジスタ
の　値電圧（フローティングゲートに）上の電子の臘に
比例する）がｔｏｏｖ付近で急派に下がり始め、約２ｏ
ｏＶ″Ｃ−ｏＶに近くなるのに対してこの発明の実施例
のものは５００ｈｒを経過してもほとんどメモリトラン
ジスタの　値電圧は減涙していないものである。ずなわ
ら、この発明の実施例のものは長時間にわたって情報を
保持できることが判るものである。

この発明は以上述べたように、　１１ＭＯ８をマｌ−’
）クス状に配列したメモリトランジスタ８手を備えたも
のにわいて、にＡＡ１０８　？＜　ｈａ　＆するソース
、ドレインと同−導電型の不純物層なメモリトランジス
タ群の周囲に形成したので、メモリトランジスタ群の外
部に生じる可動イオンの）ＡＭ（Ｊ８への影輸ヲ不純物
層により阻止でき、　ＦＡＭＵ８の情報の保持が長時間
可能であるという効果を有するものである。

したかつて、大谷朧でかつ信頼度の高いＦＡＭＵＳ型の
半導体メモリ装置が容易に実現できるという効果も有す
るものである。

【図面の簡単な説明】

第１図はＩ”ａ０８の断面図、第２図は第１図の量−１
断面図、第８図は半導体メモリ装置の一例を駆すブロッ
ク図、第４図はこの発明の一実施例である半導体メモリ
装置のレイアウト図、第５図は第４図の要部断面図、亀
６図は保存時間とメモリトランジスタの　値電圧との関
係を示す図である。 図において０１は半導体基板、αυ〜（ト）はそれぞれ
１１ＭＯ８のソース、ドレイン、フローティングゲート
、コントロールゲート、絶縁膜、（ト）は分塵用絶縁膜
、ａ−はメモリトランジスタ鮮であるメモリセル、（２
）は不純物層である。 なお、各図中同一符号は同−又は相当部分をボす。 代理人　葛　野　信　− 第１図 ■ ■ 第２図 第４図 第５図 第６図 手続補正書（自発） 特許１）・艮官殴 ）、・）Ｇ　ｆｉ、の表示　　　　特願昭ＳフーυＦ９
８１号２、発明の名称 半導体メモリ装置 ３、　補正をする者 代表者片山仁へ部 ５、補正の対象 （１）明細書の発明の詳細な説明 （２）明細書の図面の簡単な説明 （３）図面 ６、　　＠正の内容 （１）明細書中筒２頁第１７行に「ＦＡＭＯ５の値」と
あるのを「ＦＡＭＯ８の閾値」と訂正する。 （２）同第８頁第２行に「放出させて、値」とあるのを
「放出させて、−値」とＪ］圧する。 （３）同第８頁第８行に「電位をＶ８．ＶＤＪとあるの
を［電位をＶｏｏ、　Ｖｓ、Ｖｎ　Ｊ　　ト訂正ｔ　；
６゜（４）同第９頁第７行に「の値電圧」とあるのを「
の−値電圧」と訂正する。 （５）同第９頁第１０行から第１１行に「第６図から・
・・判るように、」とあるのを「第６図から判るように
」と訂正する。 （６）同第９頁第１２行に「の値電圧」とあるのを「の
閾値電圧」と訂正する。 （７）同第９頁第１８行ニ「１００ｖ」トアルノヲ「１
００ｈγ」と訂正する。 （３）同第９頁第１６行から１ｉｌＴ行に「の値電圧」
とあるのを「の−値電圧」と訂正する。 （９）同第１０頁第１７行に「の値電圧」とあるのを「
の−値電圧」とｄ」正する。 ａ０図面中、第６図を別紙のとおり訂正する。 以上 第６図

Claims (1)

1. 【特許請求の範囲】 半導体基板の主面上に形成されたソースおよびドレイン
   と、このソースおよびドレイン間に絶縁膜を介して形成
   されたフローティングゲートと。 この７０−ティングゲートに絶縁膜を介して形成された
   コントロールゲートとを備え、７０−ティングゲートに
   電荷を保持することにより情報の記憶を行なう電界効果
   型メモリトランジスタをマトリックス状に配列したメモ
   リトランジスタ群を備えた半導体メモリ装置において、
   上記半導体基板の主面上に、上記メモリトランジスタ群
   の周囲に上記ソース・ドレインを構成する不純物と同−
   ４亀型の不純物層を形成したことを特徴とする半導体メ
   モリ装置。