JPH09116026A - Ｄｒａｍセル装置 - Google Patents

Ｄｒａｍセル装置

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JPH09116026A
JPH09116026A JP8267931A JP26793196A JPH09116026A JP H09116026 A JPH09116026 A JP H09116026A JP 8267931 A JP8267931 A JP 8267931A JP 26793196 A JP26793196 A JP 26793196A JP H09116026 A JPH09116026 A JP H09116026A
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trench
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    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Abstract

(57)【要約】 【課題】 電気的性質を改善したダイナミック自己増幅
メモリセルを有するＤＲＡＭセル装置を提供する。 【解決手段】 ＤＲＡＭセル装置の各ダイナミック自己
増幅メモリセルは選択トランジスタとしてのプレーナＭ
ＯＳトランジスタと、メモリトランジスタとしての縦形
ＭＯＳトランジスタとを含んでおり、それらの両トラン
ジスタは共通のソース・ドレイン領域２５を介して相互
に接続されている。メモリトランジスタは１つのトレン
チ２３の少なくとも１つの側面に沿って配置されたドー
プされたシリコンから成るゲート電極２６を有してい
る。トレンチ内には逆にドープされたシリコン構造体２
８が配置されており、このシリコン構造体２８はメモリ
トランジスタのゲート電極２６と共にダイオードを形成
し、コンタクト２１５を介して共通のソース・ドレイン
領域２５に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ダイナミック自己
増幅メモリセルを有するＤＲＡＭセル装置に関する。
【０００２】
【従来の技術】１つのメモリ世代から次のメモリ世代へ
チップ当たりのメモリ密度が増大するにつれて、ダイナ
ミック半導体メモリセルの面積は常に小さくなってきて
いる。このために４Ｍビットメモリ世代からは三次元構
造が必要である。６４Ｍビットメモリ世代からはメモリ
容量は殆ど減らすことのできない値に達しており、それ
ゆえ小さくされたセル面積上でほぼ一定の容量が実現さ
れなければならない。このことは相当の技術的経費を要
する。
【０００３】それに対して信号電荷がメモリコンデンサ
ではなく供給電圧源から供給されるメモリセルにおいて
は、信号電荷の高さはメモリ容量の大きさによって決定
されない。このようなメモリセルの場合、メモリセルの
読出し時に供給電圧源とビット線との間に導電的な接続
を構成するようにスイッチング素子を能動化させるごく
小さな電荷をメモリコンデンサ内に蓄積するだけで充分
である。この種のメモリセルは自己増幅メモリセル又は
ゲインメモリセルと称されている。
【０００４】この種の自己増幅メモリセルは例えばＭ．
テラウチ、Ａ．ニタヤマ、Ｆ．ホリグチ及びＦ．マスオ
カ著「超高密度ＤＲＡＭ用サラウンディングゲートトラ
ンジスタ（ＳＧＴ）ゲインセル（A surrouding gate tr
ansistor (SGT) gain cell forultra high density DRA
Ms) 」（「ＶＬＳＩシンポジウム」Ｄｉｇ．Ｔｅｃｈ
ｎ．Ｐａｐ．第２１頁、１９９３年発行）で提案されて
いる。この自己増幅メモリセルはシリコン円柱を囲むＭ
ＯＳトランジスタと、その下に配置された接合ＦＥＴと
を含んでいる。ＭＯＳトランジスタは書込みトランジス
タとして作用し、一方接合ＦＥＴは読出しトランジスタ
として作用する。情報の読出し及び書込みはこのメモリ
セルでは２本の別々のワード線を必要とし、それゆえ各
メモリセル毎に２本のワード線が設けられている。
【０００５】Ｓ．シュクリ、Ｔ．クレ、Ｔ．コバヤシ、
Ｙ．ゴトウ及びＴ．ニシダ著「サブ１Ｖ供給ＤＲＡＭ用
半静的相補性ゲインセル技術（A semistatic complemen
tarygaincell technology for sub-1V supply DRAM′s)
（ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖ．、第４１巻、第９２６頁、１９９４年発行）で、プ
レーナＭＯＳトランジスタとこれに対して相補形でトレ
ンチ内に配置された薄膜トランジスタとを含む自己増幅
メモリセルが提案されている。プレーナＭＯＳトランジ
スタは情報の書込みのために使われ、薄膜トランジスタ
は情報の読出しのために使われる。薄膜トランジスタは
情報の書込み時に電荷を与えるフローティングゲートを
含んでいる。両ＭＯＳトランジスタのゲート電極はワー
ド線に接続されている。そのゲート電極は異なった極性
で駆動され、それゆえワード線電圧の発生及び接続は回
路技術的な経費を有する。
【０００６】ヨーロッパ特許第０５３７２０３号公報に
より、選択トランジスタとメモリトランジスタとを含む
自己増幅ダイナミックＭＯＳトランジスタメモリセルが
公知である。このメモリセルでは電荷はメモリトランジ
スタのゲート・ソース容量内に蓄積される。両トランジ
スタは直列に接続され、共通のドレイン・ソース領域を
有する。この共通のドレイン・ソース領域はダイオード
構造体を介してメモリトランジスタのゲート電極に接続
される。読出しの際メモリトランジスタは格納された情
報に応じて投入され、それによってビット線に至る供給
電圧の電流路を閉じる。このセルタイプでは選択トラン
ジスタとメモリトランジスタとは直列に接続され、それ
ゆえ信号を読出すために特殊な線は必要としない。選択
トランジスタ及びメモリトランジスタはプレーナＭＯＳ
トランジスタとしても、またトレンチ内に配置された縦
形ＭＯＳトランジスタとしても実現することができる。
１つの実施態様によれば、選択トランジスタはプレーナ
ＭＯＳトランジスタとして形成され、メモリトランジス
タはトレンチの側面に配置された縦形ＭＯＳトランジス
タとして形成される。両トランジスタは共通のドレイン
・ソース領域を介して相互に接続される。メモリトラン
ジスタのゲート電極はｎ+ ドープされており、ｐドープ
された層とストラップ（すなわち導電的な接続部）とを
介してｎドープされた共通のドレイン・ソース領域に接
続される。ゲート電極及び共通のドレイン・ソース領域
はその場合情報を記憶するｎ+ −ｐダイオードを形成す
る。メモリトランジスタのゲート電極と共通のドレイン
・ソース領域との間のコンタクトは共通のドレイン・ソ
ース領域の平坦（プレーナ）表面に実現される。ｎ+ −
ｐダイオード構造体は、面積がプレーナ選択トランジス
タの構造寸法の減少につれて減少する小面積のダイオー
ドコンタクトを有する。
【０００７】
【発明が解決しようとする課題】本発明の課題は、電気
的特性を改善したダイナミック自己増幅メモリセルを有
するＤＲＡＭセル装置を提供することにある。
【０００８】
【課題を解決するための手段】この課題は本発明によれ
ば、基板内に集積されて多数のダイナミック自己増幅メ
モリセルが設けられ、各メモリセルはプレーナＭＯＳト
ランジスタとして形成された選択トランジスタと縦形Ｍ
ＯＳトランジスタとして形成されたメモリトランジスタ
とを含み、選択トランジスタとメモリトランジスタとは
共通のソース・ドレイン領域を介して相互に接続され、
メモリトランジスタのソース・ドレイン領域は供給電圧
線に接続され、選択トランジスタのソース・ドレイン領
域はビット線に接続され、選択トランジスタのゲート電
極はワード線に接続され、メモリトランジスタはドープ
されたシリコンから成りトレンチの少なくとも１つの側
面に沿って配置されたゲート電極を有し、そのトレンチ
内には逆の導電形にドープされたシリコン構造体が配置
され、このシリコン構造体はメモリトランジスタのゲー
ト電極と共にダイオードを形成し、コンタクトを介して
共通のソース・ドレイン領域に接続されることによって
解決される。
【０００９】本発明の実施態様は請求項２以降に記載さ
れている。
【００１０】本発明によるＤＲＡＭセル装置の各メモリ
セルは、プレーナＭＯＳトランジスタとして形成された
選択トランジスタと、縦形ＭＯＳトランジスタとして形
成されたメモリトランジスタとを含んでいる。選択トラ
ンジスタとメモリトランジスタとは共通のソース・ドレ
イン領域を介して相互に接続される。メモリトランジス
タのソース・ドレイン領域は供給電圧線に接続される。
選択トランジスタのソース・ドレイン領域はビット線に
接続される。供給電圧線に接続されたメモリトランジス
タのソース・ドレイン領域はドレイン領域として作用
し、ビット線に接続された選択トランジスタのソース・
ドレイン領域はソース領域として作用する。選択トラン
ジスタのゲート電極はワード線に接続される。メモリト
ランジスタはドープされたシリコンから成りトレンチの
少なくとも１つの側面に沿って配置されたゲート電極を
有する。そのトレンチ内にはさらにメモリトランジスタ
のゲート電極に対して逆の導電形にドープされたシリコ
ン構造体が配置され、このシリコン構造体がメモリトラ
ンジスタのゲート電極と共にダイオードを形成する。ド
ープされたシリコン構造体はコンタクトを介して共通の
ソース・ドレイン領域に接続される。メモリトランジス
タのゲート電極とドープされたシリコン構造体とから形
成されたダイオードにおけるダイオードコンタクトはメ
モリトランジスタのゲート電極の表面全体に延びてい
る。それによってダイオードコンタクトは共通のソース
・ドレイン領域の平坦表面に無関係になる。
【００１１】メモリトランジスタのゲート電極とシリコ
ン構造体とがトレンチの側面を環状に覆うスペーサとし
てそれぞれ形成されることは本発明の一実施態様であ
る。それによってダイオードコンタクトはトレンチの共
通の側壁面に延びる。このような措置を講ずることによ
って、情報を記憶する容量が付加的に高められる。これ
により擾乱挙動の改善及び格納された情報の保持時間の
増大が達成される。
【００１２】本発明の他の実施態様によれば、基板内に
ほぼ平行に延びる多数の縦形トレンチが設けられる。メ
モリセルは、隣接するメモリセルの１つの行に沿ったメ
モリトランジスタが縦形トレンチの対向する側面に接す
るようにマトリクス状に配置される。隣接するメモリセ
ルの１つの行に沿ったそれぞれ２つの選択トランジスタ
が共通のビット線に接続された共通のソース・ドレイン
領域を介して相互に接続される。縦形トレンチに直角
に、１つの縦形トレンチに沿って隣接するメモリセルを
互いに絶縁する絶縁トレンチが設けられる。この絶縁ト
レンチはメモリセルの隣接する行の間をそれぞれ延び
る。このＤＲＡＭセル装置においては、それぞれ２つの
メモリトランジスタが縦形トレンチの対向する側面に接
し、隣接するメモリセルが共通のビット線に接続される
ことによって、高い実装密度が得られる。ダイオードコ
ンタクトの面積はこの実施態様では縦形トレンチの深さ
によって調整される。
【００１３】メモリトランジスタのゲート電極とドープ
されたシリコン構造体との間に、ゲート電極とシリコン
構造体との間のドーパントの拡散を阻止する誘電体層が
設けられることは本発明の別の実施態様である。この誘
電体層は例えばＳｉＯ2 から形成することができる。誘
電体層はさらに窒化酸化物から形成することができ、そ
の場合メモリ特性にとって有利であるダイオードの非対
称特性線を付加的に生ぜしめる。
【００１４】高い実装密度に関しては、シリコン構造体
と共通のソース・ドレイン領域との間のコンタクトを、
選択トランジスタのゲート電極に自己整合されて製作可
能である金属ケイ化物から成る構造体によって実現する
ことは有利である。
【００１５】
【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。
【００１６】例えばｎドープされた単結晶シリコンから
成る基板１１はｐドープされた領域１２を含んでいる
（図１参照）。ｎドープされた基板１１でのドーパント
濃度は例えば１０16ｃｍ-3である。ｐドープされた領域
１２は例えば５×１０17ｃｍ-3のドーパント濃度を持つ
ｐドープされたウエルとして、又は１０18ｃｍ-3のドー
パント濃度を持つｐドープされたエピタキシャル層とし
て実現される。ｐドープされた領域１２は例えば０．５
μｍの深さを有している。
【００１７】基板１１及びｐドープされた領域１２には
孔形状のトレンチ１３が設けられており、このトレンチ
１３はｐドープされた領域１２の表面から基板１１内へ
達している。トレンチ１３は例えば１μｍの深さを有
し、かつ表面に平行に例えば０．２μｍ×０．２μｍの
寸法を有している。このトレンチ１３の表面は第１のゲ
ート誘電体１４、例えば７ｎｍの厚みの熱酸化物を備え
ている。ｐドープされた領域１２の表面にはｎドープさ
れた環状領域１５が配置されており、この環状領域１５
はトレンチ１３を環状に包囲している。トレンチ１３の
側壁に沿って第１のゲート電極１６が配置されており、
この第１ゲート電極１６はトレンチ１３を環状に包囲し
ている。第１のゲート電極１６は例えばスペーサの形態
のｎ+ ドープされたポリシリコンから形成されている。
第１のゲート電極１６は例えば１０20ｃｍ-3のドーパン
ト濃度を有している。
【００１８】第１のゲート電極１６の表面は誘電体層１
７によって覆われている。この誘電体層１７は１〜２ｎ
ｍの厚みを有し、例えば熱酸化物から形成されている。
【００１９】誘電体層１７の表面には、例えばスペーサ
の形態のｐドープされたポリシリコンから形成されたシ
リコン構造体１８が配置されている。このシリコン構造
体１８はｎドープされた領域１５の表面でほぼ終ってい
る。ｐドープされたシリコン構造体１８は５×１０16ｃ
ｍ-3〜５×１０18ｃｍ-3の範囲のドーパント濃度を有し
ている。ドープされたシリコン構造体１８はトレンチを
同様に環状に包囲している。第１のゲート電極１６とド
ープされたシリコン構造体１８とはダイオードを形成し
ている。このダイオードでは、第１のゲート電極１６と
ドープされたシリコン構造体１８との間のドーパントの
反転はその間に配置された誘電体層１７によって阻止さ
れる。トレンチ１３内ではドープされたシリコン構造体
１８の内部に絶縁構造体１９が設けられており、この絶
縁構造体１９はｎドープされた領域１５の表面より下の
高さのところで終っており、それゆえトレンチ１３の縁
部ではドープされたシリコン構造体１８の表面は絶縁構
造体１９によって覆われていない。絶縁構造体１９は例
えばＢＰＳＧから形成される。トレンチ１３の側方には
第２のゲート誘電体１１０、第２のゲート電極１１１及
びｎドープされたもう一つの領域１１２が設けられてい
る。第２のゲート電極１１１は例えばｎ+ ドープされた
ポリシリコンから形成されている。この第２のゲート電
極１１１は例えばＳｉＯ2 から成る絶縁層１１３によっ
て覆われている。第２のゲート電極１１１及び絶縁層１
１３の側面は絶縁スペーサ１１４によって覆われてい
る。この絶縁スペーサ１１４は例えばＳｉＯ2 から形成
されている。
【００２０】トレンチ１３と第２のゲート電極１１１と
の間に配置されたｎドープされた領域１５の部分と、ｐ
ドープされた領域１２と、第２のゲート誘電体１１０
と、第２のゲート電極１１１と、ｎドープされたもう一
つの領域１１２とは選択トランジスタを形成している。
ｎドープされた領域１５と、第１のゲート誘電体１４
と、第１のゲート電極１６と、ｐドープされた領域１２
と、基板１１とはメモリトランジスタを形成している。
トレンチ１３と第２のゲート電極１１１との間に配置さ
れたｎドープされた領域１５の部分は共通のソース・ド
レイン領域を形成しており、この共通のソース・ドレイ
ン領域を介してメモリトランジスタと選択トランジスタ
とが直列に接続されている。第１のゲート電極１６とド
ープされたシリコン構造体１８とはダイオードを形成し
ている。このドープされたシリコン構造体１８は例えば
タングステンから成るコンタクト１１５を介して共通の
ソース・ドレイン領域に電気的に接続されている。この
コンタクト１１５は例えば、第２のゲート電極１１１及
び絶縁層１１３を覆っている第１の中間酸化物層１１６
内に、タングステンで充填されたコンタクト孔として実
現されている。第２の中間酸化物層１１７は構造体を覆
っている。メモリトランジスタと選択トランジスタとは
メモリセルを形成している。
【００２１】ＤＲＡＭセル装置には多数の同種のメモリ
セルがマトリクス状に配置されている。図１に示された
メモリセルには鏡面対称形メモリセルが接続されてお
り、その場合ｎドープされたもう一つの領域１１２は両
メモリセルに所属する。ＤＲＡＭセル装置ではｎドープ
されたもう一つの領域１１２はビット線に、第２のゲー
ト電極１１１はワード線に、基板１１は供給電圧線に接
続される。共通のｎドープされたもう一つの領域１１２
を備えた２つの隣接するメモリセルは、隣接するメモリ
セルに対して絶縁構造体１１８によって絶縁される。こ
の絶縁構造体１１８は例えばＬＯＣＯＳ絶縁又はシャロ
ー・トレンチ絶縁として実施される。絶縁構造体１１８
はｎドープされた領域１５に接し、両鏡面対称形メモリ
セルを環状に包囲する（図２の平面図参照）。
【００２２】メモリセルを製造するために、ｎドープさ
れた基板１１内に注入によってｐドープされた領域１２
を形成するためにｐドープされたウエル、又は基板上に
エピタキシャル析出によってｐドープされた層が設けら
れる。マスクを用いるエッチングによってトレンチ１３
が形成される。熱酸化によって第１のゲート誘電体１４
がトレンチ１３の表面に形成される。
【００２３】ｎ+ ドープされた第１のポリシリコン層を
その場でのドープ析出によって、又は未ドープ析出及び
引続くリン拡散及び異方性エッチバックによって形成す
るために、トレンチ１３の側壁にはスペーサの形態の第
１のゲート電極１６が形成される。その際平坦領域では
第１のポリシリコン層が完全に除去される。第１のゲー
ト電極１６はトレンチ１３と同じ高さのところで終って
いない。トレンチ１３の側面は第１のゲート電極１６の
上方が例えば５０ｎｍ露出している。
【００２４】第１のゲート電極１６の表面の熱酸化によ
って誘電体層１７が形成される。続いて、ｐドープされ
た第２のポリシリコン層がその場でドープ析出によって
又は未ドープ析出及び続いて行われる７〜２５°の傾斜
角でのホウ素の傾斜注入によって形成される。第２のポ
リシリコン層が注入によってドープされる場合、表面を
遮蔽するために、注入時にトレンチマスクは依然として
なければならない。例えばＲＴＡ（急速熱アニーリング
＝ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）
を用いたドーパント原子の活性化後、異方性エッチバッ
クによって平坦領域の第２のポリシリコン層が除去さ
れ、スペーサの形態のドープされたシリコン構造体１８
が形成される。
【００２５】ホウ素リンケイ酸ガラス（ＢＰＳＧ）層の
析出及びこのホウ素リンケイ酸ガラス層の流動によっ
て、トレンチ１３内に絶縁構造体１９が形成される。
【００２６】続いて熱酸化によって選択トランジスタ用
の第２のゲート誘電体１１０が形成される。第３のポリ
シリコン層の析出及びホトリソグラフプロセスによるこ
の第３のポリシリコン層の構造化によって、第２のゲー
ト電極１１１が形成される。絶縁層１１３はＳｉＯ2 層
の析出及びＳｉＯ2 層の構造化によって形成される。そ
の場合ＳｉＯ2 層及び第３のポリシリコン層の構造化は
同時に行うことができる。
【００２７】ＳｉＯ2 層の析出及びこのＳｉＯ2 層の異
方性エッチバックによって、絶縁スペーサ１１４が第２
のゲート電極１１１及び絶縁層１１３の側面に形成され
る。マスクを使用した注入によって、ｎドープされた領
域１５及びｎドープされたもう一つの領域１１２が形成
される。
【００２８】第１の中間酸化物層１１６が例えば６００
ｎｍ〜８００ｎｍの厚みで形成される。この第１の中間
酸化物層１１６の流動後、コンタクト１１５を形成する
ために第１の中間酸化物層１１６内にコンタクト孔が開
けられ、タングステンで充填される。絶縁スペーサ１１
４の表面が窒化シリコンを有するか、又はこの絶縁スペ
ーサ１１４が窒化シリコンから完全に形成される場合、
コンタクト孔の開口は第２のゲート電極１１１に自己整
合のもとに行うことができる。続いて第２の中間酸化物
層１１７が４００ｎｍ〜８００ｎｍの厚みで析出され、
流動によって平坦化される。
【００２９】製造工程はビット線コンタクト用のコンタ
クト孔エッチング及び標準金属化で終了する（図示され
ていない）。
【００３０】例えばｎドープされた単結晶シリコンから
成る基板２１はｐドープされた領域２２を含んでいる
（図３参照）。ｎドープされた基板２１は例えば１０16
ｃｍ-3のドーパント濃度を有している。ｐドープされた
領域２２は例えば５×１０17ｃｍ-3〜５×１０18ｃｍ-3
のドーパント濃度を有している。ｐドープされた領域２
２は例えば０．５μｍの深さを有している。
【００３１】基板２１はほぼ平行に走る縦形トレンチ２
３を含んでおり、これらの縦形トレンチ２３は例えば１
μｍの深さを有し、ｐドープされた領域２２を条帯状領
域に分割している。縦形トレンチ２３はセル区域のブロ
ックに延び、例えば８０μｍの長さ及び例えば０．３μ
ｍの幅を有している。縦形トレンチ２３の表面は第１の
ゲート誘電体２４、例えばＳｉＯ2 で覆われている。縦
形トレンチ２３の側面には例えばｎ+ ドープされたポリ
シリコンから成る第１のゲート電極２６が配置されてい
る。この第１のゲート電極２６は縦形トレンチ２３の底
からその上側縁部の下の所定距離のところに達してい
る。第１のゲート電極２６の表面は例えば熱酸化物又は
窒化酸化物から成る１〜２ｎｍの厚みの誘電体層２７で
覆われている。この誘電体層２７の表面上にはｐドープ
されたシリコン構造体２８が配置されており、このシリ
コン構造体２８は縦形トレンチ２３の底からｐドープさ
れた領域２２を備えた基板２１の表面にまで達してい
る。
【００３２】第１のゲート電極２６の側方ではｐドープ
された領域２２の表面にｎドープされた領域２５が配置
され、また側方に間隔を置いてｎ+ ドープされた領域２
１２が配置されている。ｎドープされた領域２５は縦形
トレンチ２３の側面に接している。ｐドープされた領域
２２の表面はｎドープされた領域２５とｎ+ ドープされ
た領域２１２との間に第２のゲート誘電体２１０及び第
２のゲート電極２１１を備えている。第２のゲート電極
２１１は例えばＳｉＯ2 又はＳｉ3 Ｎ4 から成る絶縁層
２１３で覆われている。第２のゲート電極２１１及び絶
縁層２１３の側面は例えばＳｉＯ2 又はＳｉ3 Ｎ4 から
成る絶縁スペーサ２１４で覆われている。
【００３３】縦形トレンチ２３は例えばＢＰＳＧから成
る絶縁構造体２９を備えている。この絶縁構造体２９は
縦形トレンチ２３を完全に満たしておらず、それゆえ上
部領域ではドープされたシリコン構造体２８の表面は絶
縁構造体２９によって覆われていない。ｎドープされた
領域２５の表面、及び絶縁構造体２９によって覆われて
いないドープされたシリコン構造体２８の表面には、金
属ケイ化物、例えばケイ化チタンから成る構造体として
実現されたコンタクト２１５が配置されている。
【００３４】ｎドープされた領域２５と、第２のゲート
誘電体２１０と、第２のゲート電極２１１と、ｎ+ ドー
プされた領域２１２とは選択トランジスタを形成してい
る。ｎドープされた領域２５と、第１のゲート誘電体２
４と、第１のゲート電極２６と、基板２１とはメモリト
ランジスタを形成している。ｎドープされた領域２５は
メモリトランジスタ及び選択トランジスタのための共通
のソース・ドレイン領域を形成しており、この共通のソ
ース・ドレイン領域を介して両トランジスタが直列に接
続されている。第１のゲート電極２６とドープされたシ
リコン構造体２８とはダイオードを形成している。ドー
プされたシリコン構造体２８はコンタクト２１５を介し
て共通のソース・ドレイン領域２５に接続されている。
ｎ+ ドープされた領域２１２はビット線に、第２のゲー
ト電極２１１はワード線に、基板２１は供給電圧線に接
続される。基板２１と供給電圧線との接続は背面から又
は埋められたコンタクトを介してセル区域の側方で行わ
れる。
【００３５】ＤＲＡＭセル装置ではメモリセルは行及び
列にマトリクス状に配置される。１つの行に沿って隣接
するメモリセルがそれぞれ鏡面対称に配置される。その
場合１つの行に沿って隣接するメモリセルのメモリトラ
ンジスタは同一の縦形トレンチ２３の対向する側面に配
置される。１つの行に沿って隣接するメモリセルの選択
トランジスタのｎ+ 領域２１２は互いに隣接し、ｎ+ ド
ープされた共通の領域２１２として実現される。このｎ
+ ドープされた共通の領域２１２は同様に共通のビット
線に接続される。
【００３６】隣接する行は絶縁トレンチ２１８によって
互いに絶縁される（図４の平面図参照）。この絶縁トレ
ンチ２１８は、ｎドープされた領域２５、ｎ+ ドープさ
れた領域２１２、第１のゲート電極２６及びドープされ
たシリコン構造体２８を１つの列に沿って隣接するメモ
リセルから確実に分離するように形成されている。絶縁
トレンチ２１８は、例えば縦形トレンチ２３に対して直
角に延び深さが少なくとも縦形トレンチ２３の深さに一
致ししかも絶縁材料で充填されたトレンチとして形成さ
れる。また絶縁トレンチ２１８は、縦形トレンチ２３に
対して直角に延び深さがｎドープされた領域２５及びｎ
+ ドープされた領域２１２の深さより大きいがｐドープ
された領域２２には達して絶縁材料で充填されたトレン
チとして形成することもできる。さらにこの場合、第１
のゲート電極２６及びドープされたシリコン構造体２８
は絶縁トレンチ２１８と同様に構造化され、それにより
第１のゲート電極２６及びドープされたシリコン構造体
２８は１つの列に沿って隣接するメモリトランジスタを
確実に分離する。
【００３７】ＤＲＡＭセル装置は中間酸化物層２１６で
覆われ、この中間酸化物層２１６上には中間酸化物層２
１６内のビット線コンタクトを介してｎ+ ドープされた
領域２１２に接続されたビット線が配置されている（図
示されていない）。
【００３８】図３及び図４に基づいて説明したメモリセ
ル装置を製造するためには、ｎドープされた基板２１内
にｐドープされた領域が注入によってｐドープされたウ
エルとして又はｐドープされた層のエピタキシャル析出
によって形成される。続いてホトリソグラフプロセスに
よってトレンチマスクが形成される。１μｍの深さの縦
形トレンチ２３がエッチングされる。熱酸化によって第
１のゲート誘電体２４がこの縦形トレンチ２３の表面に
形成される。
【００３９】次にドープされた第１のポリシリコン層が
形成され、この第１のポリシリコン層からエッチバック
によってｎ+ ドープされたポリシリコンから成る第１の
スペーサ状ゲート電極が形成される。ドープされた第１
のポリシリコン層はその場でドープ析出されるか又は未
ドープ析出され、続いてリン拡散によってドープされ
る。エッチバックは、第１のゲート電極２６がｐドープ
された領域２２の平坦表面の下に達するまで続けられ
る。
【００４０】続いて誘電体層２７が例えば熱酸化によっ
て１〜２ｎｍの厚みで形成される。続いてドープされた
第２のポリシリコン層が形成される。このことはその場
でのドープ析出によって又は未ドープ析出及びその後の
７〜２５°の傾斜角でのホウ素の注入によって行われ
る。注入時に平坦表面を遮蔽するために、トレンチマス
クはまだ残されていなければならない。続いてドーパン
トはＲＴＡによって活性化される。異方性エッチバック
によってドープされた第２のポリシリコン層からドープ
されたシリコン構造体２８がスペーサとして形成され
る。
【００４１】続いて絶縁トレンチ２１８が形成される。
このためにホトリソグラフプロセスによって、トレンチ
の形状を縦形トレンチ２３に対して直角に規定するマス
クが形成される。このマスクを用いて、このプロセス工
程までに縦形トレンチ２３の側面に沿って隣接する全て
のメモリトランジスタ用の連続スペーサを形成している
ドープされたポリシリコン構造体２８がドライエッチン
グ工程で構造化され、誘電体層２７の表面が露出させら
れる。続いて同一のマスクによって、誘電体層２７が乾
燥又はウエットケミカルエッチングされる。最後に、第
１のゲート電極２６は同一のマスクを使用してドライエ
ッチングプロセスで構造化される。選択トランジスタの
絶縁のために、縦形トレンチ２３に対して直角にｐドー
プされた領域２２に達するトレンチがエッチングされ、
このトレンチは隣接する選択トランジスタのｎドープさ
れた領域２５とｎ+ ドープされた領域２１２とを互いに
分離し、析出されたＳｉＯ2 で充填される。
【００４２】またその代わりに絶縁トレンチ２１８の形
成のために、縦形トレンチ２３に対して直角に延びかつ
少なくとも縦形トレンチ２３と同じ深さである条帯状ト
レンチがエッチングされる。このトレンチは、流動した
後エッチバックされるホウ素リンケイ酸ガラス層の析出
によって充填される。その場合縦形トレンチ２３の対向
位置する側面に配置されたドープされたシリコン構造体
２８の間に絶縁構造体２９が同様に形成される。
【００４３】続いて熱酸化によってプレーナ選択トラン
ジスタ用の第２のゲート誘電体２１０が形成される。
【００４４】続いて第３のポリシリコン層が析出され、
第２のゲート電極２１１を形成するためにホトリソグラ
フプロセスによってドライエッチング工程で構造化され
る。この第２のゲート電極２１１の表面は絶縁層２１３
を備える。側面にはＳｉＯ2層の析出及び異方性エッチ
バックによって絶縁スペーサ２１４が形成される。コン
タクト２１５の形成のために、金属層の析出及びドープ
されたシリコン構造体２８及びｎドープされた領域２５
の露出表面でのその後のシリコナイジング反応によっ
て、選択的に金属ケイ化物から成る構造体が形成され
る。絶縁スペーサ２１４、絶縁層２１３及び絶縁構造体
２９の表面にはその場合ケイ化物は形成されない。反応
しない金属はこの部分ではシリコナイジング反応後に金
属ケイ化物に対して選択的に除去される。続いてホウ素
リンケイ酸ガラスから成る中間酸化物層２１６が例えば
１０００ｎｍの厚みで析出される。この実施例では１つ
の中間酸化物層のみが必要である。ドープされたシリコ
ン構造体とｎドープされた領域との間にコンタクトを形
成するためのコンタクト孔エッチングは省略される。
【００４５】ＤＲＡセル装置の製造は、ビット線コンタ
クトのためのコンタクト孔のエッチング、コンタクト孔
の充填ならびに標準金属化工程で終了する。
【図面の簡単な説明】
【図１】ゲート電極がスペーサとして形成されかつトレ
ンチの側面を環状に覆うメモリトランジスタを有するダ
イナミック自己増幅メモリセルの断面図である。
【図２】図１に示された自己増幅メモリセルの平面図で
ある。
【図３】縦形トレンチの側面に沿って配置されたメモリ
トランジスタを有するダイナミック自己増幅メモリセル
の断面図である。
【図４】図３に示された自己増幅メモリセルの平面図で
ある。
【符号の説明】
１１ 基板 １２ ｐドープされた領域 １３ トレンチ １４ 第１のゲート誘電体 １５ ｎドープされた領域 １６ 第１のゲート電極 １７ 誘電体層 １８ シリコン構造体 １９ 絶縁構造体 １１０ 第２のゲート誘電体 １１１ 第２のゲート電極 １１２ ｎドープされた領域 １１３ 絶縁層 １１４ 絶縁スペーサ １１５ コンタクト １１６ 第１の中間酸化物層 １１７ 第２の中間酸化物層 １１８ 絶縁構造体 ２１ 基板 ２２ ｐドープされた領域 ２３ 縦形トレンチ ２４ 第１のゲート誘電体 ２５ ｎドープされた領域 ２６ 第１のゲート電極 ２７ 誘電体層 ２８ シリコン構造体 ２９ 絶縁構造体 ２１０ 第２のゲート誘電体 ２１１ 第２のゲート電極 ２１２ ｎ+ ドープされた領域 ２１３ 絶縁層 ２１４ 絶縁スペーサ ２１５ コンタクト ２１６ 中間酸化物層 ２１８ 絶縁トレンチ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板内に集積されて多数のダイナミック
    自己増幅メモリセルが設けられ、各メモリセルはプレー
    ナＭＯＳトランジスタとして形成された選択トランジス
    タと縦形ＭＯＳトランジスタとして形成されたメモリト
    ランジスタとを含み、選択トランジスタとメモリトラン
    ジスタとは共通のソース・ドレイン領域（２５）を介し
    て相互に接続され、メモリトランジスタのソース・ドレ
    イン領域（２５）は供給電圧線に接続され、選択トラン
    ジスタのソース・ドレイン領域（２１２）はビット線に
    接続され、選択トランジスタのゲート電極（２１１）は
    ワード線に接続され、メモリトランジスタはドープされ
    たシリコンから成りトレンチ（２３）の少なくとも１つ
    の側面に沿って配置されたゲート電極（２６）を有し、
    そのトレンチ（２３）内には逆の導電形にドープされた
    シリコン構造体（２８）が配置され、このシリコン構造
    体（２８）はメモリトランジスタのゲート電極（２６）
    と共にダイオードを形成し、コンタクト（２１５）を介
    して共通のソース・ドレイン領域（２５）に接続される
    ことを特徴とするＤＲＡＭセル装置。
  2. 【請求項２】 メモリトランジスタのゲート電極（２
    ６）とシリコン構造体（２８）との間に誘電体層（２
    ７）が配置されていることを特徴とする請求項１記載の
    ＤＲＡＭセル装置。
  3. 【請求項３】 メモリトランジスタのゲート電極（１
    ６）とシリコン構造体（１８）とがトレンチ（１３）の
    側面を覆うスペーサとしてそれぞれ形成されていること
    を特徴とする請求項１又は２記載のＤＲＡＭセル装置。
  4. 【請求項４】 基板（２１）内にほぼ平行に延びる多数
    の縦形トレンチ（２３）が設けられ、メモリセルは、隣
    接するメモリセルのメモリトランジスタが縦形トレンチ
    （２３）の対向位置する側面に接して隣接するメモリセ
    ルの選択トランジスタが共通のビット線に接続された共
    通のソース・ドレイン領域（２１２）を介して相互に接
    続されるようにマトリクス状に配置され、縦形トレンチ
    （２３）に直角に、１つの縦形トレンチ（２３）に沿っ
    て隣接するメモリセルを互いに絶縁する絶縁トレンチ
    （２１８）が設けられていることを特徴とする請求項１
    又は２記載のＤＲＡＭセル装置。
  5. 【請求項５】 シリコン構造体（１８）と選択トランジ
    スタ及びメモリトランジスタの共通のソース・ドレイン
    領域（１５）との間のコンタクト（１１５）が高融点の
    金属で充填されたコンタクト孔によって実現されている
    ことを特徴とする請求項１乃至４の１つに記載のＤＲＡ
    Ｍセル装置。
  6. 【請求項６】 シリコン構造体（２８）と選択トランジ
    スタ及びメモリトランジスタの共通のソース・ドレイン
    領域（２５）との間のコンタクト（２１５）が金属ケイ
    化物から成る構造体によって実現されていることを特徴
    とする請求項１乃至４の１つに記載のＤＲＡＭセル装
    置。
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