TW382806B - DRAM-cells arrangement with dynamical self-amplifying storage-cells - Google Patents
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- 210000000352 storage cell Anatomy 0.000 title abstract 2
- 238000003860 storage Methods 0.000 claims abstract description 101
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 53
- 239000013078 crystal Substances 0.000 claims description 37
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 229910052732 germanium Inorganic materials 0.000 claims description 16
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 230000002079 cooperative effect Effects 0.000 claims description 11
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 229910052769 Ytterbium Inorganic materials 0.000 claims description 4
- NAWDYIZEMPQZHO-UHFFFAOYSA-N ytterbium Chemical compound [Yb] NAWDYIZEMPQZHO-UHFFFAOYSA-N 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000012856 packing Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims 5
- 239000002184 metal Substances 0.000 claims 5
- 238000009434 installation Methods 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 238000002844 melting Methods 0.000 claims 1
- 239000004576 sand Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 86
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- 239000000126 substance Substances 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 9
- 238000009413 insulation Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 7
- 238000009834 vaporization Methods 0.000 description 7
- 230000008016 vaporization Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 6
- 238000002309 gasification Methods 0.000 description 6
- 238000002513 implantation Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000005611 electricity Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052702 rhenium Inorganic materials 0.000 description 3
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- OFLYIWITHZJFLS-UHFFFAOYSA-N [Si].[Au] Chemical compound [Si].[Au] OFLYIWITHZJFLS-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 241000894007 species Species 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- ZSLUVFAKFWKJRC-IGMARMGPSA-N 232Th Chemical compound [232Th] ZSLUVFAKFWKJRC-IGMARMGPSA-N 0.000 description 1
- 244000025254 Cannabis sativa Species 0.000 description 1
- 235000012766 Cannabis sativa ssp. sativa var. sativa Nutrition 0.000 description 1
- 235000012765 Cannabis sativa ssp. sativa var. spontanea Nutrition 0.000 description 1
- 101000905241 Mus musculus Heart- and neural crest derivatives-expressed protein 1 Proteins 0.000 description 1
- 229910052772 Samarium Inorganic materials 0.000 description 1
- 229910052776 Thorium Inorganic materials 0.000 description 1
- OFQKOEFRYIYLHP-UHFFFAOYSA-N [Au].[Hf] Chemical compound [Au].[Hf] OFQKOEFRYIYLHP-UHFFFAOYSA-N 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 235000009120 camo Nutrition 0.000 description 1
- 235000005607 chanvre indien Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000536 complexating effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- -1 germanium hafnium chloride Chemical compound 0.000 description 1
- 239000011487 hemp Substances 0.000 description 1
- 210000004394 hip joint Anatomy 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000007500 overflow downdraw method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- KZUNJOHGWZRPMI-UHFFFAOYSA-N samarium atom Chemical compound [Sm] KZUNJOHGWZRPMI-UHFFFAOYSA-N 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
- 229940098465 tincture Drugs 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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經濟部中央標準局員工消費合作杜印製 88. iS ΑΊ " B7五、發明説明（r ) 線相連接。在此種筲施形式中二極體接觸區之面積利用 縱向溝槽之深度來調整。 本發明之目的為在儲存電晶髏之閘極電極和接雜之矽 結構之間設置介電層，此介電層禁止摻雜物質在閛極電 極和矽结構之間擴散。此介電層例如可由Si02構成。 此外，此介電層亦可由氮化氣化物構成，其會另外造成 二極體的不對稱之特性曲線。這對儲存器之待性是有利 的。 在考慮較高之封装密度時，利用由金靥矽化物構成之 ,結構來實現在矽結構和共同之源極/汲極區域之間的接 觸區是有利的，此種結構相對於選擇電晶髏之閘極電極 可以自動諝整之方式來製造。 本發明以下將依據圖式及實施例作詳細説明。圖式簡 單説明如下： 第1圔顯示動態自動放大儲存晶格之切面圖，具有一 儲存電晶體，其閘極電極形成間隔層且以環形舖設此溝 槽之邊緣。 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 。 。 區度 圖一 圖 之濃 視有 視雜質 俯具 俯摻物 之，。之 P雜 格圖置格 含摻 晶面配晶 包之 存切而存11中 儲之緣儲 體11 大格邊大。基體 放晶之放圖之基 動存槽動線成之 自儲溝自接構雜 示大向示路所 所放縱所電矽 中動箸中之晶 圖自沿圖明單 1 態偽3發之 第動其第本雜 示示，示示接 顯顯體顯顯η 画圖晶圖圖如 2 3 電4 5伊 第第存第第由 摻 η 在 0 \—/ 圖 11 0 0 考 參 /IV-2 1 A 域 10為 為度 如贌 例質 C 16
X 17 物 雜 摻 成 製 可 如 例 2 1 域 區 之 雜 摻 - P 種 此 度 濃 質 物 雜 摻 .成 製 或 槽 之 雜 摻 I P 之 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） A7 B7 五、發明説明（1 ) 藉最近此代（generation)儲存器之每一晶Η中逐漸增 加之儲存密度，動態半導體鍺存晶格之面積持缠減少中 。由4百萬位元（4 Mbits)儲存器時代開始，三維空間 之結構是需要的。由64 Mbit儲存器時代開始，儲存器 電容量可達到一種幾乎不能再縮小之值，使得大約為定 值之電容量必須製作在縮小之晶格面積上，這樣會導致 非常巨大的技術性費用。 在儲存晶格中，其中信號之電荷不是由鍺存電容器供 匾，而是由供霄電源供應，刖信號電荷量之大小不是由 ' 儲存電容量之大小來決定。在此種儲存晶格中，在儲存 電容器中只儲存較少之電荷量即已足夠，逭些電荷在讀 出儲存晶格之過程中可驅動開關元件，使供應電源和位 元線之間可形成導電性連接。此種儲存晶格以自動放大 之儲存晶格或增益型記億晶格來表示。 一種這樣之自動放大儲存晶格例如在M Terauchi, 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) A. Nitayama, F. Horiguchi及F. Masulka所發表之”A surrounding gate transistor (SGT)gain cell for ultra high density DRAMs"(刊登於 1993年之VLSI-Syiap.,Dig. Techn.Pap. p.21)中己有提及，其包含一 個圍繞矽柱之M0S電晶體及配置於其下之接合（junction) 型場效電晶髏（FET)。在此接合型FET作為讀出電晶髏期 間，M0S電晶體則作為寫入電晶體。為了讀出及寫入資 訊，在此儲存晶格中需要兩條分離之字線，因此每一儲 存晶格設置兩條字線。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（2 ) 1 1 在 S . Sh u k u r i， T . Ku re • 9 Τ . Ko b a y a s h i > Y . G 〇 t oh 及 Τ. 1 1 N i s h id a东 t 1 994年在 IEEE Tr an s E 1 e c t r on D e v .,Vo 1.41. 1 I P · 926所發表之論文” A s e n i s t at i c c 0 κι Pl e a e η t a r y gain 請 先 1 c e 11 t e c h η ο 1 〇 g y f 0 Γ S υ b- IV s up ply DRAM 1 s ”中， 建 閱 1# 議 種 白 動放 大 之 儲 存 晶 格 I 其 包 含 艏 平 面 式之 M0S 背 1 1 之 1 電 晶 體 及 一値 與 此 互 補 而 配 置 在 溝 槽 中 之 薄 膜 霣晶 體。 注 意 1 此 平 面 式 之MOS電晶體作為資訊之寫入， 薄膜電晶體則 事 項 1 I 再 作 為 讀 出 資訊 之 用 〇 薄 膜 電 晶 髏 包 括 —- 悔 浮 動 式之 閜極 填 寫 本 ! 裝 9 在 寫 入 資訊 時 此 閘 棰 需 施 加 電 荷 ο 此 二 値 M0S電晶體之 頁 1 I , 閛 極 電 極 與字 線 相 連 •f 它 們 以 不 同 之 極 性 而 受 到控 制， 1 1 使 字 線 電 壓之 産 生 和 切 換 傜 與 電 路 技 術 上 之 費 用相 關連。 1 | 由 EPO 537 203 B1 已 知 有 —- 種 白 動 放 大 之 動 態M0S電 1 訂 晶 體 儲存晶格‘其包 括 —- 個 遘 擇 電 晶 體 和 m 儲 存 電晶 體。 1 在 此 種 儲 存晶 格 中 電 荷 儲 存 在 儲 存 電 晶 體 之 閘 極/ 源極 1 I 電 容 器 中 ，此 二 電 晶 醱 串 聯 連 接 且 具 有 共 同 之 汲極 /源 1 極 區 域 〇 此一 共 同 之 汲 極 / 源 極 匾 域 經 由 二 掻 體結 構而 1 與 儲 存 電 晶體 之 閘 極 電 Μ 相 連 接 〇 在 讀 出 時 儲存 電晶 線 I 體 依 據 所 儲存 之 資 訊 而 接 通 且 由 此 經 由 供 電 電 壓之 電流 1 1 路 徑 而 至 位元 線 〇 在 此 種 晶 格 型 態 中 • 選 擇 電 晶體 和儲 m 1 存 電 晶 體 串聯 連 接 摯 因 此 讀 出 倍 號 時 不 需 特 殊 之導 線。 1 選 擇 電 晶 鼸和 鍺 存 電 晶 體 不 但 可 製 成 平 面 式 Μ 0 S電晶體 1 9 亦 可 製 成配 置 在 溝 槽 中 之 垂 直 式 M0S電晶髏c 依據實 1 I 施 形 式 1 選择 電 晶 體 是 平 面 式 M0S電晶體且儲存電晶體 1 是 垂 直 式 M0S電晶體 此垂直式M0S電 -4 - 晶 鼷 配 置 在溝 槽邊 1 1 1 1 1 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X297公釐) A7 B7 經濟部中央標隼局員工消費合作社印製 五、發明説明（ 3 ) 1 i 緣 上 〇 此 二 電 晶 體 經 由 共 同 之 汲 極 / 源 極 區 域 而 互 相 連 1 1 接 〇 儲 存 電 晶 體 之 閜 極 電 極 進 行 η + 摻雜且和η 摻雜之 1 1 共 同 的 汲 極 / 源 極 區 域 經 由 P 摻 雜 之 層 和 條 帶 (稱為導 請 1 先 電 連 接 )互相連接。 閘極電極和共同之汲極/ <源極區域 閱 讀 1 因 此 形 成 η + - P 型 之 二 極 體 * 其 中 可 儲 存 資 訊 〇 鍺 存 電 背 I I 之 1 晶 體 之 閘 極 電 極 和 共 同 之 汲 極 / 源 掻 區 域 之 間 的 接 觸 製 意 I 作 在 共 同 之 汲 極 / 源 搔 區 域 之 平 面 式 表 面 上 0 此 種 η + -P 事 項 再 1 型 之 二 極 醱 結 構 具 有 小 平 面 之 二 極 髖 接 觭 區 9 其 平 面 又 填 寫 本 裝 随 平 面 式 遴 擇 電 晶 體 之 逐 渐 變 小 之 結 構 大 小 而 變 小 Ο 頁 1 I - 本 發 明 之 百 的 為 提 供 一 種 具 有 動 態 白 動 放 大 儲 存 晶 格 1 1 之 D R A Μ 晶 格 配 置 9 其 具 有 改 良 之 電 子 特 性 Ο 1 I 依 據 本 發 明 » 此 百 的 利 甩 申 請 專 利 範 圍 第 1 項 之 DRAM 1 訂 晶 格 配 置 來 解 決 0 本 發 明 之 其 它 m 造 敘 述 在 其 餘 各 項 Φ 1 請 專 利 範 圍 中 〇 1 | 本 發 明 之 DRAM 晶 格 配 置 的 每 一 儲 存 晶 格 包 括 * 値 選 擇 1 I 電 晶 鼸 和 —- 値 儲 存 電 晶 體 * 選 擇 電 晶 醴 是 平 面 式 MOS電 1 1 晶 醱 1 儲 存 電 晶 體 則 疋 垂 直 式 Μ 0 S電晶體。 選擇電晶體 線 I 和 儲 存 電 晶 體 經 由 共 同 之 源 極 / 汲 極 區 域 互 相 連 接 0 鍺 1 1 • 1 存 電 晶 體 之 源 極 / 汲 極 區 域 和 供 電 電 壓 之 導 線 相 連 接 〇 1 m 擇 電 晶 體 之 源 極 / 汲 極 區 域 和 位 元 線 相 連 〇 儲 存 電 晶 I 體 之 與 供 電 電 壓 導 線 相 連 之 源 極 / 汲 極 匾 域 作 為 汲 極 區 1 1 選 擇 電 晶 體 之 與 位 元 線 柑 連 之 源 極 / 汲 區 域 作 為 源 極 1 1 區 域 Ο 選 擇 電 晶 體 之 閘 極 電 搔 與 字 線 相 建 〇 儲 存 電 晶 髏 1 I 具 有 由 摻 雜 之 矽 所 構 成 之 5 閛 極 電 極 其 偽 沿 箸 溝 槽 之 至 1 1 1 ! 1 1 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（4 ) 少一値邊緣而配置。在溝槽中另外配置一種矽結構，此 種矽結構相對於鍺存電晶體之閘掻電極而言係以相反之 導電型式摻雜且與鍺存電晶體之閘棰電極共同形成一値 二極體。此種摻雜之矽結構經由一接觸匾而與共同之源 極/汲極匾域相連。在由鍺存電晶塍之閘極電極和摻雜 之矽结構所構成之二極體中之二極髁接觸又延伸於儲存 電晶髏之閘極電極之整値表面之上，因此它和共同之源 極/汲極區域的平面式表面無閬。 本發明之目的是形成儲存電晶體之閘極電極及矽结構 '以便各自作為間隔層，此間隔層以琛形舖設此溝槽之邊 緣，因此該二極體接觸區延伸於溝槽之整鴒側壁面之上。 由於此種方式，故電容可再增高，資訊則儲存在電容之 中。由此可改進干擾行為且提高所儲存資訊之保存時間。 依據本發明之另一實施形式，在基體中設置許多縱向 溝槽，基本上瑄些溝槽是平行延伸。儲存晶格以矩陣方 式配置，使儲存電晶體沿著一列相郯之儲存晶格而與相 對之縱向溝槽邊緣相鄰接。毎兩値選擇電晶醱沿箸一列 相鄰之儲存晶格經由共同之源極/汲極區域互相連接， 源極/汲極區域則以一共同之位元線相建。與縱向溝槽 相垂直之方向設置絶緣溝槽，其可將沿著縱向薄槽而相 郯之儲存晶格互相絶緣。這些絶緣溝槽各自在儲存晶格 之各相鄰晶格之間延伸。在此種DRAM晶格配置之中，可 達到很高之封裝密度，使每兩値儲存電晶體在縱向溝槽 之相對邊緣上相鄰接且相郯之儲存晶格以一共同之位元 -6 - 本紙張尺度適用中國國家標隼（CNS ) A4現格（210X297公釐） —-----^ ―裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 88. iS ΑΊ " B7五、發明説明（r ) 線相連接。在此種筲施形式中二極體接觸區之面積利用 縱向溝槽之深度來調整。 本發明之目的為在儲存電晶髏之閘極電極和接雜之矽 結構之間設置介電層，此介電層禁止摻雜物質在閛極電 極和矽结構之間擴散。此介電層例如可由Si02構成。 此外，此介電層亦可由氮化氣化物構成，其會另外造成 二極體的不對稱之特性曲線。這對儲存器之待性是有利 的。 在考慮較高之封装密度時，利用由金靥矽化物構成之 ,結構來實現在矽結構和共同之源極/汲極區域之間的接 觸區是有利的，此種結構相對於選擇電晶髏之閘極電極 可以自動諝整之方式來製造。 本發明以下將依據圖式及實施例作詳細説明。圖式簡 單説明如下： 第1圔顯示動態自動放大儲存晶格之切面圖，具有一 儲存電晶體，其閘極電極形成間隔層且以環形舖設此溝 槽之邊緣。 (請先閲讀背面之注意事項再填寫本頁) -裝· 訂 線 。 。 區度 圖一 圖 之濃 視有 視雜質 俯具 俯摻物 之，。之 P雜 格圖置格 含摻 晶面配晶 包之 存切而存11中 儲之緣儲 體11 大格邊大。基體 放晶之放圖之基 動存槽動線成之 自儲溝自接構雜 示大向示路所 所放縱所電矽 中動箸中之晶 圖自沿圖明單 1 態偽3發之 第動其第本雜 示示，示示接 顯顯體顯顯η 画圖晶圖圖如 2 3 電4 5伊 第第存第第由 摻 η 在 0 \—/ 圖 11 0 0 考 參 /IV-2 1 A 域 10為 為度 如贌 例質 C 16
X 17 物 雜 摻 成 製 可 如 例 2 1 域 區 之 雜 摻 - P 種 此 度 濃 質 物 雜 摻 .成 製 或 槽 之 雜 摻 I P 之 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（ 6 ) 1 1 為 10 1Β cm -3 之 Ρ - 摻雜 之 磊 晶層。 此種Ρ- 摻 雜 之 區 域 12具 1 1 有 之 深 度 例 如 為 0 , 5 〇 .m 〇 1 I 在 基 體 11 及 Ρ " 摻雜 之 區 域12中 設置一 傾 孔 狀 形 式 之 溝 /—V 請 I 1 槽 13 » 其 由 Ρ ~ 摻 雜之 匾 域 12的表 面往内 直 至 基 轚 11 之 中 先- 閱 1 I 讀 1 〇 溝 槽 13具 有 之 深度 例 如 為 1 Μ Β» 且平行 於 表 面 之 尺 寸 例 I* 1 I 如 為 0 . 2 t c π X 〇. 2 "爾 〇 溝 槽13之 表面設 有 第 閘 極 介 電 之 注 1 意 I 質 14 » 例 如 厚 度 為7 之 熱氣化 物。在 Ρ ~ 摻 雜 之 匾 域 12 事 項 1 I 再 | 之 表 面 上 配 置 環 狀之 η - 摻 雜區15 ，其以 瓌 形 包 圍 溝 槽 13 填 1 〇 沿 著 溝 槽 13之 細壁 配 置 第一閛 極電極 16 9 其 以 環 形 包 寫 本 頁 裝 1 • 圍 溝 槽 13 〇 第 一 閜極 電 極 16例如 以間隔 曆 之 形 式 由 η + 摻 1 1 雜 之 複 晶 矽 構 成 Mr· Ο 一 閘 極電極 16具有 例 如 10 20 c η -3 之 1 1 摻 雜 物 質 濃 度 0 1 1 第 一 閛 極 電 極 16之 表 面 以介電 層17覆 蓋 〇 介 電 層 17之 訂 | 厚 度 為 1 至 2η m且例如可由熱氣化物構成。 1 1 在 介 電 層 17之 表面 上 配 置矽結 構18 , 其 例 如 可 由 Ρ - 摻 1 I 雜 之 複 晶 矽 構 成 而形 成 間 隔層之 形成。 矽 结 構 18 基 本 上 1 終 止 於 η - 摻 雜 區 15之 表 面 0 Ρ-摻 雜之矽 結 溝 18所 具 有 之 線 | 摻 雜 物 質 濃 度 範 圍介 於 5 X 1 0 ^ c ΙΒ-3 及 5 X 18 13 c m -3 之 間 1 〇 摻 雜 之 矽 結 構18同 樣 以環形 包圍溝 槽 〇 第 一 閘 棰 電 極 16和 摻 雜 之 矽 結構 18形 成一傾 二搔體 * 其 中 在 第 — 閘 1 ， 1 極 電 搔 1 6和 摻 雜 之矽 結 1 8之間 可防止 由 於 所 配 置 之 介 1 電 層 17而 改 變 摻 雜狀 態 〇 在溝槽 13中於 摻 雜 之 矽 結 構 18 1 1 内 部 設 置 絶 緣 結 構19 , 其 在高度 上终止 於 η - 摻 雜 匾 15之 1 1 表 面 下 方 > 使 在 溝槽 1 3 之 8 邊緣上 此摻雜 之 矽 結 構 18之 表 1 1 1 1 I 1 本紙張尺度適用中國國家標隼（CNS ) Λ4规格（2丨0X 297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（7 ) 面不會被絶緣結構19所覆蓋。絶綠結構19例如由BPSG構 成。溝槽13之倒面設置第二閘極介電層110,第二閘極 電極111和S — η -摻雜區112。第二閛棰霣極111例如由 η + -摻雜之複晶矽構成。第二閛極電極111以例如由SiO 2 構成之絶錁層113覆蓋。第二閘極電極Π1及絶鑣層113 之邊緣以絶緣之間隔層114覆蓋，此绝緣之間隔層114例 如由S i0 2構成。 η-摻雜區15之配置在溝槽13和第二閛棰轚棰111之間 的部份，P-摻雜匾12,第二閘捶介電層110,第二閘極 '電極111和另一 η-摻雜區112形成一艏選擇電晶龌。η-摻 雜區15,第一閘極介電質14,第一閛掻電極16, ρ -摻雜 區12和基髏11形成一値儲存電晶體。η-摻雜匾15之配置 選 之Π ] 孝 同圈 共 -#晶 成^ 形 份接 ΚΗ择 0 I 睇 Μ串 1 可 11 »c 1 域 極區 電此 極藉 閘， 二域 第區 和極 13汲槽 \ 溝極 在源 二 擇値 捿 極 第 此 極 霄 極 閛 構 結 矽 之 雜 摻 成 構 鎢 由 如 例 由 經 和S 6 1 L構 結 矽 之 雜 摻 極 汲\ 棰 源 之 同 共 與 而 5 il 1 區 製 式 形 孔 觸 接 之 鎮 入 填 以 如 蓋 覆 6 ii Ί- 層 化 氣 間 中1 第 晶 11存 層鍺 化値 氯一 間成 中形 二體 第晶 ο φΙΓ 覆 連 相 性 I 電在 @作
I 1 成 形 之 區 觸 接 層 化 氣 間 中 ΒΓ [13S& 0 及 體 晶 I 11存 極儲 sft Opar ο 極構 閘結 二此 第蓋 層 線 絶 及 I-------------1T------ i * '—· (請先閲讀背面之注意事項再填寫本頁) 格 式中 形圖 樣 1 同第 多和 1 許格區 置晶雜 配存摻 式儲η-形之一 陣稱 另 矩對中 以面其 中鏡 ， 置 一 接 配有鄰 格此相 晶因格 AM。晶 DR格存 種晶儲 此存之 在儲示 之所 此 於 屬 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 8 ) 1 I 二 儲 存 晶 格 〇 在 此 種DRAM晶格配置中 ，另一 η - 摻 雜區 112 1 1 與 位 元 線 相 連 1 第 二閛極 電極111與字線相連， 基體1 1 1 1 與 供 電 電 壓 導 線 相 連。兩 個相鄰之具 有共同之 另 一 π - 摻 請 1 先 1 雜 112的儲存晶格經由絶编結構118而 對此相鄰 之 儲存 晶 閱 格 予 以 絶 緣 〇 m ncl 緣 結構118例如可製成L0C0S絶 緣 或淺 溝 背 1 之 槽 絶 緣 t 其 和 η - 摻 雜區1 5相郯且以環 形包圍此 二 鏡面 對 注 意 1 稱 之 儲 存 晶 格 (參考第2圖之俯視圖） 〇 4- 項 1 1 再 為 了 製 造 儲 存 晶 格，在 η-摻雜之基 體11中沈 積 --* ρ — 摻 填 寫 本 裝 雜 槽 以 便 m 植 入 法 形成P - 摻雜區12或 在基醱上 藉 裔晶 分 頁 1 I ,離 而 沈 積 一 Ρ ' 摻 雜 層。藉 光罩式之蝕 刻可形成 溝 槽13 0 1 1 藉 熱 氣 化 作 用 可 在 溝槽13之表面上形 成第一閘 極 介電 質 1 I 14 〇 1 訂 藉 原 位 置 摻 雜 之 沈稹或 未摻雜之沈 稹及随後 之 磷擴 散 1 和 第 一 複 晶 矽 層 之 異向性 背面蝕刻以 産生η+摻雜之第 1 I 複 晶 矽 層 這 樣 可在溝 槽1 3之側壁 上以間隔 層 之形 式 1 1 形 成 第 一 閛 棰 電 極 16〇因 此在平面g 域中可 *=£» 兀 全去 除 1 第 一 複 晶 矽 層 0 第 一閛極 霣極16在高 度上不會 終 止於 溝 .泉 I 槽 13 〇 溝 槽 1 3之 邊 緣在第 一閛極電極 16之上方 露 出例 如 1 t 50 n w 〇 ’丨 經 由 第 一 閛 極 電 極16表 面之熱氧化 作用可形 成 介電 質 | 17 〇 随 後 Μ 原 位 置 摻雜之 沈積或未摻 雜之沈稹 及 隨後 以 1 7。 至25。 之傾斜角適當地植入硼來産生第二Ρ -摻雜之複 1 1 晶 矽 層 〇 若 第 二 摻 雜之複 晶矽層藉植 入方式來 進 行摻 雜 1 1 m 在 植 入 過 程 中 此溝槽 之光罩仍然 必須存在 1 以便 屏 1 1 -10- 1 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（9 ) 蔽其表面。在例如以快速熱學退火（RTA, rapid thernal annealing)驅動摻雜物質之原子之後，藉異向性之背面 蝕刻可去除在平面區域中之第二複晶矽層且以間隔層之 形式形成摻雜之矽结構1δ。 藉硼磷玻璃層（BPSG)之沈積和硼磷玻璃層之融合可在 溝槽13中産生絶緣結構19。 藉熱氣化作用可形成蘧擇電晶體之第二閘極介霣質110 。藉肋於照相平販術過程中之步驟來沈稹第三複晶矽層 以及將此第三複晶矽層進行結構化可形成第二閘極霄極 ,111。絶線靥113則藉Si02層之分離及對Si02·進行結 構化而形成。因此Si02層及第三複晶矽靥之結構化可 0 同時進行。 藉Si02層之分離及Si02層之異向性背面蝕刻可在第 二閘極電極111和絶綠層Π3之邊緣上形成絶緣間隔層114 。藉光罩式之植入可形成η-摻雜區15及另一 η-摻雜區112。 第一中間氧化層116沈積之厚度例如可由60hb至800ηη 。在融合第一中間氣化層116之後，為了在第一中間氣化 靥116中形成接觸區115需開啓一接觸孔且以鎢填入。若 絶緣之間隔層114表面具有氮化矽或此绝緣之間隔層114 完全由氮化矽構成，則此接描孔之開口能以對第二閛極 電極1U自動調整之方式來完成。隨後第二中閬氣化層 117沈積成400γιβ至800ηη之厚度且經由融合方式而平面 化。 此製造過程結束於位元線接《用之接觸孔蝕刻及檫準 -11 - ----------批衣 訂 _ 务. - „ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（2丨ΟΧ297公旒） 經濟部中央標準局貝工消費合作社印製 A7 B7 ^ , * ~" 五、發明説明（10 ) 之金颶化程序（未示出>。 例如由η-摻雜之單晶矽所構成之基驩21包括P-後雜區 22(請參考第3圖）。η -摻雜之基腥21具有例如15 c ir3 之摻雜物質磨度。Ρ-摻雜區22具有例如δΧίΟ18*： η-3至 SXlO^cm-3之摻雜物質濃度。Ρ-摻雜匾22具有例如0.5 μ m之深度。 基體21包含基本上為平行延伸之縱向灌槽23。此设向 隳槽23具有例如lw π之深度且將P -摻雜@22割分成許多 條形匾。縱向溝槽23延伸於晶格陣列之方塊上方且具有 ，例如80/i·之長度及例如〇.3wm之宽度。縱向溝槽23之 表面以第一閛極介霣質24(例如Si〇2 )覆蓋。在雄向溝 槽23之邊緣上配置一由例如n+ -摻雜之褀晶矽所構成之 第一閛極電極26。第一閛極霣極26由躱向溝槽23之底部 抵逹縱向溝槽23上方邊綠之下的某一確定距離處。第— 蘭棰電棰26之表面以例如由热氣化物或氮化氧化物構成 之厚度由lna至2η*的介電質27覆蓋。在介電質27之表面 上配置Ρ-摻雜之矽结構28，矽結構28Μ由液向溝槽23之 底部柢達具有r>-摻雜區22之基體21的表面。 在第一閘極電極26細面上於Ρ -摻雜S22之表面中配置 η -摻雜區25且在制面上以可調整方式配置η+ -摻雜Β212 。η -摻雜匾25和縱向麻檐23之邊鏟相郯。在η -摻雜區25 和-摻雜匾212之間此Ρ-摻雜區22之表面設有第二醐 極介霄質210和第二閘極電極211。第二蘭極電極211以 例如由Si02或Si 3 Η4構成之绝缲層213來覆綦。第二 -12- 本紙張尺度適用中國國家標皁（CNS ) A4規格（2丨〇><297公釐） -------^---^------11------I (諳先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 11) 1 1 閘 極 電 極 211和絶猓層213之邊 緣 以例 如由S ί 0 2或S 1 3 Η 4 1 1 構 成 之 絶 緣 間隔層214來覆蓋。 1 1 m 向 溝 槽 23設有例如由BPSG 溝 成之 絶嫌结溝29。 此絶 請 1 I 綠 結 構 29不 完全填滿此縱向溝 槽 23 , 使此摻雜之矽 結構 先一 閱 讀 1 1 28的 表 面 在 上方區域中仍然不 會 被绝 緣結構29所覆 蓋。 背‘ τδ 1 1 之 1 在 η - 摻 雜 區 25之表面及此摻雜 之 矽結 構28之未被绝 緣结 注 意 事 1 構 29所 覆 蓋 之表面上配置接觸 區 .215 , 此接觸區215由金 項„ 再 臑 矽 化 物 (例如鈦矽化物）所構 成 之結 構來製成。 填 寫 本 1 裝 η - 摻 雜 匾 25 ,第二閘極介電 質 210 , 第二闊極電極211 頁 1 I ，和 η + - 摻 雜 區212形成一顧選擇電晶髅。η-摻雜區25, 1 1 第 一 閛 極 介 電質24,第一閘極 電 極26和基體21形成 鍺存 1 1 電 晶 醴 〇 η - 摻雜區25形成該鍺 存 電晶 體和選澤電晶 體所 1 訂 共 甩 之 源 極 /汲極匾域，經由 此 區域 此二電晶體形 成串 1 瞄 式 連 接 〇 第一閘極電極26和 摻 雜之 矽結構28形成 一傾 1 | 二 極 體 〇 橡 雜之矽結構28經由 接 觸區 215而與共同之源 1 | 極 / 汲 極 區 域2 5相連接。η + - 摻 雜匾 212輿位元線相連 1 t 第 二 閛 極 電極211與字線相連且基體21與供電電壓導 線 I 線 相 連 0 基 醱21藉由背面或在 晶 格陣 列之側面經由 溝槽 1 式 之 接 觸 而 與供電電壓導線相 連 0 1 1 在 D R A Μ 晶 格配置中.各儲存 晶 格以 矩陣方式配置 成列 I 和 行 〇 相 鄰 之儲存晶格因此沿 箸 各列 分別配置成鏡 面對 \ 1 稱 〇 因 此 沿 著各列而相鄰之鍺 存 晶格 的各鍺存電晶 體像 1 1 配 置 於 同 一 溝槽23之相對位置 之 各邊 緣上。沿箸各 列而 1 I 相 鄰 之 儲 存 晶格的各選擇電晶 體 之η + -區域212互相鄰 1 1 -13- 1 1 1 1 本紙張尺度適用中國國家標準（CNS )八料尤格（2丨0X297公釐） 經濟部中央標準局員工消费合作社印製 A7 B7五 '發明説明（12 ) 接且以一値共同之n+ -摻雜區212來製成。此共同之n+ -摻雜區212適當地與共同之位元線相連。 相鄰之各晶格藉絶緣溝槽2 18而互相絶緣（請參考第4 圖中之俯視圖）。绝緣溝槽218之構造需確實能將η-摻雜 區25, -摻雜區212,第一閛搔電極26和摻雜之矽結 構28由沿著各列相鄰之各儲存晶格隔開。絶緣溝槽218 之構成方式例如是垂直於縱向溝槽2 3而延伸之溝槽，其 深度至少相當於縱向溝槽23之深度且以绝緣材料填人。 另一種方式是：絶緣溝槽218亦是垂直於縱向溝槽23而 ，延伸之溝槽，其深度大於η -摻雜區25和n+ -摻雜區212 之深度，但縱向溝槽23只往内抵逹p-摻雜區22之中且 以絶緣材料填滿。此外，在此情況中，第一閛極電極2 6 和摻雜之矽結構28對應於絶緣溝槽218而進行結構化，使 第一閛極霄極26和摻雜之矽結構28沿著各列相鄰之儲存 電晶體而確實被隔開。 此種DRAM晶格配置以中間氣化層216覆蓋，位元線配置 於中間氧化層216之上（未示出），位元線經由中間氣化層 216中之位元線接觭區而與n+ -摻雜區212相連接。 為了製造第3圖和第4圖所說明之儲存晶格配置，在 η-摻雜之基體21中藉植入作用或藉磊晶沈積一 p-摻雜層 來産生Ρ -摻雜區以作為Ρ -摻雜槽，随後Μ肋於照相平版 術之製程步驟來産生溝槽光罩。縱向溝槽23受蝕刻之深 度為1徹米（《m)。第一閘棰介電質24可藉熱氣化作用 而形成於縱向溝槽23之表面上。 *14- ----------------1T------i ' - 一' .一 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準< CNS ) Λ4規格（210X297公釐〉 五、發明説明（I3 ) A7 B7 經濟部中央橾隼局員工消費合作社印製 然後産生第一摻雜之複晶矽層，由此複晶矽層«背面 蝕刻以形成由η+ -摻雜之複晶矽所構成之間隔式第一閛 極電極。第一摻雜之複晶矽層在原位置以摻雜方式沈積 或以未摻雜方式沈積且随後藉磷之擴散作用來進行摻雜 。繼缠進行背面蝕刻直至第一閛極電極26終止於Ρ -摻雜 區22之平面式表面下方為止。 隨後例如可藉熱氣化作用産生厚度為In·至2ηη之介電 層27。然後産生第二摻雜之複晶矽層，這可藉原位置摻 雜之沈積或藉未摻雜之沈稹來完成，且隨後以7°至25° 之斜角植入硼。在植入過程中必須仍然保持薄槽光罩， 以便屏蔽此平面式之表面。摻雜物質然後_肋於RTA(快 速之熱學退火）而受驅動。藉異向性之背面蝕刻由第二 摻雜之複晶矽層來産生摻雜之矽結構28以作為間隔層。 然後形成絶緣溝槽218,由此可藉照相平販術之製程 步驟來産生光罩，此光罩定義了垂直於縱向溝槽23之溝 槽走向。藉肋於此光罩則此摻雜之複晶矽結構28可在乾 轴刻步驟中進行結構化直至介電層27之表面暴露為止， 複晶矽結構28在此種步驟中可形成一種連鑛之間隔層以 用於所有沿縱向溝槽23之邊緣而相鄰之鍺存電晶體中。 然後藉肋於同一光罩對於介電層27進行乾蝕刻或濕化學 牲刻。最後.第一閛極電極26可使用同一光罩在乾蝕刻 步驟中進行結構化。為了將選擇電晶體絶緣，在垂直於 縱向溝槽23之方向對一溝槽進行蝕刻，此溝槽往内抵達 Ρ -摻雜區22之中且將相鄰電晶饈之η -摻雜區25和ti+ -擦 -15- 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝-
、1T 線 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（ 14 ) 1 1 雜 區 2 1 2互相隔離， 此溝槽以沈積之S i 0 2 镇 入 〇 1 1 為 了 形 成 絶 緣 溝 槽 218 , S—種方法是對條狀溝槽進行 1 1 蝕 刻 ♦ 此 條 狀 溝 槽 垂 直於 縱向溝槽23而延 伸 且 至 少 和縱 r—V 請 1 先 1 向 溝 槽 23 — 樣 深 〇 這 些溝 槽以沈積硼磷矽 酸 鹽 玻 璃 層之 閱 1 方 式 而 被 填 谋 〇 因 此 绝 » 緣結構29亦形成 於 縱 向 溝 槽23 背 面一 1 | 之 1 之 相 對 邊 緣 上 所 配 置 之各 摻雜矽結構28之 間 〇 注 意 1 事 1 妖 後 藉 熱 氣 化 作 用 可産 生平面式S擇電 晶 體 之 第 二閘 項 再 極 介 電 質 210 〇 填 寫 本 1 Λ 沈 積 第 三 複 晶 矽 層 且藉 肋於照相平販術 之 製 程 步 驟在 頁 '---- 1 I ，乾 蝕 刻 步 驟 中 進 行 結 構化 以形成第二閛極 電 極 21 1。 第二 1 1 閛 極 電 極 21 1之表面設置绝緣靨213。在邊 嫌 上 藉 沈 積 1 1 Si 〇2層及異向性之背面蝕刻来形成绝緣之間隔層214。 1 訂 為 了 形 成 接 觸 區 2 1 5， 藉金靥層之沈積層及随後在摻雜 1 之 矽 結 構 28和 η - 摻 雜 區25之暴露的表面上 之 矽 化 反 應可 1 I 選 擇 性 地 産 生 由 金 颶 矽化 物所構成之結構 〇 在 絶 緣 間隔 1 I 層 214之表面上， 絶緣層213和絶緣結構29因 此 不 會 形成 1 1 矽 化 物 〇 未 反 應 之 金 靨在 這些部份中於矽 化 反 應 之 後可 線 | 瓖 擇 性 地 對 金 颶 矽 化 物去 除。然後沈稹由 硼 m 矽 酸 鹽玻 1 I 璃 構 成 之 中 間 氧 化 層 216 , 其厚度例如為1000η 0 〇 在此 1 種 實 施 形 式 中 只 靄 要 中間 氣化層。在摻雜 之 矽 結 構 和η - * 1 1 摻 雜 區 之 間 進 行 接 觸 孔之 蝕刻以形成接觸 孔 是 不 需 要的。 1 此 種 D R A Μ 晶 格 配 置 之製 造最後是以對位 元 線 接 m 匾進 1 1 行 接 觸 孔 之 蝕 刻 » 接 觸孔 之缜入以及標準 之 金 颶 化 過程 1 1 來 結 束 〇 1 1 -16- 1 1 1 1 準 標 家 國 國 中 用 適 度 尺 張 纸 本 祕 釐 公 經 濟 部 中 標 準 Λ 員 工 消 合 作 社 印 製 A7 B7 五、發明説明 ' ) 1 1 第 5圖 顯 示 本 發 明 之 電 路 接 線圖 ，其 中 和 第 1. 圖 相 對 應 1 1 之部 份是 使 用 和 第 1 圖 相 同 之 符號 。選 擇 電 曰 H0 體 E3 疋 由 η - 摻 1 1 雜區 1 Γ)和 另 —·. 個 η - 揍 雜 區 1 1 2以及第二閘極電極1 11所 構 成 /-—V 請 1 先 1 ,此 二俩 η - 摻 雜 區 構 成 源 極 / 汲極 區。 儲 存 電 晶 體 則 由 η - 閱 1 貪 1 摻雜 區15 9 基 atm 體 11以 及 第 * 閘 極電 極16所 構 成 9 其 中 η ~ 摻 之 1 注 | 雜區 1 5和 基 體 11 構 成 源 極 / 汲 極區 〇 — 極 aim 體 結 構 是 由 第 —*· 意 事 rs 1 閘極 電極 1 6和 η - 摻 雜 之 矽 結 構 18所 構成 〇 第 -- 閘 極 電 極 經 >貝 再 1 I 裝 由此 二極 髏 結 構 而 與 η — 摻 雜 Μ 15相 連接 i 而 選 擇 電 晶 體 和 寫 本 頁 1 儲存 電晶 脑 體 則 經 由 η - 摻 雜 區 15而串 聯相 接 〇 1 | 符號 對照 表 1 1 11, 21 基 體 212 n + 摻 雜 區 1 1 12 , 22 ρ - 摻 雜 區 113, 213 絕 緣 層 訂 I 13 溝 槽 114, 2 14 φ 線 之 間 隔 層 1 I 23 縱 向 漕 槽 115 , 215 接 觸 區 1 1 14 , 24 第 . 閘 極 介 電 質 1 1 6 第 —-. 中 間 氧 化 層 1 1 15 , 25 η - 摻 雜 區 2 16 中 間 氣 化 層 -緣 | 16, 26 第 一 閘 極 電 極 117 第 二 中 間 氣 化 層 1 I 17 , 27 介 電 層 118 , 2 18 絕 緣 結 構 1 1 18, 28 摻 雜 之 矽 結 構 1 1 19 , 29 絕 緣 結 構 1 I 110, 210 笫 二 閘 極 介 電 質 1 I 111, 211 弟 [一 閘 極 電 極 1 1 112 其 它 之 η - 摻 雜 區 1 1 ~ 16 -1 - 1 1 1 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
Claims (1)
- 繞濟部中央樣準局員工消費合作社印裝 A8 B8 C8 D8 77、申請專利範圍 種DRAM晶格配置，其待激為： 在基龌中以積體方式設置許多動態自動放大之儲存 晶格； 每一鍺存晶格包含一蘧擇電晶醱及一儲存霣晶匾， 選擇電晶體形成平面式之MOS電晶驩，健存電晶體則 形成垂直式之MOS電晶體； 選擇電晶體及餘存霣晶髅經由共同之源極/汲掻區 域（25)而互相連接； 鍺存電晶體之源極/汲極匾（21)舆供電轚鼷導線相 ’ 達接； 選擇電晶黼之源極/汲搔區（212)與位元绨相連接； 鏟捧電晶體之蘭極霣極（211)與字線相迪接； 儲存電晶體具體由摻雜之矽所構成之閘極霣極（2 3) ，其至少沿箸溝槽（23)之一邊線而配置； 在溝槽（23)中配置由相反導電型所摻雜之矽结構 (28),此矽结構（2δ)與鍺存電晶睡之閛極電極（26)形 成一翻二極體且經由接《匾（215)而與共同之源極/ 汲極匾域（25)相連接。 2·如申請專利範圍第1項之DRAM晶格配置，其中在鍺存 電晶體之閘極霣極（26)和矽結構（28)之間配置介霉層 (27)。 3.如申請專利範圍第1或第2項之DRAM晶格配置，其中 儲存電晶釅之闞搔霣極（16)和砂结溝U8)各形成間隔 層，這些間隔層設置在溝槽（13)之邊緣。 -17- 本紙張尺度適用中國國家標隼（CNS) Μ規格（210X29?公釐） --Γ--?----裝 ------訂 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印装 6 b® 匕〇 D8 六、申請專利範圍 4. 如申請專利範圍第1或第2項之DRAM晶格配置，其中 在基體（21)中設置許多基本上為平行延伸之縱向溝 槽（23), 以矩陣形式配置這些儲存晶格，使相鄰之儲存晶格 的儲存電晶體和縱向溝槽（2 3 )之相對邊緣相鄰接，且 相鄰之儲存晶格的選擇電晶體經由共同之源極/汲極 區域（212)而互相連接，共同之源極/汲極區域（212) 則與共同之位元線相連接， 垂直於縱向溝槽（23)之方向設置绝緣溝槽（218), • 此絶緣槽（2 1 8 )沿著縱向溝槽（2 3 )而將相鄰之儲存晶 格互相絶緣。 5 .如申請專利範圍第1或第2項之D R A Μ晶格配置，其中 在矽結構（1 8 )以及選擇電晶體和儲存電晶體之共同源 極/汲極區域（1 5 )之間藉以高溫熔化金屬填入之接觸 孔來製成該接觸區（115)。 5. 如申請專利範圍第3項之DRAM晶格配置，其中在矽結 構（18)以及選擇電晶體和儲存電晶體之共同源極/汲 極區域（15)之間藉以高溫熔化金颶填入之接觸孔來製 成該接觭區（1 1 5 )。 7.如申請專利範圍第4項之DRAM晶格配置，其中在矽結 構（18)以及選擇電晶體和儲存電晶體之共同源極/汲 極區域（1 5 )之間藉以高溫熔化金屬填入之接觸孔來製 成該接觸區（1 15) β -1 8 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -----^------ I ^------tT~~. ^ (請先閣讀背面之注意事項再填寫本頁) _ A8 B8 C8 D8 六、申請專利範圍 t 8. 如申請專利範圍第1或第2項之DRAM晶格配置，其中 在矽結構（2 8 )以及選擇電晶體和儲存電晶體之共同源 極/汲極區域（25)之間藉由金屬矽化物構成之結構來 製成該接觸區（2 1 5 )。 9. 如申請專利範圍第3項之DRAM晶格配置，其中在矽結 構（28)以及選擇電晶體和儲存電晶體之共同源極/汲 極區域（25)之間藉由金屬矽化物構成之結構來製成該 接觸區（215) β 1 0 .如申請專利範圍第4項之D R A Μ晶格配置，其中在矽結 • 構（2 8 )以及選擇電晶體和儲存電晶體之共同源極/汲 極區域（25)之間藉由金屬矽化物構成之結構來製成該 接觸區（2 1 5 ) β -----^-----裝-----訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印策 -19- 本紙浪尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19535496 | 1995-09-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW382806B true TW382806B (en) | 2000-02-21 |
Family
ID=7773037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW085111732A TW382806B (en) | 1995-09-26 | 1996-09-25 | DRAM-cells arrangement with dynamical self-amplifying storage-cells |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5854500A (zh) |
| EP (1) | EP0766312B1 (zh) |
| JP (1) | JP3737576B2 (zh) |
| KR (1) | KR100439836B1 (zh) |
| AT (1) | ATE212149T1 (zh) |
| DE (1) | DE59608588D1 (zh) |
| HK (1) | HK1003544A1 (zh) |
| TW (1) | TW382806B (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789306A (en) * | 1996-04-18 | 1998-08-04 | Micron Technology, Inc. | Dual-masked field isolation |
| DE19723936A1 (de) * | 1997-06-06 | 1998-12-10 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
| EP0924766B1 (de) * | 1997-12-17 | 2008-02-20 | Qimonda AG | Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19800340A1 (de) * | 1998-01-07 | 1999-07-15 | Siemens Ag | Halbleiterspeicheranordnung und Verfahren zu deren Herstellung |
| DE19812212A1 (de) * | 1998-03-19 | 1999-09-23 | Siemens Ag | MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren |
| JP4439020B2 (ja) * | 1998-03-26 | 2010-03-24 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
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- 1996-08-13 DE DE59608588T patent/DE59608588D1/de not_active Expired - Fee Related
- 1996-08-13 EP EP96113008A patent/EP0766312B1/de not_active Expired - Lifetime
- 1996-09-18 JP JP26793196A patent/JP3737576B2/ja not_active Expired - Fee Related
- 1996-09-25 KR KR1019960042369A patent/KR100439836B1/ko not_active IP Right Cessation
- 1996-09-25 TW TW085111732A patent/TW382806B/zh not_active IP Right Cessation
- 1996-09-26 US US08/721,546 patent/US5854500A/en not_active Expired - Lifetime
-
1998
- 1998-03-27 HK HK98102640A patent/HK1003544A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018605A (ko) | 1997-04-30 |
| US5854500A (en) | 1998-12-29 |
| JPH09116026A (ja) | 1997-05-02 |
| EP0766312B1 (de) | 2002-01-16 |
| JP3737576B2 (ja) | 2006-01-18 |
| KR100439836B1 (ko) | 2004-12-13 |
| EP0766312A1 (de) | 1997-04-02 |
| DE59608588D1 (de) | 2002-02-21 |
| ATE212149T1 (de) | 2002-02-15 |
| HK1003544A1 (en) | 1998-10-30 |
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