KR970018605A - 다이나믹 이득 메모리셀을 가진 dram 셀 어레이 - Google Patents

다이나믹 이득 메모리셀을 가진 dram 셀 어레이 Download PDF

Info

Publication number
KR970018605A
KR970018605A KR1019960042369A KR19960042369A KR970018605A KR 970018605 A KR970018605 A KR 970018605A KR 1019960042369 A KR1019960042369 A KR 1019960042369A KR 19960042369 A KR19960042369 A KR 19960042369A KR 970018605 A KR970018605 A KR 970018605A
Authority
KR
South Korea
Prior art keywords
transistor
memory
doped
cell array
dram cell
Prior art date
Application number
KR1019960042369A
Other languages
English (en)
Other versions
KR100439836B1 (ko
Inventor
볼프강 크라우트슈나이더.
Original Assignee
알레르트 발도르프; 롤프 옴케
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알레르트 발도르프; 롤프 옴케, 지멘스 악티엔게젤샤프트 filed Critical 알레르트 발도르프; 롤프 옴케
Publication of KR970018605A publication Critical patent/KR970018605A/ko
Application granted granted Critical
Publication of KR100439836B1 publication Critical patent/KR100439836B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

DRAM 셀 어레이의 모든 다이나믹 이득 메모리 셀은 선택 트랜지스터로서 평면 MOS 트랜지스터와 메모리 트랜지스터로서 수직 MOS 트랜지스터를 포함하며, 상기 MOS 트랜지스터들은 공통 소오스/드레인 영역(25)을 통해 서로 접속된다. 메모리 트랜지스터는 트렌치(23)의 적어도 한 에지를 따라 배치되는 도핑된 실리콘 게이트 전극(26)을 가진다. 트렌치에는 메모리 트랜지스터의 게이트 전극(26)과 함께 다이오드를 형성되고, 접촉부(215)를 통해 공통 소오스/드레인 영역(25)에 접속되는 역도핑된 실리콘층(28)이 제공된다.

Description

다이나믹 이득 메모리셀을 가진 DRAM 셀 어레이
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 세로 트렌치의 에지를 따라 배치되는 메모리 트랜지스터를 가진 다이나믹 이득 메모리 셀의 단면도.

Claims (6)

  1. 많은 다이나믹 이득 메모리 셀은 기판내의 집적되며, 각 메모리 셀은 평면 MOS 트랜지스터로서 구현되는 선택 트랜지스터와 수직 MOS 트랜지스터로서 구현되는 메모리 트랜지스터를 포함하며, 상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 공통 소오스/드레인 영역(25)을 통해 서로 접속되며, 메모리 트랜지스터의 소오스/드레인 영역(21)은 공급전압원에 접속되며, 상기 선택 트랜지스터의 소오스/드레인(212)은 비트라인에 접속되며, 상기 선택 트랜지스터의 게이트 전극(211)은 워드라인에 접속되며, 상기 메모리 트랜지스터는 트렌치(23)의 적어도 하나의 에지를 따라 배치되는 도핑된 실리콘의 게이트 전극(26)을 가지며, 역도전형태로 도핑된 실리콘층(28)은 트렌치(23)내에 비치되며, 상기 메모리 트랜지스터의 게이트 전극(26)과 함께 다이오드를 형성하며 접촉부(215)를 통해 공통 소오스/드레인 영역(25)에 접속되는 것을 특징으로 하는 DRAM 셀 어레이.
  2. 제1항에 있어서, 유전체층(27)은 상기 메모리 트랜지스터의 게이트 전극(26) 및 상기 실리콘층(28) 사이에 배치되는 것을 특징으로 하는 DRAM 셀 어레이.
  3. 제1항 또는 제2항에 있어서, 상기 메모리 트랜지스터의 게이트 전극(16) 및 실리콘층(18)은 트렌치(13)의 에지를 따라 정렬하는 스페이서로서 각각 구현되는 것을 특징으로 하는 DRAM 셀 어레이.
  4. 제1항 또는 제2항에 있어서, 평행하게 뻗는 많은 세로 트렌치(23)는 기판(21)내에 제공되며, 상기 메모리 셀은 인접 메모리 셀의 메모리 트랜지스터가 세로 트렌치(23)의 반대 에지에 인접하고 공통 비트라인에 접속되는 공통 소오스/드레인 영역(212)을 통해 서로 접속되도록 행렬로 배열되며, 격리 트렌치(218)는 세로 트렌치(23)에 대해 가로로 제공되어 세로 트렌치(23)를 따라 인접한 메모리 셀을 서로 격리시키는 것을 특징으로 하는 DRAM 셀 어레이.
  5. 재1항 내지 제4항중 어느 한 항에 있어서, 상기 실리콘층(18)과 상기 평탄한 단부 메모리 트랜지스터의 상기 공통 소오스/드레인 영역(15)사이의 상기 접촉부(115)는 고융점 금속으로 충전된 접촉홀에 의해 구현되는 것을 특징으로 하는 DRAM 셀 어레이.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 실리콘층(28)과 상기 평탄한 단부 메모리 트랜지스터의 상기 공통 소오스/드레인 영역(25)상의 접촉부(215)는 금속 실리사이드 구조로 구현되는 것을 특징으로 하는 DRAM 셀 어레이.
KR1019960042369A 1995-09-26 1996-09-25 다이나믹이득메모리셀을가진dram셀어레이 KR100439836B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19535496 1995-09-26
DE19535496.6 1995-09-26

Publications (2)

Publication Number Publication Date
KR970018605A true KR970018605A (ko) 1997-04-30
KR100439836B1 KR100439836B1 (ko) 2004-12-13

Family

ID=7773037

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960042369A KR100439836B1 (ko) 1995-09-26 1996-09-25 다이나믹이득메모리셀을가진dram셀어레이

Country Status (8)

Country Link
US (1) US5854500A (ko)
EP (1) EP0766312B1 (ko)
JP (1) JP3737576B2 (ko)
KR (1) KR100439836B1 (ko)
AT (1) ATE212149T1 (ko)
DE (1) DE59608588D1 (ko)
HK (1) HK1003544A1 (ko)
TW (1) TW382806B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560648B1 (ko) * 1997-12-17 2006-06-21 지멘스 악티엔게젤샤프트 메모리셀장치,그제조방법및그작동방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789306A (en) * 1996-04-18 1998-08-04 Micron Technology, Inc. Dual-masked field isolation
DE19723936A1 (de) * 1997-06-06 1998-12-10 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19800340A1 (de) * 1998-01-07 1999-07-15 Siemens Ag Halbleiterspeicheranordnung und Verfahren zu deren Herstellung
DE19812212A1 (de) * 1998-03-19 1999-09-23 Siemens Ag MOS-Transistor in einer Ein-Transistor-Speicherzelle mit einem lokal verdickten Gateoxid und Herstellverfahren
JP4439020B2 (ja) * 1998-03-26 2010-03-24 株式会社東芝 半導体記憶装置及びその製造方法
EP0973203A3 (de) * 1998-07-17 2001-02-14 Infineon Technologies AG Halbleiterschicht mit lateral veränderlicher Dotierung und Verfahren zu dessen Herstellung
DE19911148C1 (de) * 1999-03-12 2000-05-18 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
DE19961779A1 (de) * 1999-12-21 2001-07-05 Infineon Technologies Ag Integrierte dynamische Speicherzelle mit geringer Ausbreitungsfläche und Verfahren zu deren Herstellung
US6420749B1 (en) * 2000-06-23 2002-07-16 International Business Machines Corporation Trench field shield in trench isolation
JP4236848B2 (ja) * 2001-03-28 2009-03-11 セイコーインスツル株式会社 半導体集積回路装置の製造方法
US6838723B2 (en) * 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US7553740B2 (en) * 2005-05-26 2009-06-30 Fairchild Semiconductor Corporation Structure and method for forming a minimum pitch trench-gate FET with heavy body region
US7459743B2 (en) * 2005-08-24 2008-12-02 International Business Machines Corporation Dual port gain cell with side and top gated read transistor
US7859026B2 (en) * 2006-03-16 2010-12-28 Spansion Llc Vertical semiconductor device
KR100847308B1 (ko) * 2007-02-12 2008-07-21 삼성전자주식회사 반도체 소자 및 그 제조 방법.
DE102007029756A1 (de) * 2007-06-27 2009-01-02 X-Fab Semiconductor Foundries Ag Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben
JP2009094354A (ja) * 2007-10-10 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
US8878292B2 (en) * 2008-03-02 2014-11-04 Alpha And Omega Semiconductor Incorporated Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method
US9882049B2 (en) * 2014-10-06 2018-01-30 Alpha And Omega Semiconductor Incorporated Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method
US20230138963A1 (en) * 2021-10-29 2023-05-04 Nanya Technology Corporation Semiconductor device structure

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2861243B2 (ja) * 1990-04-27 1999-02-24 日本電気株式会社 ダイナミック型ランダムアクセスメモリセル
TW199237B (ko) * 1990-07-03 1993-02-01 Siemens Ag
US5571738A (en) * 1992-09-21 1996-11-05 Advanced Micro Devices, Inc. Method of making poly LDD self-aligned channel transistors
US5308783A (en) * 1992-12-16 1994-05-03 Siemens Aktiengesellschaft Process for the manufacture of a high density cell array of gain memory cells
DE4417150C2 (de) * 1994-05-17 1996-03-14 Siemens Ag Verfahren zur Herstellung einer Anordnung mit selbstverstärkenden dynamischen MOS-Transistorspeicherzellen
US5661322A (en) * 1995-06-02 1997-08-26 Siliconix Incorporated Bidirectional blocking accumulation-mode trench power MOSFET

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560648B1 (ko) * 1997-12-17 2006-06-21 지멘스 악티엔게젤샤프트 메모리셀장치,그제조방법및그작동방법

Also Published As

Publication number Publication date
US5854500A (en) 1998-12-29
TW382806B (en) 2000-02-21
JPH09116026A (ja) 1997-05-02
EP0766312B1 (de) 2002-01-16
JP3737576B2 (ja) 2006-01-18
KR100439836B1 (ko) 2004-12-13
EP0766312A1 (de) 1997-04-02
DE59608588D1 (de) 2002-02-21
ATE212149T1 (de) 2002-02-15
HK1003544A1 (en) 1998-10-30

Similar Documents

Publication Publication Date Title
KR970018605A (ko) 다이나믹 이득 메모리셀을 가진 dram 셀 어레이
US8389357B2 (en) Method of fabricating a memory device having a memory array including a plurality of memory cell transistors arranged in rows and columns
US7098478B2 (en) Semiconductor memory device using vertical-channel transistors
US4792834A (en) Semiconductor memory device with buried layer under groove capacitor
US5241496A (en) Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
KR100200222B1 (ko) 반도체 장치와 그 제조방법
US7385259B2 (en) Method of manufacturing a multilayered doped conductor for a contact in an integrated circuit device
US6891225B2 (en) Dynamic semiconductor memory device
KR960704358A (ko) 불휘발성 측벽 메모리 셀 및 그 제조 방법(Non-volatile sidewall memory cell method of fabricating same)
KR930017184A (ko) 동적 랜덤 액세스 메모리 디바이스 및 그의 제조방법
CN102709286A (zh) 隔离结构和包含隔离结构的元件结构
KR20020096808A (ko) 축소가능한 2개의 트랜지스터 기억 소자
TW357435B (en) 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
MY118306A (en) Self- aligned diffused source vertical transistors with stack capacitors in a 4f- square memory cell array
EP0366882A3 (en) An ultra dense DRAM cell array and its method of fabrication
US4927779A (en) Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor
US6396096B1 (en) Design layout for a dense memory cell structure
KR960700528A (ko) 초고밀도의 교번 금속 가상 접지 rom(ultra-high-density alternate metal virtual ground rom)
KR20020060571A (ko) 반도체 메모리 셀 어레이 구조물 형성 방법
KR900019235A (ko) 고밀도 다이나믹 ram 셀 및 이의 제조 방법
KR100206716B1 (ko) 노아형 마스크 롬
US6822281B2 (en) Trench cell for a DRAM cell array
US5237528A (en) Semiconductor memory
US5214496A (en) Semiconductor memory
US4860071A (en) Semiconductor memory using trench capacitor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080625

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee