KR20120089998A - 기억 장치, 메모리 모듈, 및 전자 기기 - Google Patents
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Abstract
본 발명은, 리프레쉬 동작의 횟수를 저감시킴으로써, 소비 전력을 억제한다. 또한, 먼저 기록된 데이터를 파괴하지 않고 데이터를 판독한다.
소스 또는 드레인의 한 쪽이 되는 제 1 전극과, 소스 또는 드레인의 다른 쪽이 되는 제 2 전극과, 제 1 채널 형성 영역에 절연막을 개재하여 중첩하여 형성된 제 1 게이트 전극을 갖는 제 1 트랜지스터와, 소스 또는 드레인의 한 쪽이 되는 제 3 전극과, 소스 또는 드레인의 다른 쪽이 되는 제 4 전극과, 제 2 채널 형성 영역이 제 2 게이트 전극과 제 3 게이트 전극의 사이에 절연막을 개재하여 형성된 제 2 트랜지스터를 갖는 메모리 셀을 복수 갖고, 제 1 채널 형성 영역 및 제 2 채널 형성 영역은 산화물 반도체를 포함하고, 제 2 전극은 제 2 게이트 전극에 직접 접속되는 기억 장치로 한다.
소스 또는 드레인의 한 쪽이 되는 제 1 전극과, 소스 또는 드레인의 다른 쪽이 되는 제 2 전극과, 제 1 채널 형성 영역에 절연막을 개재하여 중첩하여 형성된 제 1 게이트 전극을 갖는 제 1 트랜지스터와, 소스 또는 드레인의 한 쪽이 되는 제 3 전극과, 소스 또는 드레인의 다른 쪽이 되는 제 4 전극과, 제 2 채널 형성 영역이 제 2 게이트 전극과 제 3 게이트 전극의 사이에 절연막을 개재하여 형성된 제 2 트랜지스터를 갖는 메모리 셀을 복수 갖고, 제 1 채널 형성 영역 및 제 2 채널 형성 영역은 산화물 반도체를 포함하고, 제 2 전극은 제 2 게이트 전극에 직접 접속되는 기억 장치로 한다.
Description
본 발명은 기억 장치에 관한 것이다. 특히, 본 발명은 데이터를 유지하는 메모리 셀의 구성에 관한 것이다.
반도체 특성을 이용한 기억 장치(이하, 기억 장치라고 한다)는, 복수의 전자 기기에 조합되고, 많이 제품화되고 있다. 기억 장치로서는, 휘발성 메모리와 비휘발성 메모리로 크게 나눌 수 있다. 휘발성 메모리로서는, 레지스터, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory)을 들 수 있고, 비휘발성 메모리로서는, Flash EEPROM(플래시 메모리)을 들 수 있다.
SRAM은 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에, 1 메모리 셀당의 소자의 개수가 많고(예를 들어, 1 메모리 셀당에 트랜지스터가 6개), 기억 용량당의 단가(單價)가 비싸게 된다는 문제가 있다.
한편, DRAM은 트랜지스터 및 용량 소자로 메모리 셀을 구성하는 단순한 구조를 갖는다. 따라서, 그 이외의 휘발성 메모리와 비교하여 메모리 셀을 구성하기 위한 반도체 소자의 개수가 적고, 단위 면적당의 기억 용량을 높일 수 있어, 저비용화를 실현시킬 수 있다. 그러나, DRAM은 1번 기억된 데이터를 판독할 때에 데이터가 상실되는 점, 일정 기간이 경과되면, 트랜지스터로부터 전하가 누설함으로써, 기억된 데이터가 상실되는 점 등의 단점이 있고, 1초간에 수십 횟수의 정기적인 리프레쉬 동작이 필요하다. 정기적인 리프레쉬 동작은 소비 전력의 증가를 초래해 버린다.
특허 문헌 1에는, 휘발성 메모리와 비휘발성 메모리를 조합함으로써, 리프레쉬 동작을 없앨 수 있는 DRAM의 구성에 대하여 기재되어 있다.
비휘발성 메모리인 플래시 메모리에서는, 플로팅 게이트(전하 축적층이라고도 한다)에 전하를 축적할 때에 인가되는 전압의 절대값이 20V 전후로, 휘발성 메모리와 비교하여 큰 전압이 필요하다. 인가하는 전압값이 크면, 반복적으로 동작시킬 때의 소비 전력이 증가된다. 따라서, 소비 전력을 저하시키는 것을 우선하기 위하여 낮은 전압으로 동작할 수 있는 구성인, 트랜지스터 및 용량 소자로 메모리 셀을 구성하는 단순한 구조의 DRAM의 구성이 많이 채용되고 있다.
그러나, 저전압으로 동작할 수 있는 트랜지스터 및 용량 소자로 메모리 셀을 구성하는 단순한 구조의 DRAM의 구성에서는, 데이터를 판독할 때에 먼저 기록된 데이터를 파괴하는 구성이 되기 때문에, 같은 데이터라도 다시 기록할 필요가 있다. 따라서, 정기적으로 리프레쉬 동작에 의한 소비 전력의 증가가 문제가 된다.
상술한 과제로 감안하여 본 발명의 일 형태는, 리프레쉬 동작의 횟수를 저감시킬 수 있는 기억 장치의 제공을 목적의 하나로 한다. 또한, 본 발명의 일 형태는 먼저 기록한 데이터를 파괴하지 않고, 데이터를 판독할 수 있는 기억 장치의 제공을 목적의 하나로 한다.
본 발명의 일 형태는, 소스 및 드레인의 한 쪽이 되는 제 1 전극과, 소스 및 드레인의 다른 쪽이 되는 제 2 전극과, 제 1 채널 형성 영역에 절연막을 개재(介在)하여 중첩하여 형성된 제 1 게이트 전극을 갖는 제 1 트랜지스터와, 소스 및 드레인의 한 쪽이 되는 제 3 전극과, 소스 및 드레인의 다른 쪽이 되는 제 4 전극과, 제 2 채널 형성 영역이 제 2 게이트 전극과 제 3 게이트 전극의 사이에 절연막을 개재하여 형성된 제 2 트랜지스터를 갖는 메모리 셀을 복수 갖고, 제 1 채널 형성 영역 및 제 2 채널 형성 영역은 산화물 반도체를 포함하고, 제 2 전극은 제 2 게이트 전극에 직접 접속되는 기억 장치이다.
본 발명의 일 형태는, 소스 및 드레인의 한 쪽이 되는 제 1 전극과, 소스 및 드레인의 다른 쪽이 되는 제 2 전극과, 제 1 채널 형성 영역에 절연막을 개재하여 중첩하여 형성된 제 1 게이트 전극을 갖는 제 1 트랜지스터와, 소스 및 드레인의 한 쪽이 되는 제 3 전극과, 소스 및 드레인의 다른 쪽이 되는 제 4 전극과, 제 2 채널 형성 영역이 제 2 게이트 전극과 제 3 게이트 전극 사이에 절연막을 개재하여 형성된 제 2 트랜지스터를 갖는 메모리 셀을 복수 갖고, 제 1 채널 형성 영역 및 제 2 채널 형성 영역은, 산화물 반도체를 포함하고, 제 2 전극은 제 2 게이트 전극에 직접 접속되고, 제 1 채널 형성 영역을 갖는 활성층과 제 1 게이트 전극이 중첩되는 면적은 제 2 채널 형성 영역을 갖는 활성층과 제 2 게이트 전극 또는 제 3 게이트 전극이 중첩되는 면적보다 작은 기억 장치이다.
본 발명의 일 형태에 있어서, 제 1 트랜지스터의 제 1 채널 형성 영역을 갖는 활성층은, 도펀트가 첨가됨으로써 저저항화된 영역을 갖고, 상기 영역에 의하여 제 1 게이트 전극과 제 1 전극 및 제 2 전극이 이격되어 형성되는 기억 장치이다.
본 발명의 일 형태에 있어서, 제 1 트랜지스터는 제 2 트랜지스터와 상이한 층에 형성되는 기억 장치이다.
본 발명의 일 형태에 있어서, 제 2 게이트 전극과 제 2 채널 형성 영역이 갖는 활성층이 중첩되는 면적은, 제 3 게이트 전극과 제 2 채널 형성 영역이 갖는 활성층이 중첩되는 면적보다 큰 기억 장치이다.
본 발명의 일 형태에 있어서, 제 1 전극은 제 3 전극에 전기적으로 접속되는 기억 장치이다.
본 발명의 일 형태에 있어서, 산화물 반도체는 In-Ga-Zn-O계 산화물 반도체인 기억 장치이다.
본 발명의 일 형태에 의하여 인가하는 전압을 높게 하지 않고, 리프레쉬 동작의 횟수를 저감시킴으로써 소비 전력의 저감을 도모할 수 있는 기억 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 의하여 먼저 기록한 데이터를 파괴하지 않고, 데이터를 판독할 수 있는 기억 장치를 제공할 수 있다.
도 1a 및 도 1b는 실시형태 1을 설명하는 도면.
도 2a 및 도 2b는 실시형태 1을 설명하는 도면.
도 3은 실시형태 2를 설명하는 도면.
도 4는 실시형태 2를 설명하는 도면.
도 5는 실시형태 2를 설명하는 도면.
도 6a 내지 도 6c는 실시형태 3을 설명하는 도면.
도 7a 내지 도 7d는 실시형태 4를 설명하는 도면.
도 8a 내지 도 8e는 실시형태 4를 설명하는 도면.
도 9는 실시형태 5를 설명하는 도면.
도 10은 실시형태 6을 설명하는 도면.
도 11a 내지 도 11f는 실시형태 7을 설명하는 도면.
도 12a 및 도 12b는 실시예 1을 설명하는 도면.
도 13은 실시예 1을 설명하는 도면.
도 14는 실시예 1을 설명하는 도면.
도 15는 실시예 1을 설명하는 도면.
도 16a 내지 도 16e는 산화물 반도체의 일례.
도 17의 (a) 내지 (c)는 산화물 반도체의 일례.
도 18의 (a) 내지 (c)는 산화물 반도체의 일례.
도 19는 게이트 전압과 전계 효과 이동도의 관계.
도 20a 내지 도 20c는 게이트 전압과 드레인 전류의 관계.
도 21a 내지 도 21c는 게이트 전압과 드레인 전류의 관계.
도 22a 내지 도 22c는 게이트 전압과 드레인 전류의 관계.
도 23a 내지 도 23c는 트랜지스터의 특성.
도 24a 및 도 24b는 트랜지스터의 특성.
도 25a 및 도 25b는 트랜지스터의 특성.
도 26은 트랜지스터의 오프 전류의 온도 의존성.
도 2a 및 도 2b는 실시형태 1을 설명하는 도면.
도 3은 실시형태 2를 설명하는 도면.
도 4는 실시형태 2를 설명하는 도면.
도 5는 실시형태 2를 설명하는 도면.
도 6a 내지 도 6c는 실시형태 3을 설명하는 도면.
도 7a 내지 도 7d는 실시형태 4를 설명하는 도면.
도 8a 내지 도 8e는 실시형태 4를 설명하는 도면.
도 9는 실시형태 5를 설명하는 도면.
도 10은 실시형태 6을 설명하는 도면.
도 11a 내지 도 11f는 실시형태 7을 설명하는 도면.
도 12a 및 도 12b는 실시예 1을 설명하는 도면.
도 13은 실시예 1을 설명하는 도면.
도 14는 실시예 1을 설명하는 도면.
도 15는 실시예 1을 설명하는 도면.
도 16a 내지 도 16e는 산화물 반도체의 일례.
도 17의 (a) 내지 (c)는 산화물 반도체의 일례.
도 18의 (a) 내지 (c)는 산화물 반도체의 일례.
도 19는 게이트 전압과 전계 효과 이동도의 관계.
도 20a 내지 도 20c는 게이트 전압과 드레인 전류의 관계.
도 21a 내지 도 21c는 게이트 전압과 드레인 전류의 관계.
도 22a 내지 도 22c는 게이트 전압과 드레인 전류의 관계.
도 23a 내지 도 23c는 트랜지스터의 특성.
도 24a 및 도 24b는 트랜지스터의 특성.
도 25a 및 도 25b는 트랜지스터의 특성.
도 26은 트랜지스터의 오프 전류의 온도 의존성.
이하, 본 발명의 실시형태 및 실시예에 대하여 도면을 참조하여 설명한다. 다만, 본 발명의 구성은 많은 다른 형태에서 실시할 수 있고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 내용을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 실시형태 및 실시예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 같은 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용한다.
또한, 각 실시형태 및 실시예의 도면 등에서 도시한 각 구성의 크기, 층의 두께, 신호 파형, 또는 영역은 명료화를 위하여 과장하여 표기될 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 이용하는 "제 1", "제 2", "제 3", 내지 "제 N"(N은 자연수)이라는 용어는, 구성 요소의 혼동을 피하기 위하여 붙인 것이고, 수적으로 한정하는 것이 아니라는 것을 부기한다.
(실시형태 1)
도 1a에 본 발명의 기억 장치의 최소 단위인 메모리 셀의 회로도의 일례를 도시한다. 도 1a에 도시한 메모리 셀(100)은, 스위칭 소자로서 기능하는 제 1 트랜지스터(101)와, 기억 소자로서 기능하는 제 2 트랜지스터(102)를 갖는다. 또한, 제 1 트랜지스터(101)는, 스위칭 소자로서 기능함으로써, 제 2 트랜지스터(102)의 제 2 게이트 전극에 입력용 데이터선의 전위를 공급한다.
스위칭 소자로서 기능하는 제 1 트랜지스터(101)는, 소스 및 드레인의 한 쪽이 되는 제 1 전극과, 소스 및 드레인의 다른 쪽이 되는 제 2 전극과, 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료로 형성된 제 1 채널 형성 영역과, 제 1 게이트 전극을 갖는다. 제 1 트랜지스터(101)는 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 제 1 채널 형성 영역에 사용함으로써, 오프 전류를 충분히 저감시킬 수 있다.
기억 소자로서 기능하는 제 2 트랜지스터(102)는, 소스 및 드레인의 한 쪽이 되는 제 3 전극과, 소스 및 드레인의 다른 쪽이 되는 제 4 전극과, 제 2 채널 형성 영역과, 제 2 게이트 전극과, 제 3 게이트 전극을 갖는다. 제 2 채널 형성 영역은, 제 2 게이트 전극과 제 3 게이트 전극 사이에 위치한다. 또한, 제 2 채널 형성 영역은 제 1 채널 형성 영역과 마찬가지로, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료로 형성되는 것이 바람직하다. 또한, 제 2 채널 형성 영역은, 제 2 게이트 전극과 제 3 게이트 전극 사이에 위치할 수 있는 반도체 재료이면 특별히 재료는 한정되지 않는다.
제 1 채널 형성 영역 및 제 2 채널 형성 영역에 사용되는 실리콘보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료의 일례로서, 탄화실리콘(SiC), 질화갈륨(GaN) 등의 화합물 반도체, 산화아연(ZnO) 등의 금속 산화물로 이루어진 산화물 반도체 등을 적용할 수 있다. 그 중에서도 산화물 반도체는, 스퍼터링법이나 습식법(인쇄법 등)에 의하여 제작할 수 있고, 양산성이 우수하다는 이점이 있다. 또한, 탄화 실리콘의 성막 온도는 약 1500℃, 질화갈륨의 성막 온도는 약 1100℃이지만, 산화물 반도체의 성막 온도는, 300℃ 내지 500℃(유리 전이온도 이하, 최대 700℃ 정도)로 낮고, 저렴하고 입수하기 쉬운 유리 기판 위에 성막할 수 있다. 또한, 기판의 대형화에도 대응할 수 있다. 또한, 제 2 트랜지스터(102)에 있어서의 제 2 채널 형성 영역을 제 2 게이트 전극과 제 3 게이트 전극 사이에 위치하도록 제작할 수도 있다. 따라서, 상술한 와이드 갭 반도체 중에서도 특히 산화물 반도체는 양산성이 높다는 장점을 갖는다. 또한, 트랜지스터의 성능(예를 들어, 전계 효과 이동도)을 향상시키기 위하여 결정성의 산화물 반도체를 얻고자 하는 경우에도, 450℃ 내지 800℃의 열 처리에 의하여 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
또한, 산화물 반도체는 진성(I형이라고도 한다), 또는 실질적으로 진성인 반도체이며, 캐리어 개수가 매우 적고, 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만인 재료를 사용한다.
상기 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터의 오프 전류는, 채널 폭 1㎛당 100yA(1×10-22A) 이하, 바람직하게는 채널 폭 1㎛당 10yA(1×10-23A) 이하, 더 바람직하게는 채널 폭 1㎛당 1yA(1×10-24A) 이하로 할 수 있다. 따라서, 예를 들어 제 2 트랜지스터(102)의 제 2 게이트 전극에 있어서의 정전 용량을 1fF로 하고, 제 2 트랜지스터(102)의 오프 전류를 1yA로 하면, 10년에 1번 정도의 리프레쉬 동작이라도 데이터의 유지를 가능하게 할 수 있다.
또한, 상기 산화물 반도체로서는, 비단결정이고, ab면에 수직인 방향으로부터 봐서 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 갖고, 또 c축 방향에 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(phase)을 갖는 산화물 반도체를 사용할 수도 있다. 예를 들어, 기판 온도를 100℃ 이상 500℃ 이하로 하여 산화물 반도체막을 형성하고, 그 후에 가열 처리를 행하여 산화물 반도체층을 형성함으로써, 층 표면에 수직으로 배향된 결정을 포함하는 산화물 반도체층을 형성할 수 있다. 상기 층 표면에 수직으로 배향된 결정을 포함하는 산화물 반도체층을 사용함으로써, 예를 들어 광으로 인한 트랜지스터의 전기 특성의 변화를 억제할 수 있다.
이하의 설명에서는, 제 1 채널 형성 영역 및 제 2 채널 형성 영역에 사용되는 반도체 재료로서, 상술한 바와 같은 이점을 갖는 산화물 반도체를 사용하는 경우를 예로 든다. 또한, 도면에 있어서 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터인 것을 명확하게 하기 위하여, 트랜지스터를 나타내는 회로 부호로서 "OS"의 글자를 부기한다.
또한, 도 1a에서는, 메모리 셀(100)이 스위칭 소자로서 기능하는 제 1 트랜지스터(101)를 1개만 갖는 구성을 도시하지만, 특별히 이 구성에 한정되지 않는다. 본 발명의 일 형태에서는, 스위칭 소자로서 기능하는 제 1 트랜지스터(101)가 각 메모리 셀에 최저한 1개 형성되면 좋고, 상기 제 1 트랜지스터(101)의 개수는 복수라도 좋다.
또한, 본 발명의 일 형태에서는, 적어도 스위칭 소자로서 기능하는 제 1 트랜지스터(101)의 제 1 채널 형성 영역이 상술한 와이드 갭 반도체 재료를 사용하여 형성되는 구성이라면 좋다. 또한, 기억 소자로서 기능하는 제 2 트랜지스터(102)의 제 2 채널 형성 영역에, 제 1 채널 형성 영역과 같은 반도체 재료인 산화물 반도체를 사용하는 구성으로 하여도 좋다. 제 1 채널 형성 영역과 제 2 채널 형성 영역을 같은 반도체 재료인 산화물 반도체로 형성함으로써, 트랜지스터를 제작할 때의 프로세스를 일부 공통화할 수 있다. 또는, 기억 소자로서 기능하는 제 2 트랜지스터(102)의 제 2 채널 형성 영역에, 산화물 반도체 이외의 비정질, 미결정, 다결정, 또는 단결정의 실리콘 또는 게르마늄 등의 반도체 재료가 사용되어도 좋다.
다음에, 도 1a에 도시한 메모리 셀(100)에 있어서의 제 1 트랜지스터(101), 제 2 트랜지스터(102)의 접속 관계에 대하여 설명한다.
제 1 트랜지스터(101)의 제 1 게이트 전극은, 기록용 워드선 WL(배선: 103)에 접속된다. 그리고, 제 1 트랜지스터(101)는 소스 및 드레인의 한 쪽이 되는 제 1 전극이 입력용 데이터선 Din(배선: 104, 비트선이라고도 한다)에 접속되고, 소스 및 드레인의 다른 쪽이 되는 제 2 전극이 제 2 트랜지스터(102)의 제 2 게이트 전극에 접속된다. 또한, 제 2 트랜지스터(102)의 제 3 게이트 전극은, 판독용 워드선 RL(배선: 105)에 접속된다. 그리고, 제 2 트랜지스터(102)는 소스 및 드레인의 한 쪽이 되는 제 3 전극이 출력용 데이터선 Dout(배선: 106)에 접속되고, 소스 및 드레인의 다른 쪽이 되는 제 4 전극이 그라운드 전위 등의 고정 전위가 주어지는 전원선 GND(배선: 107)에 접속된다.
또한 본 명세서에서, "A와 B가 접속된다"는 것은, A와 B가 직접 접속되어 있는 것 이외에, A와 B가 전기적으로 접속되어 있는 것을 포함한다. 여기서, "A와 B가 전기적으로 접속되어 있다"란 A와 B의 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때, 대상물을 포함하는 A와 B의 사이의 부분이 대략 같은 전위가 되는 경우를 나타낸다.
다음에, 도 1b에 도 1a에 도시한 회로 구성을 갖는 메모리 셀(100)의 단면도의 일례를 도시한다. 도 1b에는, 스위칭 소자로서 기능하는 제 1 트랜지스터(101)와, 기억 소자로서 기능하는 제 2 트랜지스터(102)가 절연 표면을 갖는 기판(110) 위에 형성되는 상태를 도시한다. 특히, 도 1b에서는 일례로서 제 2 트랜지스터(102) 위에 제 1 트랜지스터(101)를 형성하는 구성을 도시한다. 상기 구성에 의하여 메모리 셀의 집적도를 높일 수 있다. 또한, 도 1b에 도시한 구성 이외에도 제 1 트랜지스터(101) 및 제 2 트랜지스터(102)를 구성하는 반도체 재료 및 전극 재료를 같은 층에 형성함으로써, 트랜지스터를 제작할 때의 프로세스를 일부 공통화할 수 있다.
도 1b에서 제 2 트랜지스터(102)는, 절연 표면을 갖는 기판(110) 위에 제 3 게이트 전극(121)과, 제 3 게이트 전극(121) 위의 절연막(122)과, 절연막(122)을 사이에 개재하여 제 3 게이트 전극(121)과 중첩되는 채널 형성 영역을 갖는 산화물 반도체막(123)과, 산화물 반도체막(123) 위의 제 3 전극(124) 및 제 4 전극(125)과, 산화물 반도체막(123), 제 3 전극(124) 및 제 4 전극(125) 위의 절연막(127)과, 절연막(127) 위에 있어서 산화물 반도체막(123)과 중첩되는 제 2 게이트 전극(126)과 절연막(127) 위의 제 2 게이트 전극(126)이 형성되는 영역 이외의 영역에서의 요철(凹凸)을 평탄화하기 위한 절연막(128)을 갖는다.
또한, 도 1b에서 제 1 트랜지스터(101)는, 평탄화된 절연막(128) 위에 채널 형성 영역을 갖는 산화물 반도체막(111)과, 산화물 반도체막(111) 위의 제 1 전극(112), 제 2 전극(113)과, 산화물 반도체막(111), 제 1 전극(112) 및 제 2 전극(113) 위의 절연막(114)과, 절연막(114) 위에 있어서 산화물 반도체막(111)과 중첩되는 제 1 게이트 전극(115)과, 절연막(114) 위의 제 1 게이트 전극(115)이 형성되는 영역 이외의 영역에서의 요철을 평탄화하기 위한 절연막(116)을 갖는다. 또한, 도 1b에서는 제 2 게이트 전극(126)과 제 2 전극(113)이 직접 접속하도록 형성된다. 또한, 도 1b에서는 기판(110) 위의 제 2 트랜지스터(102) 위에 제 1 트랜지스터(101)를 형성하는 구성에 대하여 도시하지만, 기판 위의 제 1 트랜지스터(101) 위에 제 2 트랜지스터(102)를 형성하는 구성으로 하여도 좋다.
다음에, 도 2a 및 도 2b를 사용하여 기억 소자로서 기능하는 제 2 트랜지스터(102)의 동작에 대하여 제 2 트랜지스터(102)가 n채널형이고, 또 2치(値)의 데이터를 취급하는 경우를 예로 들어 설명한다. 또한, 도 2a에는 제 2 트랜지스터(102)의 회로도를 도시하고, 제 2 게이트 전극의 전위를 Vcg, 제 3 게이트 전극의 전위를 Vbg, 제 3 전극(이하, 드레인 전극이라고도 한다)의 전위를 Vd, 제 4 전극(이하 소스 전극이라고도 한다)의 전위를 Vs로 하고, 제 2 트랜지스터(102)가 갖는 각 전극의 전위를 표기한다.
또한, 도 2a 및 도 2b의 설명에 있어서, 제 2 트랜지스터(102)의 임계값 전압은 제 3 게이트 전극과 소스 전극의 사이의 전압에 따라 임계값 전압 Vth0 또는 임계값 전압 Vth1의 2치로 변화되는 것으로서 설명한다. 여기서, 임계값 전압 Vth0과 임계값 전압 Vth1과의 관계는 0<Vth1<Vth0이다. 또한, 임계값 전압 Vth0은 제 3 게이트 전극의 전위 Vbg가 그라운드 전위 Vgnd와 같은 경우, 또는 Vgnd보다 낮은 전위일 때의 제 2 트랜지스터(102)의 임계값 전압에 상당하는 것으로서 설명한다. 따라서, 예를 들어 제 3 게이트 전극의 전위 Vbg가 Vgnd로 설정된 경우, 제 2 트랜지스터(102)의 임계값 전압은 임계값 전압 Vth0이 된다. 또한, 임계값 전압 Vth1은, 각 전위의 관계를 Vgnd<Vss<Vdd로 나타내는 경우, 제 3 게이트 전극의 전위 Vbg가 Vss 이상이고, 또 Vdd보다 낮은 전위일 때의 제 2 트랜지스터(102)의 임계값 전압에 상당한다. 따라서, 예를 들어 제 3 게이트 전극의 전위 Vcg가 Vss로 설정된 경우, 제 2 트랜지스터(102)의 임계값 전압은 임계값 전압 Vth0보다 마이너스 측으로 시프트한 임계값 전압 Vth1이 된다. 또한, 전위 Vdd는 제 2 트랜지스터(102)의 제 2 게이트 전극의 전위 Vcg를 그라운드 전위 Vgnd로 하여도 온(ON)이 되는 전위이다.
우선, 데이터를 기록할 때에 있어서의 제 2 트랜지스터(102)의 동작에 대하여 설명한다. 기록할 때에 있어서, 제 2 트랜지스터(102)는 임계값 전압 Vth0이 되도록 제 3 게이트 전극과 소스 전극의 사이에 전압이 인가된다. 그리고, 기록할 때에 있어서의 제 2 게이트 전극과 소스 전극의 전위의 관계는, Vcg-Vs≤Vth0이 되도록 Vcg의 전위를 설정한다. 이 때, 제 2 트랜지스터(102)는 기록할 때에 있어서는 오프(OFF)이고, 드레인 전극은 하이 임피던스의 상태이다.
제 2 게이트 전극의 전위 Vcg는, 데이터를 기록할 때에 기록하는 데이터에 따라 전위의 고저(高低)가 설정된다. 구체적으로는, 2치의 데이터를 취급하는 경우, 제 2 게이트 전극에는 고전위 VH 또는 저전위 VL 중의 어느 것이 주어진다. 또한, 고전위 VH 및 저전위 VL은, VH-Vs≤Vth0, VL-Vs≤Vth0이고, 또 VH-Vs>Vth1, VL-Vs>Vth1이 되는 전위로 한다.
다음에, 데이터를 유지할 때에 있어서의 제 2 트랜지스터(102)의 동작에 대하여 설명한다. 데이터를 유지할 때에 있어서, 스위칭 소자로서 기능하는 제 1 트랜지스터(101)는 오프이다. 상술한 바와 같이, 제 1 트랜지스터(101)는 오프 전류가 현저히 낮기 때문에, 제 2 게이트 전극의 전위 Vcg는 기록할 때에 설정된 전위를 일정 기간 유지한다.
다음에, 데이터를 판독할 때에 있어서의 제 2 트랜지스터(102)의 동작에 대하여 설명한다. 판독할 때에 제 2 트랜지스터(102)는 임계값 전압 Vth1이 되도록 제 3 게이트 전극과 소스 전극의 사이에 전압이 인가된다. 따라서, 상술한 바와 같이, 제 3 게이트 전극의 전위 Vbg를 전위 Vss로 설정하면 좋다.
데이터를 판독할 때에는, 직전에 행해진 데이터의 기록시에 있어서, 제 2 게이트 전극의 전위 Vcg에 고전위 VH 또는 저전위 VL이 주어진다. 데이터를 판독할 때, 제 2 게이트 전극의 전위 Vcg가 고전위 VH인 경우, 제 2 게이트 전극과 소스 전극간의 전압이 임계값 전압 Vth1보다 크게 됨으로써, 소스 전극과 드레인 전극간의 저항값이 떨어짐으로써, 제 2 트랜지스터(102)가 온이 된다. 따라서, 소스 전극의 전위 Vs는 드레인 전극에 주어진다. 한편, 데이터를 판독할 때, 제 2 게이트 전극의 전위 Vcg가 저전위 VL인 경우, 제 2 게이트 전극과 소스 전극간의 전압이 임계값 전압 Vth1보다 낮게 됨으로써, 제 2 트랜지스터(102)는 오프 상태를 유지한다. 따라서, 소스 전극과 드레인 전극간의 저항값이 높고, 드레인 전극은 하이 임피던스의 상태를 유지한다.
따라서, 드레인 전극의 전위 Vd는, 직전에 행해진 데이터의 기록시에 있어서, 제 2 게이트 전극에 주어진 전위의 높이에 연동(連動)한다. 판독할 때에 있어서의 제 2 게이트 전극의 전위 Vcg와 제 2 트랜지스터(102)의 드레인 전류 Id의 관계를 도 2b에 도시한다. 곡선(130)은, 임계값 전압이 Vth1로 설정되는 경우의 전위 Vcg와 드레인 전류 Id의 관계를 나타내고, 곡선(131)은 임계값 전압이 Vth0으로 설정되는 경우의 전위 Vcg와 드레인 전류 Id의 관계를 나타낸다.
제 3 게이트 전극의 전위 Vbg가 그라운드 전위 Vgnd이고, 또 제 2 트랜지스터(102)의 임계값 전압이 Vth0인 경우, 제 2 게이트 전극의 전위 Vcg가 고전위 VH로 설정되면, 드레인 전류 Id0'을 얻을 수 있다. 또한, 제 3 게이트 전극의 전위 Vbg가 그라운드 전위 Vgnd이고, 또 제 2 트랜지스터(102)의 임계값 전압이 Vth0인 경우, 제 2 게이트 전극의 전위 Vcg가 저전위 VL로 설정되면 드레인 전류 Id0을 얻을 수 있다. 드레인 전류 Id0' 및 드레인 전류 Id0은 곡선(131)을 보면 알 수 있는 바와 같이 작은 값이기 때문에, 제 2 트랜지스터(102)의 임계값 전압이 Vth0인 경우, 즉 판독할 때 이외에서는 소스 전극과 드레인 전극간의 저항값이 높은 상태가 된다.
한편, 제 3 게이트 전극의 전위 Vbg가 전위 Vss이고, 또 제 2 트랜지스터(102)의 임계값 전압이 Vth1인 경우, 제 2 게이트 전극의 전위 Vcg가 고전위 VH로 설정되면 드레인 전류 Id1'을 얻을 수 있다. 또한, 제 3 게이트 전극의 전위 Vbg가 전위 Vss이고, 제 2 트랜지스터(102)의 임계값 전압이 Vth1인 경우, 제 2 게이트 전극의 전위 Vcg가 저전위 VL로 설정되면 드레인 전류 Id1을 얻을 수 있다. 드레인 전류 Id1은 곡선(130)을 보면 알 수 있는 바와 같이 작은 값, 드레인 전류 Id1'은 곡선(130)을 보면 알 수 있는 바와 같이 큰 값이기 때문에, 제 2 트랜지스터(102)의 임계값 전압이 Vth1인 경우, 즉 판독할 때에는 드레인 전류 또는 드레인 전극의 전위 Vd의 값을 판독함으로써, 기록된 데이터의 값을 파악할 수 있다.
또한, 본 실시형태에서는, 2치의 데이터를 취급하는 경우에 대하여 설명하였지만, 본 발명의 기억 장치에서는, 3치 이상의 다치(多値)의 데이터를 취급할 수도 있다.
본 발명의 일 형태에서는, 고순도화된 산화물 반도체막을 트랜지스터의 채널 형성 영역으로서 사용한 스위칭 소자에 의하여 데이터를 기록하고, 또 판독할 수 있다. 따라서, 기억 장치의 동작시에 필요한 전압은 수V 정도이고, 소비 전력을 각별히 작게 억제할 수 있다. 또한, 고순도화된 산화물 반도체막을 트랜지스터의 채널 형성 영역으로서 사용함으로써, 1번 기록된 데이터를 매우 오랜 기간 동안 유지할 수 있다. 따라서, 기록된 데이터를 일정 기간마다 재기록하는 리프레쉬 동작의 횟수를 저감시킬 수 있다. 기록 및 판독에 필요한 전압의 저전압화 및 리프레쉬 동작의 횟수를 삭감시킴으로써, 본 실시형태의 구성은 소비 전력의 삭감을 도모할 수 있다. 또한, 기록된 데이터를 판독하는 데에, 먼저 기록된 데이터를 파괴하지 않고, 데이터를 판독할 수 있다. 따라서, 같은 데이터를 재기록할 필요가 없기 때문에, 그 분의 소비 전력을 삭감할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 복수의 메모리 셀을 갖는 기억 장치의 구성과, 그 구동 방법의 일례에 대하여 설명한다.
도 3에 복수의 메모리 셀(100A) 내지 메모리 셀(100C)이 매트릭스 형상으로 접속된 NOR형의 기억 장치의 셀 어레이의 회로도를 일례로서 도시한다. 도 3에 도시한 기억 장치가 갖는 각 메모리 셀(100A) 내지 메모리 셀(100C)의 구성에 대하여는, 실시형태 1에 있어서 도 1a에서 설명한 내용을 참작할 수 있다.
구체적으로는, 메모리 셀(100A) 내지 메모리 셀(100C)은, 제 2 트랜지스터(102A) 내지 제 2 트랜지스터(102C)의 제 2 게이트 전극에 대한 전위의 공급을 제어할 수 있다. 스위칭 소자로서 기능하는 제 1 트랜지스터(101A) 내지 제 1 트랜지스터(101C)와, 기억 소자로서 기능하는 제 2 트랜지스터(102A) 내지 제 2 트랜지스터(102C)를 갖는다.
도 3에 도시한 셀 어레이에서는, 복수의 입력용 데이터선 Din, 복수의 출력용 데이터선 Dout, 복수의 기록용 워드선 WL, 복수의 판독용 워드선 RL 등의 각종 배선이 형성되어 있고, 셀 어레이의 구동 회로로부터의 신호 또는 전원 전위가 이들의 배선을 통하여 각 메모리 셀(100A) 내지 메모리 셀(100C)에 공급된다. 따라서, 상기 배선의 개수는 메모리 셀(100A) 내지 메모리 셀(100C)의 개수 및 배치에 따라 결정될 수 있다. 구체적으로는, 도 3에 도시한 셀 어레이의 경우, 3행×1열의 메모리 셀이 매트릭스 형상으로 접속되어 있고, 적어도 입력용 데이터선 Din, 출력용 데이터선 Dout, 기록용 워드선 WL1 내지 기록용 워드선 WL3, 판독용 워드선 RL1 내지 판독용 워드선 RL3이 셀 어레이 내에 배치되는 경우를 예시한다.
상기 배선과, 메모리 셀(100A) 내지 메모리 셀(100C) 내의 회로 소자와의 접속 구조에 대하여 입력용 데이터선 Din, 출력용 데이터선 Dout, 기록용 워드선 WL1, 판독용 워드선 RL1에 접속되는 메모리 셀(100A) 내지 메모리 셀(100C) 중의 하나를 예로 들어 설명한다. 제 1 트랜지스터(101A)의 제 1 게이트 전극은 기록용 워드선 WL1에 접속된다. 그리고, 제 1 트랜지스터(101A)는 제 1 전극이 입력용 데이터선 Din에 접속되고, 제 2 전극이 제 2 트랜지스터(102A)의 제 2 게이트 전극에 접속된다. 또한, 제 2 트랜지스터(102A)의 제 3 게이트 전극은 판독용 워드선 RL1에 접속된다. 그리고, 제 2 트랜지스터(102A)는 드레인 전극이 출력용 데이터선 Dout에 접속되고, 소스 전극이 그라운드 전위 등의 고정 전위가 공급되는 전원선 GND에 접속된다.
다음에, 도 3에 도시한 셀 어레이를 예로 들어, 본 발명의 일 형태에 따른 기억 장치의 동작에 대하여 도 4를 사용하여 설명한다. 도 4는 각 배선에 입력되는 신호의 전위의 시간에 따른 변화를 도시한 타이밍 차트이고, 제 1 트랜지스터(101A) 내지 제 1 트랜지스터(101C) 및 제 2 트랜지스터(102A) 내지 제 2 트랜지스터(102C)의 양쪽 모두가 n채널형이고, 또 2치 데이터를 취급하는 경우를 예시한다.
우선, 데이터를 기록할 때의 기억 장치의 동작에 대하여 설명한다. 기록할 때에 있어서, 기록용 워드선 WL1에 펄스를 갖는 신호가 입력되면, 상기 펄스의 전위, 구체적으로는 하이 레벨의 전위가 게이트 전극에 주어짐으로써, 기록용 워드선 WL1에 게이트 전극이 접속되는 제 1 트랜지스터(101A)가 온이 된다. 한편, 판독용 워드선 RL1에는, 도 2a 및 도 2b에서 설명한 바와 같이, 제 2 트랜지스터(102A)의 임계값 전압이 Vth0이 되는 전위가 입력되어 판독용 워드선 RL1에 제 3 게이트 전극이 접속되는 제 2 트랜지스터(102A)는 오프를 유지한다.
그리고, 입력용 데이터선 Din에 데이터를 정보로서 포함하는 신호가 입력된다. 도 4에서는, 입력용 데이터선 Din에 하이 레벨 또는 로우 레벨의 전위를 갖는 신호가 입력되는 경우를 예시한다. 또한, 2치의 데이터를 취급하는 경우는, 입력용 데이터선 Din에 입력되는 신호의 전위가 전원 전압에 상당하는 전위(예를 들어, Vdd와 Vss)의 2치이면 좋지만, 3치 이상의 다치의 데이터를 취급하는 경우는, 그 취급하는 데이터에 사용되는 기수(cardinal number)에 맞추어 전위의 레벨의 값을 결정하면 좋다.
입력용 데이터선 Din에 입력되는 전위는, 온이 되는 제 1 트랜지스터(101A)를 통하여 제 2 트랜지스터(102A)가 갖는 제 2 게이트 전극에 주어진다. 그리고, 제 2 게이트 전극의 전위에 따라, 제 2 트랜지스터(102A)의 임계값 전압이 Vth0으로 시프트하였을 때의 제 2 트랜지스터(102A)의 온 또는 오프의 상태가 결정된다.
기록용 워드선 WL1에 대한 펄스를 갖는 신호의 입력이 끝나면, 기록용 워드선 WL1에 게이트 전극이 접속되는 제 1 트랜지스터(101A)가 오프가 된다. 그리고, 기록용 워드선 WL2, 기록용 워드선 WL3에 펄스를 갖는 신호가 순차적으로 입력되고, 기록용 워드선 WL2를 갖는 메모리 셀, 기록용 워드선 WL3을 갖는 메모리 셀에 있어서, 상술한 동작이 마찬가지로 반복된다.
다음에, 데이터를 유지할 때에 있어서의 기억 장치의 동작에 대하여 설명한다. 데이터를 유지할 때에, 기록용 워드선 WL1 내지 기록용 워드선 WL3 모두에 대하여 제 1 트랜지스터(101A) 내지 제 1 트랜지스터(101C)가 오프가 되는 레벨의 전위, 구체적으로는 로우 레벨의 전위가 주어진다. 제 1 트랜지스터(101A) 내지 (101C)는, 상술한 바와 같이, 오프 전류가 현저히 낮기 때문에, 제 2 게이트 전극의 전위는 기록할 때에 설정된 레벨을 유지한다. 또한, 판독용 워드선 RL1 내지 판독용 워드선 RL3 모두에는, 도 2a 및 도 2b에서 설명한 바와 같이, 제 2 트랜지스터(102A) 내지 제 2 트랜지스터(102C)의 임계값 전압이 Vth0이 되는 전위가 입력되어, 판독용 워드선 RL1 내지 워드선 RL3에 제 3 게이트 전극이 접속되는 제 2 트랜지스터(102A) 내지 제 2 트랜지스터(102C)는 오프를 유지한다.
도 4의 타이밍 차트에서는, 데이터를 유지하는 동작을 설명하기 위하여 유지 기간을 설치한다. 그러나, 실제의 메모리의 동작에 있어서는, 유지 기간을 설치하지 않아도 좋다.
다음에, 데이터를 판독할 때에 있어서의 기억 장치의 동작에 대하여 설명한다. 판독할 때에 있어서, 기록용 워드선 WL1 내지 기록용 워드선 WL3 모두에는 유지할 때와 마찬가지로 제 1 트랜지스터(101A) 내지 제 1 트랜지스터(101C)가 오프가 되는 레벨의 전위, 구체적으로는, 로우 레벨의 전위가 주어진다.
한편, 판독할 때에 판독용 워드선 RL1 내지 판독용 워드선 RL3에는, 펄스를 갖는 신호가 순차적으로 입력된다. 구체적으로는, 우선 판독용 워드선 RL1에 펄스를 갖는 신호가 입력되면, 상기 펄스의 전위, 구체적으로는 도 2a 및 도 2b에서 설명한 바와 같이, 제 2 트랜지스터(102A)의 임계값 전압이 Vth1이 되는 전위가 입력된다. 제 2 트랜지스터(102A)에서는, 임계값 전압이 Vth1이 되면, 직전의 기록시에 제 2 게이트 전극에 기록된 전위에 따라 그 드레인 전류, 또는 소스 전극과 드레인 전극간의 저항값이 결정된다.
그리고, 제 2 트랜지스터(102A)의 드레인 전류, 또는 소스 전극과 드레인 전극간의 저항값이 정보로서 포함되는 전위, 즉 제 2 트랜지스터(102A)가 갖는 드레인 전극의 전위가 출력용 데이터선 Dout를 통하여 구동 회로에 공급된다.
또한, 출력용 데이터선 Dout에 공급되는 전위는, 메모리 셀에 기록되는 데이터에 따라, 그 레벨이 결정된다. 따라서, 이상적으로는, 복수의 메모리 셀에 같은 값의 데이터가 기억되었으면, 상기 메모리 셀에 접속된 모든 출력용 데이터선에는 같은 레벨의 전위가 공급될 것이다. 그러나, 실제로는 제 1 트랜지스터(101A) 내지 제 1 트랜지스터(101C) 또는 제 2 트랜지스터(102A) 내지 제 2 트랜지스터(102C)의 특성이 메모리 셀간에 있어서 편차가 있는 경우가 있기 때문에, 판독될 예정의 데이터가 모두 같은 값이라도, 출력용 데이터선 Dout에 공급되는 전위에 편차가 생겨 그 분포가 폭을 갖는 경우가 있다. 따라서, 출력용 데이터선 Dout에 공급되는 전위에 약간의 편차가 있어도 상기 전위로부터 판독된 데이터를 정보로서 포함하고, 또 원하는 사양(仕樣)에 맞추어 진폭, 파형이 처리된 신호를 형성할 수 있는 판독 회로를 구동 회로로서 기억 장치에 설치한다.
본 실시형태에서는, 기록, 유지, 판독의 각 동작을 복수의 메모리 셀에 있어서 순차적으로 행하는 구동 방법에 대하여 설명하였지만, 본 발명은 이 구성에 한정되지 않는다. 지정된 어드레스의 메모리 셀에서만 상기 동작을 행하여도 좋다.
또한, 본 실시형태의 구성에서는, 1번 기록된 데이터를 일정 기간 유지할 수 있다. 그래서, 도 3에 도시한 회로도에 있어서 입력용 데이터선 Din 및 출력용 데이터선 Dout는 공통 배선으로 할 수도 있다. 구체적인 회로도에 대하여 도 5에 도시한다. 도 5의 구성으로 함으로써, 배선의 개수를 삭감할 수 있어 메모리 셀의 고밀도화를 도모할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 기억 장치에 있어서의 메모리 셀의 상면도, 회로도, 및 단면도에 대하여 도 6a 내지 도 6c를 참조하여 설명한다.
도 6a에는, 메모리 셀의 평면도를 도시한다. 도 6b에는 도 6a에 도시한 평면도에 대응하는 회로도를 도시한다. 도 6c에는 도 6a의 A-A', B-B'에 있어서의 단면도를 도시한다. 도 6a 내지 도 6c에 있어서 붙인 부호는 도 1a 및 도 1b와 마찬가지고, 각각 제 1 트랜지스터(101) 및 제 2 트랜지스터(102)의 배치에 대하여 도시한다. 또한, 도 6a 내지 도 6c에서는, 입력용 데이터선 및 출력용 데이터선에 대하여 공통화된 구성에 대하여 도시한다.
도 6a 및 도 6c에 도시한 제 1 트랜지스터(101) 및 제 2 트랜지스터(102)에서는, 특히 제 1 트랜지스터(101)가 갖는 제 1 게이트 전극, 제 2 트랜지스터(102)가 갖는 제 2 게이트 전극 및 제 3 게이트 전극의 크기를 상이하게 하여 도시한다.
구체적으로는, 제 2 채널 형성 영역을 갖는 활성층과 중첩하는 제 2 게이트 전극의 면적을 S2, 제 2 채널 형성 영역을 갖는 활성층과 중첩하는 제 3 게이트 전극의 면적을 S3으로 하면, S3<S2로 하는 것이 바람직하다. 특히, S2를 크게 함으로써, 제 2 게이트 전극에 있어서의 전하의 유지 능력을 높일 수 있다.
또한, 제 1 채널 형성 영역을 갖는 활성층과 중첩하는 제 1 게이트 전극의 면적을 S1으로 하면, 상술한 S2, S3과 비교하여 S1<S3<S2로 하는 것이 바람직하다. 특히, S1을 작게 함으로써, 기록용 워드선 WL의 기생 용량을 작게 할 수 있기 때문에, 충방전에 필요한 전하분의 소비 전력을 저감시킬 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태의 기억 장치에 적용할 수 있는 트랜지스터의 구성예에 대하여 설명한다. 본 실시형태에서는, 특히 상기 실시형태에서 설명한 구성에 있어서, 제 1 트랜지스터(101)를 미세화(微細化)하여 형성할 때의 구성예, 및 제작 공정의 일례에 대하여 나타낸다.
특히, 본 실시형태에서 설명하는 제 1 트랜지스터의 구성에서는, 산화물 반도체를 채널 형성 영역에 갖는 활성층의 소스 영역 및 드레인 영역이 되는 영역을, 산화물 반도체 중에 불순물을 도입함으로써 채널 형성 영역보다 저저항화시켜 형성하는 구성에 대하여 설명한다. 또한, 불순물 영역의 저항값은 채널 형성 영역의 저항값보다 낮은 값이 된다.
도 7a 내지 도 7d는, 본 실시형태에 있어서의 제 1 트랜지스터(101)의 구성이 되는 트랜지스터의 단면도이다. 도 7a 내지 도 7d에 도시한 트랜지스터의 구조는, 모두 톱 게이트 구조이다. 도 7a 내지 도 7d에 도시한 바와 같이, 제 1 트랜지스터(101)의 구조를 톱 게이트 구조로 하여 게이트 전극을 사용하여 소스 영역 및 드레인 영역을 자기 정합적(self-aligned manner)으로 형성함으로써, 트랜지스터의 미세화를 도모할 수 있다. 따라서, 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극이 중첩하는 부분을 없앨 수 있어, 제 1 트랜지스터와 기록용 워드선 WL의 사이의 기생 용량을 작게 할 수 있다. 결과적으로, 충방전의 소비 전력을 저감시킬 수 있다.
도 7a에 도시한 트랜지스터는, 반도체층(603_A)과 도전층(605a_A)과, 도전층(605b_A)과, 절연층(606_A)과, 도전층(607_A)을 포함한다.
반도체층(603_A)은, 이격되어 형성된 고농도 영역(604a_A) 및 고농도 영역(604b_A)을 포함한다. 고농도 영역(604a_A) 및 고농도 영역(604b_A)간의 영역이 채널 형성 영역이 된다. 반도체층(603_A)은 예를 들어, 절연층(601_A) 위에 형성된다. 또한, 고농도 영역은 도펀트가 고농도로 첨가됨으로써, 저저항화된 영역이고, 저농도 영역은 도펀트가 저농도로 첨가됨으로써 저저항화된 영역이다.
도전층(605a_A) 및 도전층(605b_A)은, 반도체층(603_A) 위에 형성되어 반도체층(603_A)에 전기적으로 접속된다. 도전층(605a_A) 및 도전층(605b_A)은, 예를 들어 반도체층(603_A)의 일부에 접한다. 또한, 도전층(605a_A) 및 도전층(605b_A)의 측면은 테이퍼 형상이고, 도전층(605a_A) 및 도전층(605b_A)은 고농도 영역(604a_A) 및 고농도 영역(604b_A)의 일부에 각각 중첩된다.
절연층(606_A)은 반도체층(603_A), 도전층(605a_A), 및 도전층(605b_A) 위에 형성된다.
도전층(607_A)은 절연층(606_A)을 개재하여 고농도 영역(604a_A)과 고농도 영역(604b_A)간의 반도체층(603_A)에 중첩된다. 절연층(606_A)을 개재하여 도전층(607_A)과 중첩되는 반도체층(603_A)의 영역이 채널 형성 영역이 된다.
또한, 도 7b에 도시한 트랜지스터는 도 7a에 도시한 구조에 추가하여 사이드 월이 되는 절연층(609a_A) 및 절연층(609b_A)을 포함하고, 또 반도체층(603_A)은 고농도 영역(604a_A) 및 고농도 영역(604b_A)간에 저농도 영역(608a_A) 및 저농도 영역(608b_A)을 포함한다.
절연층(609a_A) 및 절연층(609b_A)은, 절연층(606_A) 위에 형성되고, 도전층(607_A)의 서로 대향하는 측면에 접한다.
저농도 영역(608a_A) 및 저농도 영역(608b_A)은, 절연층(606_A)을 개재하여 절연층(609a_A) 및 절연층(609b_A)과 중첩된다. 또한, 저농도 영역(608a_A) 및 저농도 영역(608b_A)의 불순물 농도는 고농도 영역(604a_A) 및 고농도 영역(604b_A)의 불순물 농도보다 낮다.
저농도 영역(608a_A) 및 저농도 영역(608b_A)을 형성함으로써, 트랜지스터에 대한 국소적인 전계 집중을 억제할 수 있기 때문에, 트랜지스터의 신뢰성을 높일 수 있다.
도 7c에 도시한 트랜지스터는, 반도체층(603_B), 도전층(605a_B), 도전층(605b_B), 절연층(606_B), 및 도전층(607_B)을 포함한다.
도전층(605a_B) 및 도전층(605b_B)은, 절연층(601_B) 위에 형성되고, 고농도 영역(604a_B) 및 고농도 영역(604b_B)에 전기적으로 접속된다. 도전층(605a_B) 및 도전층(605b_B)은, 예를 들어 고농도 영역(604a_B) 및 고농도 영역(604b_B)의 일부에 접한다. 또한, 도전층(605a_B) 및 도전층(605b_B)의 측면은 테이퍼 형상이고, 고농도 영역(604a_B) 및 고농도 영역(604b_B)의 일부에 중첩된다.
반도체층(603_B)은 이격되어 형성된 고농도 영역(604a_B)과 고농도 영역(604b_B)간에 형성된다. 반도체층(603_B)은, 채널 형성 영역이 된다. 반도체층(603_B)은, 예를 들어, 도전층(605a_A), 도전층(605b_A), 및 절연층(601_B) 위에 형성된다.
절연층(606_B)은, 반도체층(603_B), 고농도 영역(604a_B), 및 고농도 영역(604b_B) 위에 형성된다.
도전층(607_B)은, 절연층(606_B)을 개재하여 반도체층(603_B)과 중첩된다. 절연층(606_B)을 개재하여 도전층(607_B)과 중첩되는 반도체층(603_B)의 영역이 채널 형성 영역이 된다.
또한, 도 7d에 도시한 트랜지스터는, 도 7c에 도시한 구조에 추가하여 사이드 월이 되는 절연층(609a_B) 및 절연층(609b_B)을 포함하고, 또 반도체층(603_B)은 고농도 영역(604a_B) 및 고농도 영역(604b_B)간에 저농도 영역(608a_B) 및 저농도 영역(608b_B)을 포함한다.
절연층(609a_B) 및 절연층(609b_B)은, 절연층(606_B) 위에 형성되고, 또 도전층(607_B)의 서로 대향하는 한 쌍의 측면에 접한다.
저농도 영역(608a_B) 및 저농도 영역(608b_B)은, 절연층(606_B)을 개재하여 절연층(609a_B) 및 절연층(609b_B)과 중첩된다. 또한, 저농도 영역(608a_B) 및 저농도 영역(608b_B)의 불순물 농도는, 고농도 영역(604a_B) 및 고농도 영역(604b_B)의 불순물 농도보다 낮다.
저농도 영역(608a_B) 및 저농도 영역(608b_B)을 형성함으로써, 트랜지스터에 대한 국소적인 전계 집중을 억제할 수 있기 때문에, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 도 7a 내지 도 7d에 도시한 각 구성 요소에 대하여 설명한다.
절연층(601_A) 및 절연층(601_B)으로서는, 예를 들어 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 또는 산화하프늄층을 단층 또는 적층시켜 사용할 수 있다. 또한, 절연층(601_A) 및 절연층(601_B)은 평탄성을 갖는 표면에 가공하여 사용할 수 있는 재료인 것이 바람직하다.
반도체층(603_A) 및 반도체층(603_B)은 트랜지스터의 채널 형성층으로서의 기능을 갖는다. 반도체층(603_A) 및 반도체층(603_B)으로서는, 예를 들어 4원계 금속 산화물, 3원계 금속 산화물, 또는 2원계 금속 산화물 등을 포함하는 산화물 반도체층을 사용할 수 있다.
4원계 금속 산화물로서는, 예를 들어 In-Sn-Ga-Zn-O계 금속 산화물 등을 사용할 수 있다.
3원계 금속 산화물로서는 예를 들어 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, 또는 Sn-Al-Zn-O계 금속 산화물 등을 사용할 수 있다.
2원계 금속 산화물로서는 예를 들어 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, Zn-Mg-O계 금속 산화물, Sn-Mg-O계 금속 산화물, In-Mg-O계 금속 산화물, 또는 In-Sn-O계 금속 산화물, 또는 In-Ga-O계 금속 산화물 등을 사용할 수 있다.
또한, 반도체층(603_A) 및 반도체층(603_B)으로서는, 예를 들어 In-O계 금속 산화물의 층, Sn-O계 금속 산화물의 층, 또는 Zn-O계 금속 산화물의 층 등을 사용할 수도 있다. 또한, 상기 산화물 반도체로서 적용할 수 있는 금속 산화물은 산화실리콘을 포함하여도 좋다. 또한, 상기 산화물 반도체로서 적용할 수 있는 금속 산화물은 질소를 포함하여도 좋다.
또한, 반도체층(603_A) 및 반도체층(603_B)으로서는, InLO3(ZnO)m(m은 0보다 큰 수)로 표기되는 재료의 층을 사용할 수도 있다. InLO3(ZnO)m의 L은, Ga, Al, Mn, 및 Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다.
고농도 영역(604a_A) 및 고농도 영역(604a_B)은, 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 또한, 트랜지스터의 소스로서의 기능을 갖는 영역을 소스 영역이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 영역을 드레인 영역이라고도 한다.
저농도 영역(608a_A), 저농도 영역(608b_A), 저농도 영역(608a_B), 및 저농도 영역(608b_B)의 저항값은, 고농도 영역(604a_A), 고농도 영역(604b_A), 고농도 영역(604a_B), 및 고농도 영역(604b_B)의 저항값보다 높고, 저농도 영역(608a_A), 저농도 영역(608b_A), 저농도 영역(608a_B), 및 저농도 영역(608b_B)을 고저항 불순물 영역이라고도 한다.
고농도 영역(604a_A), 고농도 영역(604b_A), 저농도 영역(608a_A), 저농도 영역(608b_A), 고농도 영역(604a_B), 고농도 영역(604b_B), 저농도 영역(608a_B) 및 저농도 영역(608b_B)에 포함되는 도펀트로서는, 예를 들어, 질소, 인, 비소, 아르곤, 크세논, 헬륨, 및 수소 중의 하나 또는 복수를 들 수 있다.
또한, 고농도 영역(604a_A) 및 고농도 영역(604b_A), 고농도 영역(604a_B) 및 고농도 영역(604b_B)에 포함되는 도펀트의 농도는, 예를 들어 5×1019cm-3 이상인 것이 바람직하다.
또한, 저농도 영역(608a_A), 저농도 영역(608b_A), 저농도 영역(608a_B) 및 저농도 영역(608b_B)에 포함되는 도펀트의 농도는, 예를 들어 5×1018cm-3 이상 5×1019cm-3 미만인 것이 바람직하다.
또한, 고농도 영역(604a_A), 고농도 영역(604b_A), 저농도 영역(608a_A), 저농도 영역(608b_A), 고농도 영역(604a_B), 및 고농도 영역(604b_B), 저농도 영역(608a_B), 및 저농도 영역(608b_B)은 채널 형성 영역보다 결정성이 낮아도 좋다.
또한, 고농도 영역(604a_A), 고농도 영역(604b_A), 저농도 영역(608a_A), 저농도 영역(608b_A), 고농도 영역(604a_B), 고농도 영역(604b_B), 저농도 영역(608a_B), 및 저농도 영역(608b_B)에 In-Ga-Zn-O-N계 재료이고, 섬유아연석형 구조의 결정이 포함되어도 좋다. 이 때, 고농도 영역(604a_A), 및 고농도 영역(604b_A), 저농도 영역(608a_A), 저농도 영역(608b_A), 고농도 영역(604a_B), 고농도 영역(604b_B), 저농도 영역(608a_B), 및 저농도 영역(608b_B)은, 바람직하게는 1×1020cm-3 이상 7at.% 미만의 질소를 포함하면, 섬유아연석형 구조가 되기 쉽다.
상기 불순물 영역을 In-Ga-Zn-O-N계 재료이고, 섬유아연석형 구조의 결정을 포함하는 구조로 함으로써, 트랜지스터의 소스 또는 드레인과 채널 형성 영역의 사이의 저항값이 낮게 된다.
도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B) 각각은 트랜지스터의 소스 또는 드레인으로서의 기능을 갖는다. 또한, 트랜지스터의 소스로서의 기능을 갖는 층을 소스 전극 또는 소스 배선이라고도 하고, 트랜지스터의 드레인으로서의 기능을 갖는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)으로서는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 합금 재료의 층으로서는, 예를 들어 Cu-Mg-Al 합금 재료의 층을 사용할 수 있다.
또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)으로서는, 도전성의 금속 산화물을 포함하는 층을 사용할 수 있다. 또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A), 및 도전층(605b_B)에 적용할 수 있는 도전성의 금속 산화물은 산화실리콘을 포함하여도 좋다.
또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A) 및 도전층(605b_B)으로서는, In-Ga-Zn-O-N계 재료의 층을 사용할 수도 있다. In-Ga-Zn-O-N계 재료의 층은 도전성이 높기 때문에, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A) 및 도전층(605b_B)으로서 바람직하다.
또한, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A) 및 도전층(605b_B)에 적용할 수 있는 재료의 층을 적층함으로써, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A) 및 도전층(605b_B)을 구성할 수도 있다. 예를 들어, Cu-Mg-Al 합금 재료의 층 위에 구리 층이 형성된 적층 구조로 도전층(605a_A), 도전층(605a_B), 도전층(605b_A) 및 도전층(605b_B)을 구성함으로써, 도전층(605a_A), 도전층(605a_B), 도전층(605b_A) 및 도전층(605b_B)에 접하는 절연층과의 밀착성을 높일 수 있다.
절연층(606_A) 및 절연층(606_B)으로서는, 예를 들어 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 또는 산화하프늄층을 사용할 수 있다. 또한, 절연층(606_A) 및 절연층(606_B)에 적용할 수 있는 재료의 층의 적층 구조로 절연층(606_A) 및 절연층(606_B)을 구성할 수도 있다.
또한, 절연층(606_A) 및 절연층(606_B)으로서는, 예를 들어 원소 주기율표에 있어서의 제 13 족 원소 및 산소 원소를 포함하는 재료의 절연층을 사용할 수도 있다.
제 13 족 원소 및 산소 원소를 포함하는 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등을 들 수 있다. 또한, 산화알루미늄갈륨이란, 갈륨의 함유량(at.%)보다 알루미늄의 함유량(at.%)이 많은 물질을 가리키고, 산화갈륨알루미늄이란, 갈륨의 함유량(at.%)이 알루미늄의 함유량(at.%) 이상인 물질을 가리킨다.
도전층(607_A) 및 도전층(607_B)은, 전계 효과 트랜지스터의 게이트로서의 기능을 갖는다. 또한, 전계 효과 트랜지스터의 게이트로서의 기능을 갖는 도전층을 게이트 전극 또는 게이트 배선이라고도 말한다.
도전층(607_A) 및 도전층(607_B)으로서는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 금속 재료, 또는 이들의 금속 재료를 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(607_A) 및 도전층(607_B)에 적용할 수 있는 재료의 층의 적층에 따라, 도전층(607_A) 및 도전층(607_B)을 구성할 수도 있다.
또한, 도전층(607_A) 및 도전층(607_B)으로서는, 도전성의 금속 산화물을 포함하는 층을 사용할 수도 있다. 또한, 도전층(607_A) 및 도전층(607_B)에 적용할 수 있는 도전성의 금속 산화물은, 산화실리콘을 포함하여도 좋다. 또한, 도전층(607_A) 및 도전층(607_B)에 적용할 수 있는 도전성의 금속 산화물은 질소를 포함하여도 좋다. 질소를 포함시킴으로써, 도전성을 높일 수 있다.
또한, 도전층(607_A) 및 도전층(607_B)으로서는, In-Ga-Zn-O-N계 재료의 층을 사용할 수도 있다. In-Ga-Zn-O-N계 재료의 층은 도전성이 높기 때문에, 도전층(607_A) 및 도전층(607_B)으로서 바람직하다.
절연층(609a_A), 절연층(609b_A), 절연층(609a_B) 및 절연층(609b_B)으로서는, 예를 들어 절연층(606_A) 및 절연층(606_B)에 적용할 수 있는 재료의 층을 사용할 수 있다. 또한, 절연층(609a_A), 절연층(609b_A), 절연층(609a_B) 및 절연층(609b_B)에 적용할 수 있는 재료의 층을 적층함으로써 절연층(609a_A), 절연층(609b_A), 절연층(609a_B) 및 절연층(609b_B)을 구성하여도 좋다.
또한, 본 실시형태의 트랜지스터의 제작 방법의 예로서, 도 7a에 도시한 트랜지스터의 제작 방법의 예를 도 8a 내지 도 8e를 사용하여 설명한다. 도 8a 내지 도 8e는 본 실시형태에 있어서의 트랜지스터의 제작 방법의 예를 설명하기 위한 단면도이다.
우선, 도 8a에 도시한 바와 같이, 제 1 절연층으로서 형성된 절연층(601_A) 위에 반도체층(603_A)을 형성한다.
또한, 반도체층(603_A)의 일례로서, 결정성을 향상시킬 수 있는 산화물 반도체층의 형성 방법의 예에 대하여 이하에 설명한다.
산화물 반도체층의 형성 방법의 예는, 절연층(601_A) 위에 반도체막을 형성하는 공정과 1번 이상의 열 처리를 행하는 공정을 포함한다. 또한, 반도체층(603_A)의 형성 방법의 예에 있어서, 상기 반도체막의 일부를 제거하는 공정을 포함시켜도 좋다. 이 때, 상기 반도체막의 일부를 제거하는 공정의 순서는, 반도체막을 형성한 후로부터 도전층(605a_A) 및 도전층(605b_A)을 형성하는 전까지이면 특별히 한정되지 않는다. 또한, 열 처리를 행하는 공정의 순서는 반도체막을 형성한 후라면 특별히 한정되지 않는다.
절연층(601_A) 위에 반도체막을 형성하는 공정으로서는, 예를 들어 스퍼터링법을 사용하여 반도체층(603_A)에 적용할 수 있는 재료의 막을 형성함으로써 반도체막을 형성한다. 이 때, 막 형성면 측(기판 측)의 온도를 100℃ 이상 500℃ 이하로 한다.
열 처리를 행하는 공정으로서는, 예를 들어 400℃ 이상 750℃ 이하의 온도로 가열 처리(가열 처리 A라고도 한다)를 행한다. 또한, 반도체 막을 형성한 후라면, 가열 처리 A를 행하는 타이밍은 특별히 한정되지 않는다.
가열 처리 A에 의하여 반도체막의 표면으로부터 결정화가 일어나서 반도체막의 표면으로부터 내부로 향하여 결정 성장한다.
상기 공정에 따라, 비단결정이며, ab면에 수직인 방향으로부터 봐서 삼각형, 육각형, 정삼각형 또는 정육각형인 원자 배열을 갖고, 또 c축 방향에 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(phase)을 갖는 반도체막(CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor))을 형성할 수 있다.
또한, 가열 처리 A를 행하는 가열 처리 장치로서는, 전기로(爐), 또는 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용할 수 있고, 예를 들어 GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 예를 들어 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자파)의 복사에 의하여, 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치이다. 고온 가스로서는, 예를 들어 희 가스 또는 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체(예를 들어 질소)를 사용할 수 있다.
또한, 가열 처리 A를 행한 후, 가열 처리 A를 행한 로와 같은 로에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입하여도 좋다. 이 때, 산소 가스 또는 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상, 즉 산소 가스 또는 N2O 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의하여 반도체층(603_A)에 산소가 공급되어 반도체층(603_A) 중의 산소 결핍으로 인한 결함을 저감시킬 수 있다.
다음에, 도 8b에 도시한 바와 같이, 반도체층(603_A)의 일부 위에 제 1 도전막을 형성하고, 상기 제 1 도전막의 일부를 에칭함으로써 도전층(605a_A) 및 도전층(605b_A)을 형성한다.
예를 들어, 스퍼터링법 등을 사용하여 도전층(605a_A) 및 도전층(605b_A)에 적용할 수 있는 재료의 막을 형성함으로써, 제 1 도전막을 형성할 수 있다. 또한, 도전층(605a_A) 및 도전층(605b_A)에 적용할 수 있는 재료의 막을 적층시킴으로써, 제 1 도전막을 형성할 수도 있다.
또한, 상기 도전층(605a_A) 및 도전층(605b_A)의 형성 방법과 같이, 본 실시형태의 트랜지스터의 제작 방법의 예에 있어서 막의 일부를 에칭하는 경우, 예를 들어 포토리소그래피 공정에 의하여 막의 일부 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 막을 에칭하여도 좋다. 또한, 이 경우 에칭한 후에 레지스트 마스크를 제거하는 것이 바람직하다.
다음에 도 8c에 도시한 바와 같이, 반도체층(603_A), 도전층(605a_A), 및 도전층(605b_A) 위에 제 2 절연막을 형성함으로써, 절연층(606_A)을 형성한다.
예를 들어, 스퍼터링법이나 플라즈마 CVD법 등을 사용하여 절연층(606_A)에 적용할 수 있는 재료의 막을 형성함으로써 제 2 절연막을 형성할 수 있다. 또한, 절연층(606_A)에 적용할 수 있는 재료의 막을 적층시킴으로써 제 2 절연막을 형성할 수도 있다. 또한, 고밀도 플라즈마 CVD법(예를 들어, μ파(예를 들어 주파수가 2.45GHz의 μ파)를 사용한 고밀도 플라즈마 CVD법)을 사용하여 절연층(606_A)에 적용할 수 있는 재료의 막을 형성함으로써, 절연층(606_A)을 치밀하게 할 수 있고, 절연층(606_A)의 절연 내압을 향상시킬 수 있다.
다음에, 도 8d에 도시한 바와 같이, 절연층(606_A) 위에 제 2 도전막을 형성하고, 제 2 도전막의 일부를 에칭함으로써 도전층(607_A)을 형성한다.
예를 들어, 스퍼터링법을 사용하여 도전층(607_A)에 적용할 수 있는 재료의 막을 형성함으로써 제 2 도전막을 형성할 수 있다. 또한, 제 2 도전막에 적용할 수 있는 재료의 막을 적층시켜 제 2 도전막을 형성할 수도 있다.
또한, 스퍼터링 가스로서 예를 들어, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용함으로써 형성되는 막의 상기 불순물 농도를 저감시킬 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하기 전에 스퍼터링 장치의 예비 가열실에서 가열 처리(가열 처리 B라고도 한다)를 행하여도 좋다. 가열 처리 B를 행함으로써, 수소, 수분 등의 불순물을 탈리할 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하기 전에 예를 들어, 아르곤, 질소, 헬륨, 또는 산소 분위기하에서 타깃 측에 전압을 인가하지 않고 막 형성면 측에 RF 전원을 사용하여 전압을 인가하여 플라즈마를 형성하여 피형성면을 개질하는 처리(역 스퍼터링이라고도 한다)를 행하여도 좋다. 역 스퍼터링을 행함으로써, 피형성면에 부착되는 분말 물질(파티클, 먼지라고도 한다)을 제거할 수 있다.
또한, 스퍼터링법을 사용하여 막을 형성하는 경우, 흡착형의 진공 펌프 등을 사용하여 막을 형성하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들어 크라이오 펌프, 이온 펌프, 또는 티타늄 서블리메이션(sublimation) 펌프 등을 사용할 수 있다. 또한, 콜드 트랩을 설치한 터보 펌프를 사용하여 성막실 내의 잔류 수분을 제거할 수도 있다.
또한, 절연층(606_A)을 형성한 후에 불활성 가스 분위기하, 또는 산소 가스 분위기하에서 가열 처리(가열 처리 C라고도 한다)를 행하여도 좋다. 이 때, 예를 들어 200℃ 이상 400℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하로 가열 처리 C를 행할 수 있다.
상술한 공정에 따라, 반도체층(603_A)을 고순도화시킬 수 있다.
다음에, 도 8e에 도시한 바와 같이, 반도체층(603_A)에 도펀트를 첨가함으로써, 고농도 영역(604a_A) 및 고농도 영역(604b_A)을 형성한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 도펀트를 첨가할 수 있다.
첨가하는 도펀트로서는, 예를 들어 질소, 인, 비소, 아르곤, 크세논, 헬륨, 및 수소 중의 하나 또는 복수를 사용할 수 있다.
또한, 반도체층(603_A)에 도펀트를 첨가한 후에 가열 처리를 행하여도 좋다.
이상에서 설명한 내용이 도 7a에 도시한 트랜지스터의 제작 방법의 예이다.
본 실시형태에서는, 제 1 트랜지스터(101)의 구조를 톱 게이트 구조로 하여 게이트 전극을 사용하여 소스 영역 및 드레인 영역을 자기 정합적으로 형성함으로써, 트랜지스터의 미세화를 도모할 수 있다. 따라서, 트랜지스터의 게이트 전극과 소스 전극 및 드레인 전극이 중첩하는 부분을 없앨 수 있어, 제 1 트랜지스터와 기록용 워드선 WL의 사이의 기생 용량을 작게 할 수 있다. 결과적으로, 충방전에 필요한 소비 전력을 저감시킬 수 있다.
또한, 본 실시형태와 상이한 구성으로서, 산화물 반도체를 사용한 트랜지스터에 있어서의 소스 영역 또는 드레인 영역으로서 기능하는 영역을 셀프 얼라인 프로세스에 의하여 제작하는 방법 중의 하나로서, 산화물 반도체막의 표면을 노출시켜 아르곤 플라즈마 처리를 행하여 산화물 반도체막의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application", IEDM Tech. Dig., 504페이지, 2010.).
그러나, 상기 제작 방법에서는, 게이트 절연막이 되는 절연층을 형성한 후에, 소스 영역 또는 드레인 영역이 되는 것이 적합한 부분을 노출시키기 위하여 게이트 절연막이 되는 절연층을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 되는 절연층이 제거될 때에, 하층(下層)의 산화물 반도체막도 부분적으로 오버 에칭되어 소스 영역 또는 드레인 영역이 되는 것이 적합한 부분의 막 두께가 작게 된다. 결과적으로, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또 오버 에칭으로 인한 트랜지스터의 특성 불량이 일어나기 쉽게 된다.
트랜지스터의 미세화를 진행시키기 위하여는 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은 산화물 반도체막과 게이트 절연막의 선택 비율이 충분히 확보될 수 없는 드라이 에칭법을 채용하는 경우에, 현저히 일어나기 쉽다.
예를 들어, 산화물 반도체막이 충분한 두께이면, 오버 에칭도 문제가 되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하기 위하여 채널 형성 영역이 되는 부분의 산화물 반도체막의 두께는 20nm 이하, 바람직하게는 10nm 이하인 것이 요구된다. 그렇게 얇은 산화물 반도체막을 취급하는 경우에는, 산화물 반도체막의 오버 에칭은 상술한 바와 같은 소스 영역 또는 드레인 영역의 저항이 증가나 트랜지스터의 특성 불량이 일어나기 때문에 바람직하지 않다.
그러나, 본 실시형태의 구성처럼, 산화물 반도체막을 노출시키지 않고 절연층을 남긴 채로 산화물 반도체막에 대한 도펀트의 첨가를 행함으로써, 산화물 반도체막의 오버 에칭을 방지하여 산화물 반도체막에 대한 과잉의 대미지를 저감시킬 수 있다. 또한, 산화물 반도체막과 게이트 절연막의 계면도 청정히 유지될 수 있다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다.
또한, 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스태빌라이저로서, 그것들에 추가하여 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 란타노이드 중에서 선택된 1 종류 또는 복수 종류를 갖는 것이 바람직하다.
란타노이드로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)이 있다.
예를 들어, 1원계 금속의 산화물 반도체로서, 산화인듐, 산화주석, 산화아연 등을 사용할 수 있다.
또한, 예를 들어 2원계 금속의 산화물 반도체로서, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 사용할 수 있다.
또한, 예를 들어 3원계 금속의 산화물 반도체로서, In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Sn-Zn계 산화물(ITZO라고도 표기한다), Sn-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn 계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 예를 들어, 4원계 금속의 산화물 반도체로서, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 여기서, 예를 들어 In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문하다. 또한, In, Ga, 및 Zn 이외의 금속 원소를 함유시켜도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자 비율의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다.
또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자 비율의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하여도 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이라도 좋고, 비단결정이라도 좋다.
비단결정인 경우, 비정질이라도 좋고, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋다. 또한, 비정질은 결함이 많기 때문에, 비(非)비정질이 바람직하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
결정성 부분과 비결정성 부분을 갖고, 결정성 부분의 배향이 c축 배향으로 일치되는 산화물 반도체인 CAAC-OS에 대하여 설명한다.
CAAC-OS는 신규의 산화물 반도체이다. CAAC-OS는 c축 배향하고, 또 ab면, 표면 또는 계면의 방향으로부터 봐서 삼각 형상 또는 육각 형상의 원자 배열을 갖는다.
그리고, CAAC-OS는 c축에 있어서는 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열된다.
또한, CAAC-OS는 ab면에 있어서는 a축 또는 b축의 방향이 상이하다(c축을 중심으로 하여 회전한다).
CAAC-OS란, 넓은 의미로는 비단결정이다.
그리고, CAAC-OS는 ab면에 대하여 수직인 방향으로부터 봐서 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖는다.
또한, CAAC-OS는 c축 방향에 대하여 수직인 방향으로부터 봐서 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열한 상을 포함하는 산화물이다.
CAAC-OS는 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다.
또한, CAAC-OS는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC-OS를 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 대하여 수직인 방향)으로 일치되어도 좋다.
또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 대하여 수직인 방향)을 향하여도 좋다.
CAAC-OS는 그 조성 등에 따라 도체, 반도체, 절연체일 수 있다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명할 수 있다.
예를 들어, 막 형상으로 형성된 CAAC-OS를 막 표면 또는 형성되는 기판면에 대하여 수직인 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 확인된다.
또한, 전자 현미경을 사용하여 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인된다.
도 16a 내지 도 18의 (c)를 사용하여 CAAC-OS에 포함되는 결정 구조의 일례에 대하여 설명한다.
또한, 도 16a 내지 도 18의 (c)에 있어서, 상방향(上方向)이 c축 방향이고, c축 방향과 직교하는 면이 ab면이다.
본 실시형태에 있어서, "상반부", "하반부"라고 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 가리킨다.
도 16a에 1개의 6배위의 In과 In에 근접한 6개의 4배위의 산소 원자(이하, 4배위의 O)를 갖는 구조 A를 도시한다.
여기서는, 하나의 금속 원자에 대하여 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다.
구조 A는, 팔면체 구조이지만, 간단하게 하기 위하여 평면 구조로 도시한다.
또한, 구조 A는 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 구조 A에 도시된 소그룹은 전하가 0이다.
도 16b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하, 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조 B를 도시한다.
3배위의 O는 모두 ab면에 존재한다. 구조 B의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있다.
또한, In도 5배위이기 때문에, 구조 B가 될 수 있다. 구조 B의 소그룹은 전하가 0이다.
도 16c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조 C를 도시한다.
구조 C의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 구조 C의 소그룹은 전하가 0이다.
도 16d에 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조 D를 도시한다.
구조 D의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다.
구조 D의 소그룹은 전하가 +1이 된다.
도 16e에 2개의 Zn을 포함하는 구조 E를 도시한다.
구조 E의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 구조 E의 소그룹은 전하가 -1이 된다.
본 실시형태에서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 한다)이라고 부른다.
여기서, 이들의 소그룹들이 결합하는 규칙에 대하여 설명한다.
도 16a에 도시한 6배위의 In의 상반부의 3개의 O는, 하방향으로 각각 3개의 근접 In을 가지고, 하반부의 3개의 O는, 상방향으로 각각 3개의 근접 In을 갖는다.
도 16b에 도시한 5배위의 Ga의 상반부의 1개의 O는, 하방향으로 1개의 근접 Ga를 갖고, 하반부의 1개의 O는, 상방향으로 1개의 근접 Ga를 갖는다.
도 16c에 도시한 4배위의 Zn의 상반부의 1개의 O는, 하방향으로 1개의 근접 Zn을 갖고, 하반부의 3개의 O는, 상방향으로 각각 3개의 근접 Zn을 갖는다.
이와 같이, 금속 원자의 상방향의 4배위의 O의 개수와, 그 O의 하방향에 있는 근접 금속 원자의 개수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 개수와, 그 O의 상방향에 있는 근접 금속 원자의 개수는 동일하다.
O는 4배위이기 때문에 하방향에 있는 근접 금속 원자의 개수와, 상방향에 있는 근접 금속 원자의 개수의 합은 4가 된다.
따라서, 금속 원자의 상방향에 있는 4배위의 O의 개수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 개수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹들은 결합할 수 있다.
그 이유를 이하에서 설명한다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In)의 상반부의 4배위의 O, 5배위의 금속 원자(Ga 또는 In)의 하반부의 4배위의 O 또는 4배위의 금속 원자(Zn)의 상반부의 4배위의 O의 어느 것과 결합한다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다.
또한, 그 이외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 17의 (a)에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹 A의 모델도를 도시한다.
도 17의 (b)에 3개의 중그룹으로 구성되는 대그룹 B를 도시한다.
또한, 도 17의 (c)는, 도 17의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
중그룹 A에서는, 3배위의 O는 생략하고 4배위의 O는 개수만을 도시한다.
예를 들어, Sn의 상반부 및 하반부에는 각각 4배위의 O가 3개씩 있는 것을 동그라미 3으로 도시한다.
마찬가지로, 중그룹 A에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로 도시한다.
또한, 중그룹 A에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 도시한다.
중그룹 A는, In-Sn-Zn-O계의 층 구조를 구성하고, 상방으로부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합한다.
그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합한다.
그 Zn의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합한다.
그 In이 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합한다.
이 소그룹의 하반부의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합한 구성이다.
복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다.
예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1이 된다.
따라서, Sn을 포함하는 층 구조를 형성하기 위하여는 전하 +1을 상쇄하는 전하 -1이 필요하다.
전하 -1을 취하는 구조로서, 구조 E에 나타낸 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다.
예를 들어, Sn을 포함하는 소그룹 하나에 대하여 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 대그룹 B가 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다.
얻어지는 In-Sn-Zn-O계 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
In－Sn－Zn－O계의 결정은, m의 수가 크면 결정성이 향상하기 때문에 바람직하다.
In－Sn－Zn－O계 이외의 산화물 반도체를 사용한 경우도 마찬가지다.
예를 들어, 도 18의 (a)에 In－Ga-Zn－O계의 층 구조를 구성하는 중그룹 L의 모델도를 도시한다.
중그룹 L에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 상방으로부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합한다.
그 Zn의 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga과 결합한다.
그 Ga의 하반부의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합한다.
복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
도 18의 (b)에 3개의 중그룹으로 구성되는 대그룹 M을 도시한다.
또한, 도 18의 (c)는, 도 18의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn, 및 Ga 중 어느 것을 포함하는 소그룹은 전하가 0이 된다.
따라서, 이들의 소그룹을 조합한 것이라면 중그룹의 합계의 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 중그룹 L에 한정되지 않고, In, Ga, 및 Zn의 배열이 상이한 중그룹이 조합된 대그룹으로 구성될 수도 있다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인하여 원래의 이동도보다 낮게 된다.
이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 원래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 내에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 수학식 1로 나타내어진다.
E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다.
또한, 포텐셜 장벽이 결함에서 유래한다고 가정하면, Levinson 모델에서는 수학식 2로 나타내어진다.
e는 전기 소량을 나타내고, N은 채널 내의 단위 면적당의 평균 결함 밀도를 나타내고, ε(엡실론)은 반도체의 유전율을 나타내고, n은 단위 면적당의 채널에 포함되는 캐리어수를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타낸다.
또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다.
선형 영역에서의 드레인 전류 Id는 수학식 3으로 나타내어진다.
여기서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내고, 여기서는, L=W=10μm이다.
또한, Vd는 드레인 전압을 나타낸다.
수학식 3의 양변을 Vg로 나누고, 또한 양변을 대수(logarithm)로 나타내면, 수학식 4로 나타내어진다.
수학식 4의 우변은 Vg의 함수이다.
상술한 수학식으로부터 알 수 있는 바와 같이, 세로 축을 ln(Id/Vg), 가로 축을 1/Vg로 하는 직선의 기울기로부터 평균 결함 밀도 N이 구해진다.
즉, 트랜지스터의 Id-Vg 특성으로부터 평균 결함 밀도를 평가할 수 있다.
산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것은 평균 결함 밀도 N이 1×1012/cm2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 하여 μ0=120cm2/Vs가 도출된다.
결함이 있는 In－Sn－Zn산화물에서 측정되는 이동도는 35cm2/Vs 정도이다.
그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다고 예측할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의하여 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연막의 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는, 수학식 5로 나타내어진다.
D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제 측정 결과에 의하여 구할 수 있고, 상술한 측정 결과로부터는, B=4.75×107cm/s, G=10nm(계면 산란이 미치는 깊이)이다.
D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 5의 제 2 항이 증가되기 때문에 이동도 μ1은 저하하는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과 E를 도 19에 도시한다.
또한, 계산에는 디바이스 시뮬레이션 소프트 웨어인 Sentaurus Device(Synopsys.Inc.제)를 사용하였다.
계산에서는, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각 2.8eV, 4.7eV, 15, 15nm으로 하였다.
이들 값은 스퍼터링법을 사용하여 형성된 박막을 측정하여 얻어진 값이다.
또한, 게이트, 소스, 드레인의 일 함수를 각각 5.5eV, 4.6eV, 4.6eV로 하였다.
또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 양쪽 모두 10μm이고, 드레인 전압 Vd는 0.1V이다.
계산 결과 E로 나타내어진 바와 같이, 게이트 전압이 1V를 넘으면 이동도 100cm2/Vs 이상의 피크를 갖지만, 게이트 전압이 더 높아지면 계면 산란이 커져 이동도가 저하된다.
또한, 계면 산란을 저감하기 위하여는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이와 같은 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산하였다.
또한, 계산에 사용한 트랜지스터는 산화물 반도체층에 한 쌍의 n형 반도체 영역에 채널 형성 영역이 끼워진 것을 사용하였다.
한 쌍의 n형 반도체 영역의 저항률은 2×10-3Ωcm로 하여 계산하였다.
또한, 채널 길이를 33nm로 하고, 채널 폭을 40nm로 하고 계산하였다.
또한, 게이트 전극의 측벽에 사이드 월을 갖는다.
사이드 월과 중첩되는 반도체 영역을 오프셋 영역으로서 계산하였다.
계산에는 디바이스 시뮬레이션 소프트 웨어인 Sentaurus Device(Synopsys.Inc.제)를 사용하였다.
도 20a 내지 도 20c는 트랜지스터의 드레인 전류(Id, 실선), 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성의 계산 결과이다.
드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)를 +1V로 하고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 20a는 게이트 절연막의 두께를 15nm로 하여 계산한 도면이다.
도 20b는 게이트 절연막의 두께를 10nm로 하여 계산한 도면이다.
도 20c는 게이트 절연막의 두께를 5nm로 하여 계산한 도면이다.
게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하한다.
한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다.
도 21a 내지 도 21c는 오프셋 길이(사이드 월 길이) Loff를 5nm로 한 경우의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다.
드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 21a는 게이트 절연막의 두께를 15nm로 하여 계산한 도면이다.
도 21b는 게이트 절연막의 두께를 10nm로 하여 계산한 도면이다.
도 21c는 게이트 절연막의 두께를 5nm로 하여 계산한 도면이다.
도 22a 내지 도 22c는 오프셋 길이(사이드 월 길이) Loff를 15nm로 한 경우의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다.
드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 22a는 게이트 절연막의 두께를 15nm로 하여 계산한 도면이다.
도 22b는 게이트 절연막의 두께를 10nm로 하여 계산한 도면이다.
도 22c는 게이트 절연막의 두께를 5nm로 하여 계산한 도면이다.
어느 것도 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하하는 한편, 이동도 μ의 피크값이나 온 전류에는 두드러진 변화가 없다.
또한, 이동도(μ)의 피크는, 도 20a 내지 도 20c에서는 80cm2/Vs정도이지만, 도 21a 내지 도 21c에서는 60cm2/Vs정도, 도 22a 내지 도 22c에서는 40cm2/Vs와, 오프셋 길이(Loff)가 증가할수록 저하한다.
또한, 오프 전류도 같은 경향이 있다.
한편, 온 전류는 오프셋 길이(Loff)의 증가에 따라 감소되지만, 오프 전류의 저하와 비교하면 훨씬 완만하다.
또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 소자 등에서 필요한 10μA를 넘는 것이 나타났다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 8)
In, Sn, 및 Zn을 함유하는 산화물 반도체(ITZO)를 사용한 트랜지스터는, 산화물 반도체를 형성할 때에 기판을 가열하여 형성하거나 또는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다.
또한, In, Sn, 및 Zn은 조성 비율로 각각 5at.% 이상 포함되면 바람직하다.
In, Sn, 및 Zn을 함유하는 산화물 반도체막을 형성한 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
또한, n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있다.
n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시킴으로써, n채널형 트랜지스터의 오프 상태를 유지하기 위한 전압의 절대값을 낮게 할 수 있고, 저소비 전력화가 가능하다.
또한, n채널형의 트랜지스터의 임계값 전압을 플러스 시프트시켜 임계값 전압을 0V 이상으로 하면, 노멀리 오프형의 트랜지스터를 형성할 수 있다.
이하, ITZO를 사용한 트랜지스터의 특성을 나타낸다.
<샘플 A 내지 샘플 C의 공통 조건>
조성 비율로서 In:Sn:Zn=1:1:1의 타깃을 사용하여 가스 유량 비율 Ar/O2=6/9sccm, 성막 압력 0.4Pa, 성막 전력 100W로 하여 15nm의 두께가 되도록 기판 위에 산화물 반도체층을 형성하였다.
다음에, 산화물 반도체층이 섬 형상이 되도록 에칭 가공하였다.
그리고, 산화물 반도체층 위에 50nm의 두께가 되도록 텅스텐층을 형성하여 이것을 에칭 가공하여 소스 전극 및 드레인 전극을 형성하였다.
다음에, 플라즈마 CVD법을 사용하여 실란 가스(SiH4)와 일산화이질소(N2O)를 사용하여 100nm의 두께가 되도록 산화질화실리콘막(SiON)을 형성하여 게이트 절연막으로 하였다.
다음에, 15nm의 두께가 되도록 질화탄탈층을 형성하고, 135nm의 두께가 되도록 텅스텐층을 형성하여 이들을 에칭 가공하여 게이트 전극을 형성하였다.
또한, 플라즈마 CVD법을 사용하여 300nm의 두께가 되도록 산화질화실리콘막(SiON)을 형성하고, 1.5㎛의 두께가 되도록 폴리이미드막을 형성하여 층간 절연막으로 하였다.
다음에, 층간 절연막에 콘택트 홀을 형성하고, 50nm의 두께가 되도록 제 1 티타늄막을 형성하고, 100nm의 두께가 되도록 알루미늄막을 형성하고, 50nm의 두께가 되도록 제 2 티타늄막을 형성하고, 이들을 에칭 가공하여 측정용의 패드를 형성하였다.
상술한 바와 같이 하여 트랜지스터를 갖는 반도체 장치를 형성하였다.
<샘플 A>
샘플 A는 산화물 반도체층을 형성하는 동안에 기판에 의도적인 가열을 행하지 않았다.
또한, 샘플 A는 산화물 반도체층을 형성한 후이고, 산화물 반도체층에 에칭 가공을 행하기 전에 가열 처리를 행하지 않았다.
<샘플 B>
샘플 B는 기판이 200℃가 되도록 가열한 상태로 산화물 반도체층을 형성하였다.
또한, 샘플 B는 산화물 반도체층을 형성한 후이고, 산화물 반도체층을 에칭 가공하기 전에 가열 처리를 행하지 않았다.
기판을 가열한 상태로 성막을 행한 이유는, 산화물 반도체층 중에서 도너가 되는 수소를 제거하기 위해서다.
<샘플 C>
샘플 C는 기판이 200℃가 되도록 가열한 상태로 산화물 반도체층을 형성하였다.
또한, 샘플 C는 산화물 반도체층을 형성한 후이고, 산화물 반도체층을 에칭 가공하기 전에 질소 분위기에서 650℃ 1시간의 가열 처리를 행한 후, 산소 분위기하에서 650℃ 1시간의 가열 처리를 행하였다.
질소 분위기하에서 650℃ 1시간의 가열 처리를 행한 이유는, 산화물 반도체층 중에서 도너가 되는 수소를 제거하기 위해서다.
여기서, 산화물 반도체층 중에서 도너가 되는 수소를 제거하기 위한 가열 처리에 의하여 산소도 이탈(離脫)되어 산화물 반도체층 중에서 캐리어가 되는 산소 결손도 일어난다.
그래서, 산소 분위기 650℃ 1시간의 가열 처리를 행함으로써, 산소 결손을 저감시키는 효과를 의도하였다.
<샘플 A 내지 샘플 C의 트랜지스터 특성>
도 23a에 샘플 A의 트랜지스터의 초기 특성을 도시한다.
도 23b에 샘플 B의 트랜지스터의 초기 특성을 도시한다.
도 23c에 샘플 C의 트랜지스터의 초기 특성을 도시한다.
샘플 A의 트랜지스터의 전계 효과 이동도는 18.8cm2/Vsec이었다.
샘플 B의 트랜지스터의 전계 효과 이동도는 32.2cm2/Vsec이었다.
샘플 C의 트랜지스터의 전계 효과 이동도는 34.5cm2/Vsec이었다.
여기서, 샘플 A 내지 샘플 C와 같은 성막 방법에 의하여 형성한 산화물 반도체층의 단면을 투과형 현미경(TEM)을 사용하여 관찰하면, 형성할 때에 기판을 가열한 샘플 B 및 샘플 C와 같은 형성 방법에 의하여 형성한 샘플에는 결정성이 확인되었다.
그리고, 놀랍게도, 성막할 때에 기판 가열을 행한 샘플은 결정성 부분과 비결정성 부분을 갖고, 결정성 부분의 배향이 c축 배향으로 일치하는 결정성이었다.
보통의 다결정은 결정성 부분의 배향이 일치되지 않고, 다양한 방향을 향하기 때문에 성막할 때에 기판 가열을 행한 샘플은 새로운 구조를 갖는다.
또한, 도 23a 내지 도 23c를 각각 비교하면, 성막할 때에 기판을 가열하는 것 또는 성막한 후에 가열 처리를 행하는 것에 의하여 도너가 되는 수소 원소를 제거할 수 있기 때문에, n채널형 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있는 것을 알 수 있다.
즉, 성막할 때에 기판 가열을 행한 샘플 B의 임계값 전압은 성막할 때에 기판 가열을 행하지 않는 샘플 A의 임계값 전압보다 플러스 시프트한다.
또한, 성막할 때에 기판 가열을 행한 샘플 B 및 샘플 C를 비교한 경우, 성막한 후에 가열 처리를 행한 샘플 C가 성막한 후에 가열 처리를 행하지 않는 샘플 B보다 플러스 시프트하는 것을 알 수 있다.
또한, 수소와 같은 경원소(輕元素)는 가열 처리의 온도가 높을수록 이탈하기 쉽다.
따라서, 성막할 때, 또는 성막한 후의 가열 처리의 온도를 더 높이면, 보다 플러스 시프트시킬 수 있다고 고찰하였다.
<샘플 B와 샘플 C의 게이트 BT 스트레스 시험 결과>
샘플 B(성막한 후에 가열 처리를 행하지 않는다) 및 샘플 C(생막한 후에 가열 처리를 행한다)에 대하여 게이트 BT 스트레스 시험을 행하였다.
우선, 기판 온도를 25℃, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 행하여 가열 및 플러스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃, Vds를 0.1V로 하였다.
다음에, 게이트 절연막에 인가되는 Vgs에 20V를 인가하여 그대로 1시간 유지하였다.
다음에, Vgs를 0V로 하였다.
다음에, 기판 온도를 25℃, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 행하여 가열 및 플러스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
상술한 바와 같이, 가열 및 플러스의 고전압 인가를 행하는 전후의 트랜지스터의 특성을 비교하는 것을 "+BT 시험"이라고 부른다.
한편, 우선 기판 온도를 25℃, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 행하여 가열 및 마이너스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃, Vds를 0.1V로 하였다.
다음에, 게이트 절연막에 인가되는 Vgs에 -20V를 인가하여 그대로 1시간 유지하였다.
다음에, Vgs를 0V로 하였다.
다음에, 기판 온도를 25℃, Vds를 10V로 하여 트랜지스터의 Vgs-Ids 특성의 측정을 행하여 가열 및 마이너스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
상술한 바와 같이, 가열 및 마이너스의 고전압 인가를 행하는 전후의 트랜지스터의 특성을 비교하는 것을 "-BT 시험"이라고 부른다.
도 24a는 샘플 B의 +BT 시험의 결과이고, 도 24b는 샘플 B의 -BT 시험의 결과이다.
도 25a는 샘플 C의 +BT 시험의 결과이고, 도 25b는 샘플 C의 -BT 시험의 결과이다.
+BT 시험 및 -BT 시험은 트랜지스터의 열화 상황을 판별하는 시험이지만, 도 24a 및 도 25a를 참조하면 적어도 +BT 시험의 처리를 행함으로써, 임계값 전압을 플러스 시프트시킬 수 있는 것을 알 수 있었다.
특히, 도 24a에서는 +BT 시험의 처리를 행함으로써, 트랜지스터가 노멀리 오프형이 된 것을 알 수 있다.
따라서, 트랜지스터를 제작할 때의 가열 처리에 추가하여 +BT 시험의 처리를 행함으로써, 임계값 전압의 플러스 시프트화를 촉진할 수 있어 노멀리 오프형의 트랜지스터를 형성할 수 있는 것을 알 수 있었다.
도 26은 샘플 A의 트랜지스터의 오프 전류와 측정할 때의 기판 온도(절대 온도)의 역수(逆數)와의 관계를 도시한다.
여기서는, 측정할 때의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로 축으로 한다.
또한, 도 26에서는 채널 폭 1㎛의 경우에 있어서의 전류량을 도시한다.
기판 온도가 125℃(1000/T가 약 2.51)일 때, 1×10-19A 이하가 되었다.
기판 온도가 85℃(1000/T가 약 3.66)일 때, 1×10-20A 이하가 되었다.
즉, 실리콘 반도체를 사용한 트랜지스터와 비교하여 매우 낮은 오프 전류인 것을 알 수 있었다.
또한, 온도가 낮을수록 오프 전류가 저하되기 때문에, 상온(常溫)이면 보다 낮은 오프 전류인 것은 분명하다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 9)
본 발명의 일 형태에 따른 기억 장치의 구동 회로의 구체적인 구성의 일례에 대하여 설명한다.
도 9에 본 발명의 일 형태에 따른 기억 장치의 구체적인 구성을 일례로서 블록도로 도시한다. 또한, 도 9에 도시한 블록도에서는, 기억 장치 내의 회로를 기능마다 분류하고, 서로 독립한 블록으로서 도시하지만, 실제의 회로는 기능마다 완전히 나누기 어렵고, 하나의 회로가 복수의 기능에 관계할 수도 있다.
도 9에 도시한 기억 장치(300)는, 셀 어레이(301)와, 구동 회로(302)를 갖는다. 구동 회로(302)는 워드선의 전위를 제어하는 워드선 구동 회로(304)와, 셀 어레이(301)에 있어서 선택된 메모리 셀에 있어서의 데이터의 기록 및 판독을 제어하는 데이터선 구동 회로(305)를 갖는다. 또한, 구동 회로(302)는 워드선 구동 회로(304), 데이터선 구동 회로(305)의 동작을 제어하는 제어 회로(306)를 갖는다. 또한, 구동 회로(302)에 있어서 데이터선 구동 회로(305) 내에는 기록된 데이터를 정기적으로 리프레쉬하기 위한 리프레쉬 회로를 갖는다(도시하지 않는다).
또한, 도 9에 도시한 기억 장치(300)에서는, 워드선 구동 회로(304)가 디코더(307)와 레벨 시프터(308)와, 버퍼(309)를 갖는다. 데이터선 구동 회로(305)가 디코더(310)와 선택기(312)와, 셀 어레이(301)로부터 판독된 데이터를 정보로서 포함하는 신호를 생성하는 판독 회로(303)를 갖는다.
또한, 본 발명의 일 형태에 따른 기억 장치(300)는, 적어도 셀 어레이(301)를 그 구성에 포함하면 좋다. 또한, 본 발명의 일 형태에 따른 기억 장치(300)는, 셀 어레이(301)에 구동 회로(302)의 일부 또는 모두가 접속된 상태인 메모리 모듈을 그 범주에 포함한다. 메모리 모듈은 프린트 배선 기판 등에 실장할 수 있는 접속 단자가 형성되고, 또 수지 등으로 보호된 소위 패키징(packaging)된 상태라도 좋다.
또한, 셀 어레이(301), 워드선 구동 회로(304), 데이터선 구동 회로(305), 제어 회로(306)의 모두는 하나의 기판을 사용하여 형성되어도 좋고, 어느 하나 또는 모두가 서로 다른 기판을 사용하여 형성되어도 좋다.
다른 기판을 사용하는 경우, FPC(Flexible Printed Circuit) 등을 통하여 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(302)의 일부가 FPC에 COF(Chip On Film)법을 사용하여 접속되어도 좋다. 또는, COG(Chip On Glass)법을 사용하여 전기적인 접속을 확보할 수 있다.
기억 장치(300)에 셀 어레이(301)의 어드레스(Ax, Ay)를 정보로서 포함하는 신호 AD가 입력되면, 제어 회로(306)는 열 방향의 어드레스 Ax를 데이터선 구동 회로(305)에 송신하고, 행 방향의 어드레스 Ay를 워드선 구동 회로(304)에 송신한다. 또한, 제어 회로(306)는 기억 장치(300)에 입력된 데이터를 정보로서 포함하는 신호 DATA를 데이터선 구동 회로(305)에 송신한다.
셀 어레이(301)에 있어서의 데이터의 기록 동작, 판독 동작의 선택은, 제어 회로(306)에 공급되는 신호 RE(Read Enable), 신호 WE(Write Enable) 등에 의하여 선택된다.
신호 WE에 의하여 기록 동작이 선택되면, 제어 회로(306)로부터의 지시에 따라 워드선 구동 회로(304)가 갖는 디코더(307)에 있어서 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 상기 신호는 레벨 시프터(308)에 의하여 진폭이 조정된 후, 버퍼(309)에 있어서 파형이 처리되고, 셀 어레이(301)에 입력된다. 한편, 데이터선 구동 회로(305)에서는 제어 회로(306)로부터의 지시에 따라 디코더(310)에 있어서 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 상기 신호는 선택기(312)에 입력된다. 선택기(312)에서는 입력된 신호에 따라 신호 DATA를 샘플링하고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 샘플링한 신호를 입력한다.
또한, 신호 RE에 의하여 판독 동작이 선택되면, 제어 회로(306)로부터의 지시에 따라 워드선 구동 회로(304)가 갖는 디코더(307)에 있어서 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 상기 신호는 레벨 시프터(308)에 의하여 진폭이 조정된 후, 버퍼(309)에 있어서 파형이 처리되고, 셀 어레이(301)에 입력된다. 한편, 판독 회로(303)에서는, 제어 회로(306)로부터의 지시에 따라 디코더(307)에 의하여 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 기억된 데이터를 판독하여, 상기 데이터를 정보로서 포함하는 신호를 생성한다.
본 실시형태에 나타내는 메모리 셀은 상술한 실시형태에 따른 기억 장치이다. 따라서, 인가하는 전압을 높게 하는 것이 없고, 리프레쉬 동작의 횟수를 저감하는 것에 의한 소비 전력의 저감을 도모하는 기억 장치이다. 또한, 이미 기록된 데이터를 파괴하지 않고 데이터를 판독할 수 있는 기억 장치이다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는, 상기 실시형태에서 설명한 판독 회로의 구체적인 구성의 일례에 대하여 설명한다.
셀 어레이로부터 판독된 전위는, 메모리 셀에 기록된 데이터에 따라 그 레벨이 결정된다. 따라서, 이상적으로는 복수의 메모리 셀에 동일한 디지털값의 데이터가 기억되어 있으면, 복수의 메모리 셀로부터 판독된 전위는 모두 동일한 레벨일 것이다. 그러나, 실제로는 기억 소자로서 기능하는 트랜지스터, 또는 판독할 때에 있어서 스위칭 소자로서 기능하는 트랜지스터의 특성이 메모리 셀간에서 편차가 있는 경우가 있다. 이 경우, 판독될 데이터가 모두 동일한 디지털값이어도, 실제로 판독된 전위에 편차가 발생하고, 그 전위의 분포는 폭을 갖는다. 따라서, 셀 어레이로부터 판독된 전위에 약간의 편차가 발생하여도 보다 정확한 데이터를 정보로서 포함하고, 또 원하는 사양에 맞추어 진폭, 파형이 처리된 신호를 형성하는 판독 회로를 구동 회로에 형성하는 것이 바람직하다.
도 10에 판독 회로의 일례를 회로도로 도시한다. 도 10에 도시한 판독 회로는 셀 어레이로부터 판독된 전위 Vdata의 판독 회로에 대한 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(260)와, 저항으로서 기능하는 트랜지스터(261)를 갖는다. 또한, 도 10에 도시한 판독 회로는, 연산 증폭기(262)를 갖는다.
구체적으로는, 트랜지스터(261)는 각각 그 게이트 전극과 드레인 단자가 접속되고, 또 게이트 전극 및 드레인 단자에 하이 레벨의 전원 전위 Vdd가 공급된다. 또한, 트랜지스터(261)는 소스 단자가 연산 증폭기(262)의 비반전 입력 단자(+)에 접속된다. 따라서, 트랜지스터(261)는 전원 전위 Vdd가 공급되는 노드와, 연산 증폭기(262)의 비반전 입력 단자(+)의 사이에 접속된 저항으로서 기능한다. 또한, 도 10에서는, 게이트 전극과 드레인 단자가 접속된 트랜지스터를 저항으로서 사용하였지만, 본 발명은 이것에 한정되지 않고, 저항으로서 기능하는 소자라면 바꿀 수 있다.
또한, 스위칭 소자로서 기능하는 트랜지스터(260)는, 게이트 전극이 데이터선에 각각 접속된다. 그리고, 데이터선의 전위에 따라, 트랜지스터(260)가 갖는 소스 전극에 대한 전위 Vdata의 공급이 제어된다.
데이터선에 접속된 트랜지스터(260)가 온이 되면, 전위 Vdata와 전원 전위 Vdd를 트랜지스터(260)와 트랜지스터(261)에 의하여 저항 분할함으로써 얻어지는 전위가, 연산 증폭기(262)의 비반전 입력 단자(+)에 공급된다. 그리고, 전원 전위 Vdd의 레벨은 고정되기 때문에, 저항 분할에 의하여 얻어지는 전위의 레벨에는 전위 Vdata의 레벨, 즉, 판독된 데이터의 디지털값이 반영된다.
한편, 연산 증폭기(262)의 반전 입력 단자(-)에는 기준 전위 Vref가 공급된다. 그리고, 비반전 입력 단자(+)에 공급되는 전위가 기준 전위 Vref에 대하여 높은지 낮은지에 따라 출력 단자의 전위 Vout의 레벨을 상이하게 할 수 있기 때문에 간접적으로 데이터를 정보로서 포함하는 신호를 얻을 수 있다.
또한, 동일한 값의 데이터가 기억되는 메모리 셀이라도 메모리 셀간의 특성의 편차에 의하여 판독된 전위 Vdata의 레벨에도 편차가 발생하고, 그 분포가 폭을 갖는 경우가 있다. 따라서, 기준 전위 Vref의 레벨은 데이터의 값을 정확하게 판독하기 위하여 노드 전위 Vdata의 편차를 고려하여 결정한다.
또한, 도 10에서는 2치의 디지털값을 취급하는 경우의 판독 회로의 일례이기 때문에, 데이터의 판독에 사용하는 연산 증폭기는 전위 Vdata가 공급되는 노드에 대하여 1개씩 사용하지만, 연산 증폭기의 개수는 이것에 한정되지 않는다. n값(n은 2 이상의 자연수)의 데이터를 취급하는 경우에는, 전위 Vdata가 공급되는 노드에 대한 연산 증폭기의 개수를 n-1로 한다.
본 실시형태는 다른 실시형태에 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 11)
본 실시형태에서는, 상술한 실시형태에서 설명한 기억 장치를 전자 기기에 적용하는 경우에 대하여 도 11a 내지 도 11f를 사용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다) 등의 전자 기기에 상술한 기억 장치를 적용하는 경우에 대하여 설명한다.
도 11a는, 노트북형 퍼스널 컴퓨터이며 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등으로 구성된다. 하우징(701)과 하우징(702) 중 적어도 하나의 내부에는 상술한 실시형태에 제시한 기억 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 노트북형 퍼스널 컴퓨터가 실현된다.
도 11b는 휴대 정보 단말(PDA)이며, 본체(711)에는 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 설치된다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비한다. 본체(711) 내부에는, 상술한 실시형태에 제시한 기억 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 11c는 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721) 및 하우징(723)의 2개의 하우징으로 구성된다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 설치된다. 하우징(721)과 하우징(723)은 축부(737)로 접속되어 있고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)는 전원(731), 조작 키(733), 스피커(735) 등을 구비한다. 하우징(721)과 하우징(723) 중의 적어도 하나의 내부에는 상술한 실시형태에 제시한 기억 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 11d는 휴대 전화기이며, 하우징(740)와 하우징(741)의 2개의 하우징으로 구성된다. 또한, 하우징(740)와 하우징(741)는 슬라이드됨으로써 도 11d에 도시한 바와 같이 덮개가 열린 상태로부터 닫힌 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다. 또한, 하우징(741)는 표시 패널(742), 스피커(743), 마이크로폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비한다. 또한, 하우징(740)는 휴대 전화기를 충전하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한, 안테나는 하우징(741)에 내장된다. 하우징(740)과 하우징(741) 중의 적어도 하나의 내부에는 상술한 실시형태에 제시한 기억 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 11e는 디지털 카메라이며, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성된다. 본체(761) 내부에는 상술한 실시형태에 제시한 기억 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 11f는 텔레비전 장치(770)이며 하우징(771), 표시부(773), 스탠드(775) 등으로 구성된다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비하는 스위치나 리모트 컨트롤러(780)로 행할 수 있다. 하우징(771) 및 리모트 컨트롤러(780)의 내부에는, 상술한 실시형태에 제시한 기억 장치가 탑재되어 있다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 오랜 기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상술한 바와 같이, 본 실시형태에서 제시하는 전자 기기에는 상술한 실시형태에 따른 기억 장치가 탑재된다. 따라서, 인가하는 전압을 높게 하지 않고, 리프레쉬 동작의 횟수를 저감시킴으로써 소비 전력의 저감을 도모할 수 있는 전자 기기가 실현된다. 또한, 먼저 기록된 데이터를 파괴하지 않고, 데이터를 판독할 수 있는 전자 기기를 실현할 수 있다.
(실시예 1)
본 실시예에서는, 상기 실시형태에서 설명한 기억 장치를 휴대 전화기, 정보 처리 기능을 강화한 스마트폰이라고 불리는 휴대 전화기, 전자 서적 등의 휴대형의 전자 기기(휴대 기기)에 응용한 경우의 예를 제시한다. 이와 같은 휴대 기기에 있어서는, 현재는 화상 데이터를 일시적으로 기억하는 것 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는, 플래시 메모리는 응답이 늦어서 화상 처리를 행하기 위하여 적합하지 않기 때문이다.
한편, SRAM 또는 DRAM을 화상 데이터를 일시적으로 기억하기 위하여 사용한 경우, 이하의 단점이 있다. SRAM은 응답 속도가 빠른 이점이 있다. 보통의 SRAM은 도 12a에 도시한 바와 같이, 1개의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 메모리 셀을 워드선 구동 회로(807), 데이터선 구동 회로(808)로 구동한다. 도 12a에 도시한 SRAM의 회로에서는, 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)가 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6개의 트랜지스터로 구성되기 때문에, 셀의 면적이 큰 단점이 있다. 디자인 룰의 최소 치수를 F로 한 경우, SRAM의 셀 면적은 보통 100F2 내지 150F2이다. 이로써, SRAM은 비트당의 단가가 각 종 메모리 중에서 가장 비싸다.
또한, DRAM은 도 12b에 도시한 바와 같이, 메모리 셀이 트랜지스터(811) 및 용량 소자(812)에 의하여 구성되고, 메모리 셀을 워드선 구동 회로(813), 데이터선 구동 회로(814)로 구동된다. 1개의 메모리 셀이 1개의 트랜지스터와 1개의 용량 소자로 구성되고, SRAM과 비교하여 셀 면적이 작다. DRAM의 셀 면적은 보통 10F2 이하이다. 그러나, DRAM은 항상 리프레쉬 동작이 필요하고, 재기록을 행하지 않는 경우라도 소비 전력이 발생한다.
상기 실시형태에서 설명한 기억 장치는, 메모리 셀의 면적을 10F2 전후로 할 수 있고, 또 리프레쉬 동작을 빈번(頻繁)하게 행할 필요는 없다. 따라서, 상기 실시형태에서 설명한 기억 장치의 구성을 채용함으로써, 셀 면적의 축소와 소비 전력의 저감을 도모할 수 있다.
도 13은 휴대 전화기의 블록도의 일례이다. 도 13에 도시한 휴대 전화기(900)는, RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917) 및 키보드(918)로 구성된다. 디스플레이(913)는, 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성된다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(909)를 갖는다. 메모리 회로(912)에 상기 실시형태에서 설명한 기억 장치를 채용함으로써 1비트당의 메모리 단가와 소비 전력을 저감시킬 수 있다.
도 14는 메모리 회로(912)의 블록도의 일례이다. 메모리 회로(912)는 상기 실시형태에서 설명한 기억 장치를 사용한 메모리(922), 메모리(923)와, 스위치(924), 스위치(925), 및 메모리 컨트롤러(921)로 구성된다.
우선, 어떤 화상 데이터가 수신 또는 애플리케이션 프로세서(906)에 의하여 형성된다. 이 형성된 화상 데이터는, 스위치(924)를 통하여 메모리(922)에 기억된다. 그리고, 스위치(924)를 통하여 디스플레이 컨트롤러(911)를 통하여 디스플레이(913)에 송신되어 표시된다. 그대로 화상 데이터가 변경되지 않으면, 보통 30Hz 내지 60Hz 정도의 주기로 메모리(922)로부터 화상 데이터가 판독되어, 스위치(925)를 통하여 디스플레이 컨트롤러(911)에 계속해서 송신된다. 사용자가 화면을 재기록하는 동작을 행할 때, 애플리케이션 프로세서(906)는 새로운 화상 데이터를 형성하고, 그 화상 데이터는 스위치(924)를 통하여 메모리(923)에 기억된다. 그 동안도 정기적으로 메모리(922)로부터 스위치(925)를 통하여 화상 데이터는 판독된다. 메모리(923)에 새로운 화상 데이터가 기억된 후, 디스플레이(913)의 다음 프레임으로부터 메모리(923)에 기억된 데이터는 판독되어 스위치(925), 디스플레이 컨트롤러(911)를 통하여 디스플레이(913)에 화상 데이터가 송신되어 표시가 행해진다. 이 판독은, 다음의 화상 데이터가 메모리(922)에 더 기억될 때까지 계속된다. 이와 같이, 메모리(922), 메모리(923)는 서로 데이터를 기록하여 판독함으로써, 디스플레이(913)의 표시를 행한다.
또한, 메모리(922), 메모리(923)는 각각 다른 메모리 칩에는 한정되지 않고, 1개의 메모리 칩을 분할하여 사용하여도 좋다.
메모리(922), 메모리(923)에 상기 실시형태에서 설명한 기억 장치의 구성을 사용함으로써, 단가를 낮추고, 소비 전력을 삭감시킬 수 있다.
도 15는 전자 서적의 블록도이다. 도 15에 도시한 전자 서적(930)은, 배터리(931), 전원 회로(932), 마이크로 프로세서(933), 플래시 메모리(934), 음성 회로(935), 키보드(936), 메모리 회로(937), 터치 패널(938), 디스플레이(939), 디스플레이 컨트롤러(940)로 구성된다. 상기 실시형태에서 설명한 기억 장치는 메모리 회로(937)에 사용할 수 있다. 메모리 회로(937)는 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 기능의 예로서는, 사용자가 하이라이트 기능을 사용하는 경우 등이 있다. 이 정보를 장기간 동안 보존하는 경우에는, 플래시 메모리(934)에 복사하여도 좋다.
도 15에 도시한 구성에 있어서도, 상기 실시형태에서 설명한 기억 장치를 채용함으로써 메모리의 단가를 낮추고, 소비 전력을 저감시킬 수 있다.
100: 메모리 셀 101: 트랜지스터
102: 트랜지스터 103: 배선
104: 배선 105: 배선
106: 배선 107: 배선
110: 기판 111: 산화물 반도체막
112: 전극 113: 전극
114: 절연막 115: 게이트 전극
116: 절연막 121: 게이트 전극
123: 산화물 반도체막 124: 전극
125: 전극 126: 게이트 전극
127: 절연막 128: 절연막
102: 트랜지스터 103: 배선
104: 배선 105: 배선
106: 배선 107: 배선
110: 기판 111: 산화물 반도체막
112: 전극 113: 전극
114: 절연막 115: 게이트 전극
116: 절연막 121: 게이트 전극
123: 산화물 반도체막 124: 전극
125: 전극 126: 게이트 전극
127: 절연막 128: 절연막
Claims (18)
- 기억 장치로서,
제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 절연막을 포함하는 메모리 셀을 포함하고,
상기 제 1 트랜지스터는,
제 1 채널 형성 영역을 포함하는 제 1 산화물 반도체층과;
상기 제 1 산화물 반도체층에 접속된 제 1 전극과;
상기 제 1 산화물 반도체층에 접속된 제 2 전극과;
상기 제 1 채널 형성 영역과 중첩된 제 1 게이트 전극과;
상기 제 1 게이트 전극과 상기 제 1 산화물 반도체층 사이에 끼워진 제 2 절연층을 포함하고,
상기 제 2 트랜지스터는,
제 2 게이트 전극과;
상기 제 2 게이트 전극 위의 제 3 절연막과;
상기 제 3 절연막 위의 제 2 채널 형성 영역을 포함하는 제 2 산화물 반도체층과;
상기 제 2 산화물 반도체층에 접속된 제 3 전극과;
상기 제 2 산화물 반도체층에 접속된 제 4 전극과;
상기 제 2 산화물 반도체층, 상기 제 3 전극, 및 상기 제 4 전극 위의 제 4 절연막과;
상기 제 4 절연막 위의 제 3 게이트 전극을 포함하고,
상기 제 2 게이트 전극, 상기 제 3 게이트 전극, 및 상기 제 2 채널 형성 영역은 서로 중첩되고,
상기 제 1 산화물 반도체층은 상기 제 3 게이트 전극의 상방에 위치하고,
상기 제 1 산화물 반도체층은 상기 제 1 절연막의 상방에 위치하고, 상기 제 2 산화물 반도체층은 상기 제 1 절연막의 아래에 위치하는, 기억 장치. - 제1항에 있어서,
상기 제 1 산화물 반도체층은 도펀트를 포함하는 영역을 포함하고,
상기 제 1 전극과 상기 제 2 전극은 상기 영역을 통하여 상기 제 1 채널 형성 영역과 전기적으로 접속된, 기억 장치. - 제2항에 있어서,
상기 도펀트는 질소, 인, 아르곤, 비소, 크세논, 헬륨, 및 수소를 포함한 그룹 중에서 선택되는, 기억 장치. - 제1항에 있어서,
상기 제 2 산화물 반도체층이 상기 제 2 게이트 전극과 중첩된 영역은 상기 제 2 산화물 반도체층이 상기 제 3 게이트 전극과 중첩된 영역보다 큰, 기억 장치. - 제1항에 있어서,
상기 제 1 전극은 상기 제 3 전극에 전기적으로 접속된, 기억 장치. - 제1항에 있어서,
상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체를 포함한, 기억 장치. - 제1항에 있어서,
상기 제 1 절연막의 상면의 높이와 상기 제 3 게이트 전극의 상면의 높이는 대략 동일한, 기억 장치. - 제1항에 따른 기억 장치를 포함한, 메모리 모듈.
- 제1항에 따른 기억 장치를 포함한, 전자 기기.
- 기억 장치로서,
제 1 트랜지스터, 제 2 트랜지스터, 및 제 1 절연막을 포함하는 메모리 셀을 포함하고,
상기 제 1 트랜지스터는,
제 1 채널 형성 영역을 포함하는 제 1 산화물 반도체층과;
상기 제 1 산화물 반도체층에 접속된 제 1 전극과;
상기 제 1 산화물 반도체층에 접속된 제 2 전극과;
상기 제 1 채널 형성 영역과 중첩된 제 1 게이트 전극과;
상기 제 1 게이트 전극과 상기 제 1 산화물 반도체층 사이에 끼워진 제 2 절연층을 포함하고,
상기 제 2 트랜지스터는,
제 2 게이트 전극과;
상기 제 2 게이트 전극 위의 제 3 절연막과;
상기 제 3 절연막 위의 제 2 채널 형성 영역을 포함하는 제 2 산화물 반도체층과;
상기 제 2 산화물 반도체층에 접속된 제 3 전극과;
상기 제 2 산화물 반도체층에 접속된 제 4 전극과;
상기 제 2 산화물 반도체층, 상기 제 3 전극, 및 상기 제 4 전극 위의 제 4 절연막과;
상기 제 4 절연막 위의 제 3 게이트 전극을 포함하고,
상기 제 2 게이트 전극, 상기 제 3 게이트 전극, 및 상기 제 2 채널 형성 영역은 서로 중첩되고,
상기 제 1 산화물 반도체층은 상기 제 3 게이트 전극의 상방에 위치하고,
상기 제 1 산화물 반도체층은 상기 제 1 절연막의 상방에 위치하고, 상기 제 2 산화물 반도체층은 상기 제 1 절연막의 아래에 위치하고,
상기 제 1 산화물 반도체층이 상기 제 1 게이트 전극과 중첩된 영역은 상기 제 2 산화물 반도체층이 상기 제 2 게이트 전극 또는 상기 제 3 게이트 전극과 중첩된 영역보다 작은, 기억 장치. - 제10항에 있어서,
상기 제 1 산화물 반도체층은 도펀트를 포함하는 영역을 포함하고,
상기 제 1 전극과 상기 제 2 전극은 상기 영역을 통하여 상기 제 1 채널 형성 영역과 전기적으로 접속된, 기억 장치. - 제11항에 있어서,
상기 도펀트는 질소, 인, 아르곤, 비소, 크세논, 헬륨, 및 수소를 포함한 그룹 중에서 선택되는, 기억 장치. - 제10항에 있어서,
상기 제 2 산화물 반도체층이 상기 제 2 게이트 전극과 중첩된 영역은 상기 제 2 산화물 반도체층이 상기 제 3 게이트 전극과 중첩된 영역보다 큰, 기억 장치. - 제10항에 있어서,
상기 제 1 전극은 상기 제 3 전극에 전기적으로 접속된, 기억 장치. - 제10항에 있어서,
상기 제 1 산화물 반도체층과 상기 제 2 산화물 반도체층은 In-Ga-Zn-O계 산화물 반도체를 포함한, 기억 장치. - 제10항에 있어서,
상기 제 1 절연막의 상면의 높이와 상기 제 3 게이트 전극의 상면의 높이는 대략 동일한, 기억 장치. - 제10항에 따른 기억 장치를 포함한, 메모리 모듈.
- 제10항에 따른 기억 장치를 포함한, 전자 기기.
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