CN115274671B

CN115274671B - 一种存储单元和存储阵列及其制作方法和存储器

Info

Publication number: CN115274671B
Application number: CN202210804361.6A
Authority: CN
Inventors: 朱正勇; 康卜文; 赵超
Original assignee: Beijing Superstring Academy of Memory Technology
Current assignee: Beijing Superstring Academy of Memory Technology
Priority date: 2022-07-07
Filing date: 2022-07-07
Publication date: 2024-03-29
Anticipated expiration: 2042-07-07
Also published as: CN115274671A

Abstract

本申请实施例公开了一种存储单元和存储阵列及其制作方法和存储器，该存储单元包括读晶体管以及写晶体管；读晶体管包含第一栅极和第二栅极，读晶体管和写晶体管通过第二栅极相连；第一栅极用于控制读晶体管的读操作；第二栅极配置为作为存储单元的存储节点，通过写晶体管在存储节点写入电信号；其中，读晶体管和写晶体管堆叠设置。该实施例方案通过将读晶体管和写晶体管堆叠设置，使得两个晶体管仅占用一个晶体管的面积，减小了占用面积，为该存储结构的产品化提供了技术基础。

Description

一种存储单元和存储阵列及其制作方法和存储器

技术领域

本申请实施例涉及存储结构设计技术，尤指一种存储单元和存储阵列及其制作方法和存储器。

背景技术

传统的用于动态随机存取存储器(DRAM)的传统单元包括一个晶体管和一个电容器(如图1所示，其中SN为Storage Node存储节点，BL为Bit-line位线，WL为Word-line字线，C为电容器，G为晶体管的栅极，S为晶体管的源极，D为晶体管的漏极)，然而由于信道间的泄漏，存储的数据需要频繁刷新，因此它显著地增加了功耗。

由于铟镓锌氧化物(IGZO)晶体管比硅基MOSFET具有更小的漏电流，因此IGZO薄膜晶体管的潜在应用受到了广泛的关注。用低泄漏IGZO TFT(Thin Film Transistor，薄膜晶体管)代替传统的硅基MOSFET，可以大大降低刷新频率，节省权益。然而，存储电容器的电容受到读操作的限制，不能显著减小，因此制造大电容的工艺挑战仍然存在，这是DRAM技术的主要障碍之一。

基于以上问题，提出了一种新型的包含辅助栅极的2T0C存储单元，具有非常低的漏电，解决当前存储单元存在的刷新频率高和功耗高的问题，并且能够实现便利的读取操作。

发明内容

本申请实施例提供了一种存储单元和存储阵列及其制作方法和存储器，能够减小存储单元的工艺结构的占用面积，为存储单元的产品化提供技术基础。

本申请实施例提供了一种存储单元，所述存储单元包括读晶体管以及写晶体管；所述读晶体管包含第一栅极和第二栅极，所述读晶体管和所述写晶体管通过所述第二栅极相连；所述第一栅极用于控制所述读晶体管的读操作；所述第二栅极配置为作为所述存储单元的存储节点，通过所述写晶体管在所述存储节点写入电信号；

其中，所述读晶体管和所述写晶体管堆叠设置。

该申请实施例方案该通过将读晶体管与写晶体管进行堆叠，使得两个晶体管仅占用一个晶体管的面积，减小了占用面积，为该存储结构的产品化提供了技术基础。

本申请实施例提供了一种存储阵列，可以包括多个按照预设阵列排列的所述的存储单元。

本申请实施例提供了一种存储单元的制作工艺方法，基于所述的存储单元，所述方法可以包括：

依次设置导电层、与导电层连接的读晶体管，堆叠于所述读晶体管上的写晶体管；

其中，将所述读晶体管的漏极与所述导电层连接；

将所述导电层与参考电压的输出端相连。

本申请实施例提供了一种存储器，基于所述的存储阵列，所述方法可以包括：

包括多个存储单元：

所述存储单元包括堆叠设置的读晶体管和写晶体管；

所述读晶体管包括第一栅极、第二栅极和第一半导体层；

所述写晶体管包括第三栅极和第二半导体层；

所述第二栅极和第三栅极均沿着垂直所述第一栅极的方向延伸；

所述第一半导体层设置于所述第二栅极的外侧四周，所述第一半导体层与所述第二栅极之间设置有第二栅极介质层；

所述第一半导体层垂直贯穿所述第一栅极；所述第一半导体层与所述第一栅极之间设置有第一栅极介质层；

所述第二半导体层设置于所述第三栅极的外侧四周，所述第二半导体层与所述第三栅极之间设置有第三栅极介质层；

所述第二半导体层堆叠于所述第二栅极上方且与所述第二栅极接触；

所述第一栅极用于控制所述读晶体管的读操作；所述第二栅极配置为作为所述存储单元的存储节点，通过所述写晶体管在所述存储节点写入电信号。

本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书以及附图中所描述的方案来实现和获得。

附图说明

附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。

图1为相关技术中1T1C结构的存储单元示意图；

图2为相关技术中传统的2T0C结构的存储单元示意图；

图3为本申请实施例的2T0C结构的存储单元示意图；

图4为相关技术中晶体管栅极由于背栅效应引起的阈值电压偏移示意图；

图5为本申请实施例的第一管脚和第六管脚合并为一个管脚时的2T0C结构的存储单元示意图；

图6为本申请实施例的存储单元的数据写入方法流程图；

图7为本申请实施例的存储单元的数据读取方法流程图；

图8为本申请实施例的2T0C结构的存储单元组成的存储阵列结构示意图；

图9a为本申请实施例的第一管脚和第六管脚合并为一个管脚时的2T0C结构的存储单元组成的存储阵列结构示意图；

图9b为本申请实施例的第一管脚和第六管脚未合并为一个管脚，所连接的读出位线和写入位线在存储阵列外部合时的存储阵列结构示意图；

图10a为本申请实施例的一种存储系统结构示意图；

图10b为本申请实施例的另一种存储系统结构的局部放大示意图；

图10c为本申请实施例的放大器为电流放大器时的连接示意图；

图11为本申请实施例的存储阵列的数据写入方法流程图；

图12为本申请实施例的存储阵列的数据读取方法流程图；

图13为本申请实施例的存储系统的数据写入方法流程图；

图14为本申请实施例的存储系统的数据读取方法流程图；

图15为本申请实施例的包含衬底的一种存储单元的存储结构示意图；

图16为本申请实施例的包含衬底的另一种存储单元的存储结构示意图；

图17为本申请实施例的未包含衬底的一种存储单元的存储结构示意图；

图18为本申请实施例的存储单元的存储结构的制作工艺方法流程图；

图19为本申请实施例的基于有衬底的存储结构中将读晶体管的结构设置于衬底上的工艺方法流程图；

图20a为本申请实施例的为衬底S1、第一电介质层以及第一读出字线层的设置方式示意图；

图20b为本申请实施例的为衬底S2、第一电介质层以及第一读出字线层的设置方式示意图；

图21为本申请实施例的基于衬底S1、第一电介质层以及第一读出字线层设置第二电介质层和第一读出位线层的方法示意图；

图22为本申请实施例的第一通孔的设置方法示意图；

图23为本申请实施例的第一栅极介质层的设置方法示意图；

图24为本申请实施例的第一沟道层、第二栅极介质层、第二栅极层的设置方法示意图；

图25为本申请实施例的基于有衬底的存储结构中将写晶体管设置于读晶体管顶部的设置方法示意图；

图26为本申请实施例的第三电介质层、第一写入位线层的设置方式示意图；

图27为本申请实施例的第二通孔的设置方式示意图；

图28为本申请实施例的第二沟道层、第三栅极介质层、第一写入字线层的设置方式示意图；

图29为本申请实施例的基于无衬底的存储结构中设置读晶体管的结构的制作工艺方法流程图；

图30为本申请实施例的第四电介质层以及第二读出位线层的设置方式示意图；

图31为本申请实施例的第二读出字线层的设置方式示意图；

图32为本申请实施例的参考电压层的设置方式示意图；

图33为本申请实施例的第三通孔的设置方式示意图；

图34为本申请实施例的第三沟道层、第五栅极介质层、第二栅极层的设置方式示意图；

图35为本申请实施例的基于无衬底的存储结构中将写晶体管的结构设置于读晶体管的结构的顶部的制作工艺方法流程图；

图36为本申请实施例的第六电介质层、第二写入位线层的设置方式示意图；

图37为本申请实施例的第四通孔的设置方式示意图；

图38为本申请实施例的第四沟道层、第六栅极介质层、第二写入字线层的设置方式示意图；

图39为本申请实施例的存储阵列的存储结构的制作工艺方法流程图。

具体实施方式

本申请描述了多个实施例，但是该描述是示例性的，而不是限制性的，并且对于本领域的普通技术人员来说显而易见的是，在本申请所描述的实施例包含的范围内可以有更多的实施例和实现方案。尽管在附图中示出了许多可能的特征组合，并在具体实施方式中进行了讨论，但是所公开的特征的许多其它组合方式也是可能的。除非特意加以限制的情况以外，任何实施例的任何特征或元件可以与任何其它实施例中的任何其他特征或元件结合使用，或可以替代任何其它实施例中的任何其他特征或元件。

本申请包括并设想了与本领域普通技术人员已知的特征和元件的组合。本申请已经公开的实施例、特征和元件也可以与任何常规特征或元件组合，以形成由权利要求限定的独特的发明方案。任何实施例的任何特征或元件也可以与来自其它发明方案的特征或元件组合，以形成另一个由权利要求限定的独特的发明方案。因此，应当理解，在本申请中示出和/或讨论的任何特征可以单独地或以任何适当的组合来实现。因此，除了根据所附权利要求及其等同替换所做的限制以外，实施例不受其它限制。此外，可以在所附权利要求的保护范围内进行各种修改和改变。

此外，在描述具有代表性的实施例时，说明书可能已经将方法和/或过程呈现为特定的步骤序列。然而，在该方法或过程不依赖于本文所述步骤的特定顺序的程度上，该方法或过程不应限于所述的特定顺序的步骤。如本领域普通技术人员将理解的，其它的步骤顺序也是可能的。因此，说明书中阐述的步骤的特定顺序不应被解释为对权利要求的限制。此外，针对该方法和/或过程的权利要求不应限于按照所写顺序执行它们的步骤，本领域技术人员可以容易地理解，这些顺序可以变化，并且仍然保持在本申请实施例的精神和范围内。

本申请实施例提供了一种存储单元1，如图3所示，可以包括位于衬底上的：

读晶体管TR_R；以及，

写晶体管TR_W；

其中，所述读晶体管TR_R包括第一管脚P1、第二管脚P2、第三管脚P3和第四管脚P4；所述第三管脚P3为第一栅极G1，所述第四管脚P4为第二栅极G2；第一管脚P1、第二管脚P2其中之一为源极(也称源电极)，另一为漏极(也称漏电极)；

所述第一栅极G1和第二栅极G2为相互独立的栅极，且所述第一栅极G1用于控制所述读晶体管TR_R的读操作；所述第二栅极G2配置为作为所述存储单元1的存储节点，通过所述写晶体管TR_W在所述存储节点写入电信号；所述写晶体管TR_W包括第五管脚P5、第六管脚P6和第七管脚P7；所述第七管脚P7为第三栅极G3；第五管脚P5、第六管脚P6其中之一为源极，另一为漏极；

所述第一管脚P1设置为与读出位线R_BL相连，所述第二管脚P2设置为输入参考电压Vref，所述第一栅极G1设置为与读出字线R_WL相连，所述第二栅极G2设置为与所述第五管脚P5相连；

所述第六管脚P6设置为与写入位线W_BL相连，所述第三栅极G3设置为与写入字线W_WL相连；

上述存储单元的逻辑电路为2T0C结构，且该结构的特殊连接关系构成的电路可以有效减少或避免在存储阵列中相邻存储单元之间或存储单元内的信号串扰或信号干扰，还可以解决传统2T0C结构对大电容器的需求问题，相应地可有效降低刷新频率和功耗。该技术效果还会在下文中结合阵列以及驱动方法详细阐述。

具体的，如图2所示(其中，Tr_w为写晶体管，Tr_r为读晶体管)为传统的2T0C结构。本申请不但保持了传统的2T0C结构具备的读操作是非破坏性的优点。此外，本申请第二栅极作为写晶体管写入信号后的信号存储节点，具有非常低的漏电，不需要大面积的电容器。进一步的，金属氧化物晶体管，如铟镓锌氧化物(IGZO)晶体管，可以用于该结构中，进一步降低了信号存储节点的漏电。

在本申请的示例性实施例中，与传统的2T0C结构不同的是，本申请实施例的2T0C结构的存储单元中的读晶体管TR_R，包含有两个独立的栅极，其中一个栅极(所述的第一栅极)为用于控制读操作的控制栅极，如图3和图5所示，本申请实施例增加了一个辅助栅极(第二栅极)作为存储数据的节点SN，第二栅极与写晶体管TR_W的第五管脚P5相连，由第五管脚P5提供来自写位线的写入电压(如写入数据“0”或“1”对应的电压)，并且第五管脚P5连接的第二栅极设置为存储写晶体管的写入电压。由于晶体管的栅极具有背栅效应，随着写晶体管向第五管脚P5写入电压，则读晶体管的辅助栅极获取相应的写入电压，并且根据辅助栅极写入电压的不同(例如，高电压或低电压)，读晶体管的栅极将呈现出不同的阈值电压(V_TH)，如图4所示，对于N型晶体管的读晶体管TR_R来说，当辅助栅极的电压为高电压(如，写入数据“1”对应电压)时，V_TH将负移；当辅助栅极的电压为低电压(如，写入数据“0”对应电压)时，V_TH将正偏移。

在本申请的示例性实施例中，读晶体管上的第一栅极给定一个合适的电压后，可以保证读晶体管不开启；在辅助栅极写入0数据时为低电压，读晶体管阈值电压正偏，该读晶体管保持关闭，因此，读晶体管BL(位线)上的电压在不考虑漏电等情况时没有变化，考虑漏电时可能有微小的变化，但变化值小于预设的阈值，此时确定读出数据为0。在写入数据1时，对应高电压给辅助栅极，辅助栅极使得读晶体管的阈值电压负偏，且读晶体管开启。此时读晶体管的BL受高电压的影响，电压发生变化，且变化值超过阈值，此时可以确定读出数据为1。读0和1过程中，读晶体管的控制栅极(第一栅极)上的电压是不变的，靠辅助栅极上被写入的电压改变阈值电压自动开启或保持关闭。

在本申请的示例性实施例中，所述读晶体管TR_R为N型晶体管或P型晶体管；以及，

所述写晶体管TR_W为N型晶体管或P型晶体管。

可选的，所述读晶体管为N型晶体管，所述写晶体管为N型晶体管。比如，所述写晶体管为金属氧化物晶体管。所述写晶体管为N型且为金属氧化物晶体管可以降低写晶体管的关态电流，确保存储节点处的信号保持较长的时间，从而降低信号刷新频率。

一些实施例中，所述本申请实施例中的读位线和写位线可以输入相同的电压或不同的电压。当需要输入不相同的电压时，如图3所示，读位线和写位线无信号连接关系，在产品中可以分别与不同的位线连接。

输入相同的电压的实施例中，如图5所示，读位线和写位线在逻辑电路中可以电连接，连接一个位线BL。在本申请的示例性实施例中，如图5所示，在逻辑电路中，所述第一管脚P1和所述第六管脚P6合并为一个管脚。

在本申请的示例性实施例中，对于存储结构布局设计，总是希望减少BL(位线)和WL(字线)的数量，特别是位线BL，以实现更高的结构密度。

在本申请的示例性实施例中，为了减少位线BL的数量，可以将连接读出位线R_BL的第一管脚P1与连接写入位线W_BL的第六管脚P6相连，从而使得第一管脚P1与第六管脚P6合并为一个管脚，从而可以仅连接一条位线即可，并且在存储单元1之外，读出位线R_BL和写入位线W_BL合并为一条位线BL，或者在存储单元中就仅有一个引线引出到存储单元之间并引出到外围电路中，使得本申请实施例的存储单元1由原来的两条位线(读出位线R_BL和写入位线W_BL)连接到外部结构，改为了一条位线(BL)连接到外部结构，从而使得两条位线(读出位线R_BL和写入位线W_BL)可以在当前存储单元1所在的存储阵列的外部区域组合在一起。

在本申请的示例性实施例中，为了与图3所示的位线区别，所述图5所示的位线BL为共用位线。

在本申请的示例性实施例中，本申请实施例方案通过将读出位线R_BL和写入位线W_BL合并为一条位线BL，实现了可以在版图设计中仅需一个过孔将一条位线与两个晶体管的相关电极连接，该效果下文将结合结构设计详细说明。

在本申请的示例性实施例中，与传统的2T0C结构相比，本申请实施例方案中的每个存储单元只有3个信号，包括2个字线信号和1个位线信号，有利于版图设计，特别是狭小空间的版图设计，提高了本申请实施例的存储单元1的实用性。

本申请实施例所述各管脚是从逻辑电路的角度去介绍的，两个管脚合并是指两个管脚连接，并不代表在实物结构中电极的合并。

该实施例方案中的每个存储单元只有3个信号线(包括2个字线和1个位线)，与图3所示的存储单元需要4条信号线相比，省一根信号线，更有利于实现高密度版图设计。

上面结合附图3、图4、图5介绍了不同实施例的逻辑电路，以及各自的优势，下面将对本申请逻辑电路的实施例方案的数据写入、读取、刷新方法进行详细介绍。以图3所示的逻辑电路为例说明。

在本申请的示例性实施例中，如图6所示，存储单元的数据写入方法可以包括步骤S101-S102：

S101、通过写入字线W_WL向存储单元1的写晶体管TR_W的第三栅极G3输入所述第三栅极G3的导通电压；

S102、通过写入位线W_BL输入待写入电压，并将写入电压保存在读晶体管TR_R的第五管脚。

在本申请的示例性实施例中，该待写入电压可以为“1”或“0”，写入字线W_WL被施加到第二晶体管的导通电压，写晶体管TR_W的第五管脚P5和第六管脚P6之间导通，则通过写入位线W_BL写入电压后，第五管脚P5端的电压与第六管脚P6(与写入位线W_BL连接)端的电压相同，均为该写入电压。

在本申请的示例性实施例中，所述方法还可以包括：

在未需写入数据的存储单元的写入字线W_WL输入与所述第三栅极G3的导通电压不同的电压，以使得所述未需写入数据的存储单元1的写晶体管TR_W关断。

在本申请的示例性实施例中，对于连接同一写入位线W_BL的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入的导通电压不同的电压，从而使得需要写入数据的存储单元1的写晶体管TR_W导通，而其他的未需写入数据的存储单元的写晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元。

在本申请的示例性实施例中，如图7所示，存储单元的数据读取方法可以包括步骤S201-S204：

S201、在存储单元的读晶体管TR_R对应的读出字线输入第一电压；所述第一电压处于第一阈值电压和第二阈值电压之间，该第一阈值电压和第二阈值电压分别为存1和0时读晶体管可以开启的阈值电压。

在本申请的示例性实施例中，读晶体管TR_R在需要读取背栅存储的电压或数据信号时，可以对读晶体管TR_R的第一栅极G1输入一个电压使得读晶体管TR_R的第一管脚P1和第二管脚P2关断，从而根据读出位线上信号的变化量来判断栅极存储的为高电压还是低电压。如果变化量超过阈值，则读出的数据为1，如果无变化时读出的数据为0。

在本申请的示例性实施例中，读晶体管TR_R的第一栅极G1与读出字线R_WL相连，可以通过读出字线R_WL提供第一栅极G1的电压，通过前面的论述可知，读晶体管TR_R的栅极存在背栅效应，因此，通过第五管脚P5对读晶体管TR_R的第二栅极G2(辅助栅极)提供存储的写入电压时，会使得读晶体管TR_R的栅极的阈值电压发生偏移，而且根据第五管脚P5所写入的电压的不同(如1或0)，偏移也不同，因此，对读晶体管TR_R的第一栅极G1施加电压时可以根据第二栅极G2的电压大小来实施，以确保读晶体管TR_R的第一管脚P1和第二管脚P2之间关断，从而使得第一管脚P1读出所存储的电压。

在本申请的示例性实施例中，对读晶体管TR_R的第一栅极G1施加的电压可以位于低电压到高电压(“0”-“1”)之间，以补充辅助栅极的电压，使得读晶体管TR_R关断。所述第一阈值电压为存储单元存储1时对所述第一晶体管的启动阈值电压；所述第二阈值电压为存储单元存储0时对所述第一晶体管的启动阈值电压。

S202、在所述读晶体管TR_R的第一管脚P1输入第二电压，并在读晶体管TR_R的第二管脚P2输入参考电压Vref。

在本申请的示例性实施例中，第一管脚P1连接的读出位线R_BL在初始读取数据时可以预充一个电压(即该第二电压)，预充电压可以是一个小于存储器件电源电压VDD的电压，例如，可以包括但不限于VDD/4、VDD/3以及VDD/2等，详细数值可以根据不同的应用场景和需求自行定义。

在本申请的示例性实施例中，该参考电压Vref可以包括但不限于0V。

S203、当检测到所述读晶体管TR_R的第一管脚P1的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，确认所述存储阵列中需读取数据的存储单元的写晶体管TR_W的第五管脚P5端储存的电压为第一存储电压值，并读取所述第一存储电压值。

在本申请的示例性实施例中，该第一电压变化阈值可以根据不同的需求或精度要求自行定义，在此不做详细限制。

在本申请的示例性实施例中，如果之前将数据“1”写入第五管脚P5，则可以在Vref和选定的读出位线R_BL之间测量显著的电导变化量(导通电流)，并且可以在选定的读出位线R_BL处感测到它。因此，当检测到所述读晶体管TR_R的第一管脚P1的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，可以确定存储的写入电压为高电压，即写入数据为“1”。

S204、当检测到所述读晶体管TR_R的第一管脚的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，确认所述写晶体管TR_W的第五管脚P5端储存的电压为第二存储电压值，并读取所述第二存储电压值；所述第二电压变化阈值小于所述第一电压变化阈值。

在本申请的示例性实施例中，该第二电压变化阈值可以根据不同的需求或精度要求自行定义，在此不做详细限制。

在本申请的示例性实施例中，如果之前将数据“0”写入第五管脚P5，则不会在Vref和选定的读出位线R_BL之间感测到电导的变化。因此，当检测到所述读晶体管TR_R的第一管脚P1的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，可以确定存储的写入电压为低电压，即写入数据为“0”。

在本申请的示例性实施例中，所述方法还可以包括：

在对所述写晶体管存储的电压值进行读取过程中，在所述存储阵列中未需读取数据的存储单元的读出字线输入与需读取数据的存储单元的读晶体管TR_R的读出字线输入电压不同的电压，以使得所述未需读取数据的存储单元的读晶体管关断。

已知传统的2T0C单元结构(如图2所示)的数据写入和数据读取也是分开的，分别用两个晶体管Tr_w(写晶体管)和Tr_r(读晶体管)来实现。它需要4个信号，分别为写操作需要的W-WL(写入字线)信号和W-BL(写入位线)信号，读操作需要R-WL(读取字线)信号和R-BL(读出位线)信号，与传统的1T1C结构的DRAM单元相比，该2T0C结构由于非破坏性的读取特性，在Tr_w和Tr_r之间也不需要太大的电容。然而，在传统2T0C结构的存储阵列中，由于每个2T0C存储单元所连接的R-WLs(读取字线)和R-BLs(读出位线)上连接的全部2T0C存储单元之间存在串扰或均流问题，执行读操作时是一个挑战，DRAM界仍在努力解决这个问题。

在本申请的示例性实施例中，通过将存储阵列中未需读取数据的存储单元的读晶体管TR_R的读出字线输入与需读取数据的存储单元的读晶体管TR_R的读出字线输入电压不同的电压，实现了仅保持需读取数据的存储单元的读晶体管TR_R受输入信号“1”和“0”的控制而导通或保持关闭，而未需读取数据的存储单元的读晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。例如，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。

在本申请的示例性实施例中，在所述读晶体管TR_R读出所述第一存储电压值对应的数据或所述第二存储电压值对应的数据以后，所述方法还可以包括：

在所述存储阵列中的写入字线W_WL输入所述存储单元的第三栅极G3的导通电压；

将读取的电压值输入需写入数据的存储单元对应的写入位线W_BL，以对所述写晶体管TR_W存储的电压值进行刷新。

在本申请的示例性实施例中，为了避免泄露使得写入的电压发生变化，可以在每次读取出写入电压之后及时将该写入电压重新写入写晶体管进行保存，以实现对存储电压的及时刷新。

在本申请的示例性实施例中，所述方法还可以包括：

在对所述写晶体管TR_W存储的电压值进行刷新过程中，在所述存储阵列中未需刷新数据的存储单元的写入字线输入与所述第三栅极G3的导通电压不同的电压，以使得所述未需写入数据的存储单元1的写晶体管TR_W关断。

在本申请的示例性实施例中，对于连接同一写入位线的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入电压不同的电压，从而使得需要写入数据的存储单元1的写晶体管TR_W导通，而其他的未需写入数据的存储单元的写晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元1。

本申请实施例还提供了一种存储阵列2，如图8所示，可以包括：

写入字线W_WL；

读出字线R_WL；

写入位线W_BL；

读出位线R_BL；以及，

多个第一方面所述的存储单元1；

其中，所述的存储单元1包括：读晶体管TR_R和写晶体管TR_W；所述读晶体管TR_R包括第一管脚P1、第二管脚P2、第三管脚P3和第四管脚P4；所述第三管脚P3为第一栅极G1，所述第四管脚P4为第二栅极G2；

所述写晶体管TR_W包括第五管脚P5、第六管脚P6和第七管脚P7；所述第七管脚P7为第三栅极G3；

所述第一管脚P1与所述读出位线R_BL相连，所述第二管脚P2输入参考电压Vref，所述第一栅极G1与所述读出字线R_WL相连，所述第二栅极G2与所述第五管脚P5相连；

所述第六管脚P6与所述写入位线W_BL相连，所述第三栅极G3与所述写入字线W_WL相连。

在本申请的示例性实施例中，写入字线W_WL和读出字线R_WL可以包括多行，例如，可以包括：W_WL_1、W_WL_2、W_WL_3、……、W_WL_m以及R_WL_1、R_WL_2、R_WL_3、……、R_WL_m等。

在本申请的示例性实施例中，读出位线R_BL和写入位线W_BL可以包括多列，例如，可以包括：R_BL_1、R_BL_2、R_BL_3、……、R_BL_n以及W_BL_1、W_BL_2、W_BL_3、……、W_BL_n等。

在本申请的示例性实施例中，存储阵列2中的每个存储单元1均为2T0C结构，与图2所示的传统的2T0C结构相比，保持了传统的2T0C结构的优点，读操作是非破坏性的，具有非常低的漏电，不需要大电容的电容器，铟镓锌氧化物(IGZO)晶体管可以用于该结构中，因此，本申请实施例的存储单元1的2T0C结构解决了对大电容的需求问题，相应地降低了刷新频率和功耗。

在本申请的示例性实施例中，与传统的2T0C结构不同的是，本申请实施例的2T0C结构的存储单元中的读晶体管TR_R，包含有两个独立的栅极，其中一个栅极(所述的第一栅极)为用于控制读操作的控制栅极，如图3和图5所示，本申请实施例增加了一个辅助栅极(第二栅极)作为存储数据的节点SN，第二栅极与写晶体管TR_W的第五管脚P5相连，由第五管脚P5提供电压，并且第五管脚P5设置为存储写晶体管的写入电压。由于晶体管的栅极具有背栅效应，随着写晶体管向第五管脚P5写入电压，则读晶体管的辅助栅极获取相应的写入电压，并且根据辅助栅极写入电压的不同(例如，高电压或低电压)，读晶体管的栅极将呈现出不同的阈值电压(V_TH)，如图4所示，对于N型读晶体管TR_R来说，当辅助栅极的电压为高电压(如，写入电压为“1”)时，V_TH将负移；当辅助栅极的电压为低电压(如，写入电压为“0”)时，V_TH将正移。

所述写晶体管TR_W为N型晶体管或P型晶体管。

在本申请的示例性实施例中，读晶体管TR_R和写晶体管TR_W可以均为N型晶体管，或者均为P型晶体管，或者任意一个为N型晶体管，另一个为P型晶体管，在此对于读晶体管TR_R和写晶体管TR_W的选型不做限定，可以根据需求自行定义。

在本申请的示例性实施例中，第一管脚P1、第二管脚P2、第五管脚P5、第六管脚P6可以根据所选择的晶体管的类型进行设置，在此对于第一管脚P1、第二管脚P2、第五管脚P5、第六管脚P6为漏极或源极不做限定，可以根据不同的场景和需求自行定义。

在本申请的示例性实施例中，该存储阵列2还可以包括：行解码器(Row decoder)和列解码器(Column decoder)；

在一些实施例中，所述写入字线和所述读出字线可以与所述行解码器相连；

在一些实施例中，所述写入位线和所述读出位线可以与所述列解码器相连。

在本申请的示例性实施例中，为了节省占用面积，写入位线和读出位线可以合并使用。

在本申请的示例性实施例中，如图9a所示，所述第一管脚P1和所述第六管脚P6合并为一个管脚，所述写入位线W_BL和所述读出位线R_BL合并为一条位线，合并后获得的管脚与合并后获得的位线相连。

在本申请的示例性实施例中，为了便于画图，在图9a中的存储单元的第二栅极均用一个电容来表示。

在本申请的示例性实施例中，位线BL可以包括多列，例如，可以包括：BL1、BL2、BL3、……、BLn等。

在本申请的示例性实施例中，为了减少位线BL的数量，可以将连接读出位线R_BL的第一管脚P1与连接写入位线W_BL的第六管脚P6相连，从而使得第一管脚P1与第六管脚P6合并为一个管脚，从而可以仅连接一条位线即可，并且在存储单元1之外，读出位线R_BL和写入位线W_BL合并为一条位线BL，使得本申请实施例的存储单元1由原来的两条位线(读出位线R_BL和写入位线W_BL)连接到外部结构，改为了一条位线(BL)连接到外部结构，从而使得两条位线(读出位线R_BL和写入位线W_BL)可以在当前存储单元1所在的存储阵列的外部区域组合在一起。

在本申请的示例性实施例中，本申请实施例方案通过将读出位线R_BL和写入位线W_BL合并为一条共用位线BL，实现了仅需一个过孔，两个位线交叠，实际占用的面积仅是一个管子的面积，在当前存储单元1所在存储阵列的外围连到一起，大大提高了结构密度，为本申请实施例方案的产品化提供了技术基础。

本申请实施例还提供了一种存储阵列2，如图9b所示，可以包括：

写入字线W_WL；

读出字线R_WL；

共用位线BL；以及，

多个存储单元1；

其中，所述存储单元1包括：读晶体管TR_R和写晶体管TR_W；所述读晶体管TR_R包括第一管脚P1、第二管脚P2、第三管脚P3和第四管脚P4；所述第三管脚P3为第一栅极G1，所述第四管脚P 4为第二栅极G2；第一管脚P1、第二管脚P2其中之一为源极(也称源电极)，另一为漏极(也称漏电极)；

所述第一栅极G1和第二栅极G2为相互独立的栅极，且所述第一栅极G1用于控制所述读晶体管TR_R的读操作；所述第二栅极G2配置为作为所述存储单元1的存储节点，通过所述写晶体管TR_W在所述存储节点写入电信号；

所述写晶体管TR_W包括第五管脚P 5、第六管脚P 6和第七管脚P 7；所述第七管脚P 7为第三栅极G3；第五管脚P5、第六管脚P6其中之一为源极，另一为漏极；

所述第一管脚P1与所述第六管脚P6共同与所述共用位线BL相连，所述第二管脚P2设置为参考电压端，所述第一栅极G2与所述读出字线线R_WL相连，所述第二栅极G 2与所述第五管脚P 5相连；

所述第三栅极G 3与所述写入字线W_WL相连。

在本申请的示例性实施例中，如图9b所示，所述第一管脚P1和所述第六管脚P6在存储单元内未合并为一个管脚，所述写入位线W_BL和所述读出位线R_BL在存储阵列外部合并为一条共用位线BL。

在本申请的示例性实施例中，为了便于画图，在图9b中的存储单元的第二栅极均用一个电容来表示。

在本申请的示例性实施例中，通过将读出位线R_BL和写入位线W_BL合并为一条共用位线BL，实现了仅需一个过孔，两个位线交叠，实际占用的面积仅是一个管子的面积，在当前存储单元1所在存储阵列的外围连到一起，大大提高了结构密度，为本申请实施例方案的产品化提供了技术基础。

本申请实施例还提供了一种存储系统3，如图10a、10b、10c所示，可以包括：

多个所述的存储阵列2；以及，

多个放大器4；

其中，每个所述放大器4为相邻两个所述存储阵列共用的放大器4；所述放大器4设置为对感应阶段感应的所述存储阵列2中的存储单元1中读取的存储数据进行放大，在刷新阶段，将放大后的存储数据回写到所述存储单元1的存储节点。

在本申请的示例性实施例中，所述放大器4设置为对所述存储阵列中的存储单元的读出位线读取的存储电压进行放大，并将放大后的存储电压刷新到存储单元的读晶体管的第二栅极的存储节点内进行存储。

在本申请的示例性实施例中，所述放大器可以为电压放大器；

所述放大器的两个信号输入端连接的读出位线来自不同的存储阵列，其中一个读出位线的上的电压为参考电压；或者，所述放大器的一个信号输入端设置为外部参考电压的输入端，另一个信号输入端设置为与读出位线相连；

连接同一放大器的两条读出位线对应的写入位线分别通过第一开关与所述放大器的不同的信号输出端相连，以将放大后的存储电压刷新到所述第二栅极的存储节点内进行存储。

在本申请的示例性实施例中，多个所述存储阵列2可以包括：第一存储阵列21和第二存储阵列22；所述第一存储阵列21中的每条读出位线R_BL分别和所述第二存储阵列22上的一条不同的读出位线R_BL共同连接到同一个放大器4，以使得连接同一放大器4的两条读出位线R_BL所连接的存储单元1共用同一放大器4；以使得第一存储阵列和第二存储阵列共用放大器；或者，多个所述存储阵列2还可以包括：第三存储阵列；其中，第三存储阵列的一部分存储单元可以与第一存储阵列的一部分存储单元共用放大器，第三存储阵列的另一部分存储单元可以与第二存储阵列的一部分存储单元共用放大器。

在本申请的示例性实施例中，当第一存储阵列21和第二存储阵列22均存储在n(n为正整数)条读出位线R_BL时，则第一存储阵列21和第二存储阵列22之间可以共用n个放大器4，其中，第一存储阵列21中的第一条读出位线R_BL可以与第二存储阵列22中的第一条读出位线R_BL连接同一个放大器，第一存储阵列21中的第二条读出位线R_BL可以与第二存储阵列22中的第二条读出位线R_BL连接同一个放大器4，……，依次类推，第一存储阵列21中的第n条读出位线R_BL可以与第二存储阵列22中的第n条读出位线R_BL连接同一个放大器4。

在本申请的示例性实施例中，每一个放大器4设置为对所连接的读出位线R_BL读取的存储数据的信号进行放大，以提高读取准确率。

在本申请的示例性实施例中，所述的存储系统3还可以包括：多个预充电装置；多个所述预充电装置(Pre-charger)可以包括第一预充电装置和第二预充电装置；

所述第一存储阵列21对应的写入位线W_BL和读出位线R_BL均与所述第一预充电装置连接；

所述第二存储阵列22对应的写入位线W_BL和读出位线R_BL均与所述第二预充电装置连接。

在本申请的示例性实施例中，在对第一存储阵列21的任意一条读出位线R_BL上连接的存储单元1进行信号放大之前，可以先对该读出位线R_BL进行预充电，并对与该条读出位线R_BL共用同一放大器4的第二存储阵列22中的相应读出位线R_BL进行预充电，其中，第二存储阵列22中的该相应读出位线R_BL预充电电压作为第一存储阵列21中的读出位线R_BL的参考电压，并且第二存储阵列22中的该相应读出位线R_BL预充电电压值小于第一存储阵列21中的读出位线R_BL的预充电电压值，例如，第一存储阵列21中的读出位线R_BL的预充电电压值可以为VDD，第二存储阵列22中的读出位线R_BL的预充电电压值可以包括但不限于VDD/2。

在本申请的示例性实施例中，同理，在对第二存储阵列22的任意一条读出位线R_BL上连接的存储单元1进行信号放大之前，可以先对该读出位线R_BL进行预充电，并与该条读出位线R_BL共用同一放大器4的第一存储阵列21中的相应读出位线R_BL进行预充电，其中，第一存储阵列21中的该相应读出位线R_BL预充电电压作为第二存储阵列22中的读出位线R_BL的参考电压，并且第一存储阵列21中的该相应读出位线R_BL预充电电压值小于第二存储阵列22中的读出位线R_BL的预充电电压值，例如，第二存储阵列22中的读出位线R_BL的预充电电压值可以为VDD，第一存储阵列21中的读出位线R_BL的预充电电压值可以包括但不限于VDD/2。

在本申请的示例性实施例中，每个放大器4中可以设置有启动开关41，在对读出位线R_BL进行预充电以后，可以采用待进行信号放大的读出位线R_BL对该读出位线R_BL上的待读取数据的存储单元的存储数据进行读取，并在读取电压稳定以后，打开启动开关41，以将两条读出位线R_BL上的电压作为差分信号输入放大器4的两个信号输入端，通过信号放大器对待进行信号放大的读出位线R_BL上的信号进行放大。

在本申请的示例性实施例中，在读出位线R_BL对待读取数据的存储单元的存储数据进行读取之前，可以控制该待读取数据的存储单元的读晶体管TR_R所连接的读出字线R_WL输入高电压，而不需要读取数据的存储单元的读晶体管TR_R所连接的读出字线R_WL输入低电压，从而使得不需要读取数据的存储单元的读晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。即，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。

在本申请的示例性实施例中，在对读出位线R_BL上的读取数据的信号进行放大以后，还可以将该放大后的信号通过放大器的信号输出端输入到待读取数据的存储单元1所连接的写入位线W_BL，以通过写入位线W_BL将放大后的读出数据重新写入该待读取数据的存储单元1的写晶体管TR_W内，以实现对该待读取数据的存储单元1的写晶体管TR_W内存储数据的刷新，避免由于泄露造成存储数据发生错误。

在本申请的示例性实施例中，在对该待读取数据的存储单元1的写晶体管TR_W内存储数据进行刷新之前，控制该待读取数据的存储单元1的写晶体管TR_W的写入字线W_WL输入高电压，并控制不需要读取数据的存储单元1的写晶体管TR_W的写入字线W_WL输入低电压，以使得不需要读取数据的存储单元1的写晶体管TR_W关断，从而避免在进行数据刷新过程中对不需要读取数据的存储单元1的写晶体管TR_W刷新入该待读取数据的存储单元1的写晶体管TR_W的存储数据，提高了数据存储可靠性。

在本申请的示例性实施例中，所述放大器可以为电流放大器；

所述放大器的一个信号输入端设置为外部参考电流的输入端，另一个信号输入端设置为与所述存储阵列的读出位线相连；

与所述放大器的信号输入端相连的读出位线对应的写入位线通过第二开关与所述放大器的信号输出端相连，以将放大后的存储电压刷新到所述第二栅极的存储节点内进行存储。在本申请的示例性实施例中，该存储系统中的存储阵列可以由本申请实施例的管脚合并后的2T0C结构的存储单元组成(如图10a所示)，也可以由管脚未合并时的2T0C结构的存储单元组成(在此未画出全貌图，结构与图10a相似，仅是每个存储单元的第一管脚P1和第六管脚P6未合并，可以参考相应的存储阵列，局部示意图如图10b所示)，另外，该存储阵列还可以是每个存储单元的管脚未合，而在存储阵列外部第一管脚和第六管脚所连接的位线进行合并(在此未画出示意图，对于一个存储系统来说，可以参考图9b和图10a，采用图9b的存储阵列替换图10a中的存储阵列即可)。

在本申请的示例性实施例中，所述放大器可以为电压放大器或电流放大器；

所述放大器的两个差分输入信号的输入端分别连接两条不同的读出位线，所述两条不同的读出位线分别来自相邻的所述存储阵列；

所述两个差分输入信号的输入端中，其中一个为读出位线读取的所述存储数据的输入端，另一个输入端为放大器差分输入信号的参考信号端。

在本申请的示例性实施例中，放大器4可以为电压放大器，也可以为电流放大器，可以根据需求自行选择。如图10c所示为放大器为电流放大器时的连接示意图，其中，I_REF为参考电流，与图10b所示实例相似，该参考电流可以通过另一存储阵列提供。

在本申请的示例性实施例中，在一个存储系统中，上述的三种存储阵列可以任意组合使用，对于详细组合方案以及组合数量不做限制。

在本申请的示例性实施例中，为了便于画图，在图10a和图10b中的存储单元的第二栅极均用一个电容来表示。

本申请实施例提供了一种数据写入方法，基于所述的存储阵列，如图11所示，所述方法可以包括步骤S301-S302：

S301、在所述存储阵列2中需写入数据的存储单元1，通过所述存储单元的写入字线W_WL输入存储单元1的第二晶体管TR_W的栅极电压，以使得作为写晶体管的所述第二晶体管导通；；

S302、通过所述存储单元2的写入位线或共用位线向导通的第二晶体管输入写入电压，使得所述写入电压存储在与所述第二晶体管连接的第一晶体管的第二栅极中，其中，所述第二栅极配置为作为所述存储单元的存储节点，所述第一晶体管为读晶体管。

在本申请的示例性实施例中，该待写入电压可以为“1”或“0”，写入字线W_WL被施加到高电压(即第三栅极G3的导通电压)，写晶体管TR_W的第五管脚P5和第六管脚P6之间导通，则通过写入位线W_BL写入电压后，第五管脚P5端的电压与第六管脚P6(与写入位线W_BL连接)端的电压相同，均为该写入电压。

在本申请的示例性实施例中，所述方法还可以包括：

在所述存储阵列2中未需写入数据的存储单元1的写入字线W_WL输入与所述第三栅极G3的导通电压不同的电压，以使得所述未需写入数据的存储单元1的写晶体管TR_W关断。

在本申请的示例性实施例中，对于存储阵列2中连接同一写入位线W_BL的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入的导通电压不同的电压，从而使得需要写入数据的存储单元1的写晶体管TR_W导通，而其他的未需写入数据的存储单元的写晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元。

本申请实施例提供了一种数据读取方法，基于所述的存储阵列，如图12所示，所述方法可以包括步骤S401-S402：

S401、在数据读操作阶段，在所述存储阵列2中需读取数据的存储单元1的读晶体管TR_R连接的读出字线输入第一电压；其中，所述第一电压处于第一阈值电压和第二阈值电压之间，该第一阈值电压和第二阈值电压分别为存1和0时第一晶体管可以开启的阈值电压。

在本申请的示例性实施例中，读晶体管TR_R在需要读取写晶体管TR_W存储的电压时，可以对读晶体管TR_R的第一栅极G1输入一个电压使得读晶体管TR_R的第一管脚P1和第二管脚P2关断，从而根据第一管脚P1的电压大小(和/或电流大小)来判断第五管脚P5存储的为高电压还是低电压，或者，存储的数据为“1”还是“0”。

在本申请的示例性实施例中，读晶体管TR_R的第一栅极G1与读出字线R_WL相连，可以通过读出字线R_WL提供第一栅极G1的电压(第一电压)，通过前面的论述可知，读晶体管TR_R的栅极存在背栅效应，因此，通过第五管脚P5对读晶体管TR_R的第二栅极G2(辅助栅极)提供存储的写入电压时，会使得读晶体管TR_R的栅极的阈值电压发生偏移，而且根据第五管脚P5所写入的电压的不同(如1或0)，偏移也不同，因此，对读晶体管TR_R的第一栅极G1施加电压时可以根据第二栅极G2的电压大小来实施，以确保读晶体管TR_R的第一管脚P1和第二管脚P2之间关断，从而使得第一管脚P1读出所存储的电压。

在本申请的示例性实施例中，对读晶体管TR_R的第一栅极G1施加的电压可以位于低电压到高电压(“0”-“1”)之间，以补充辅助栅极的电压，使得读晶体管TR_R受输入信号“1”和“0”的控制而导通或保持关闭。

S402、当检测到所述第一晶体管连接的读出位线的电压变化且变化数值大于或等于预设的第一电压变化阈值时确定所述存储单元的读出的数据为1，当所述第一晶体管的连接的读出位线的电压无变化或者变化数值小于或等于预设的第二电压变化阈值时，则确定所述存储单元的读出数据为0。

在本申请的示例性实施例中，在数据读操作阶段之前还包括预充电阶段，所述方法还可以包括：

对所述读出位线或所述共用位线进行预充电。

在本申请的示例性实施例中，该参考电压可以包括但不限于0V。

在本申请的示例性实施例中，当检测到所述读晶体管的第一管脚的电压发生变化，且变化数值大于或等于预设的第一电压变化阈值时，确认所述存储阵列中需读取数据的存储单元的写晶体管的第五管脚端储存的电压为第一存储电压值，并读取所述第一存储电压值。

在本申请的示例性实施例中，当检测到所述读晶体管TR_R的第一管脚的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，确认所述写晶体管TR_W的第五管脚P5端储存的电压为第二存储电压值，并读取所述第二存储电压值；所述第二电压变化阈值小于所述第一电压变化阈值。

在本申请的示例性实施例中，如果之前将数据“0”写入第五管脚P5，则不会在Vref和选定的读出位线R_BL之间感测到电导。因此，当检测到所述读晶体管TR_R的第一管脚P1的电压未发生变化，或者变化数值小于或等于预设的第二电压变化阈值时，可以确定存储的写入电压为低电压，即写入数据为“0”。

在本申请的示例性实施例中，所述方法还可以包括：

在对存储阵列2中任意的存储单元1中的写晶体管TR_W存储的电压值进行读取过程中，在所述存储阵列2中未需读取数据的存储单元1的读出字线R_WL输入与需读取数据的存储单元1的读晶体管TR_R的读出字线R_WL输入电压不同的电压，以使得所述未需读取数据的存储单元1的读晶体管TR_R关断；

其中，所述无需读取数据的存储单元的读出字线与需读取数据的存储单元的第一晶体管的读出字线为不同的字线。

已知传统的2T0C单元结构(如图2所示)的数据写入和数据读取也是分开的，分别用两个晶体管Tr_w(写晶体管)和Tr_r(读晶体管)来实现。它需要4个信号，分别为写操作需要的写-WL(写入字线)信号和写-BL(写入位线)信号，读操作需要读-WL(读取字线)信号和读-BL(读出位线)信号，与传统的1T1C结构的DRAM单元相比，该2T0C结构由于非破坏性的读取特性，在Tr_w和Tr_r之间也不需要太大的电容。然而，在2T0C结构的存储阵列中，由于每个2T0C存储单元所连接的R-WLs(读取字线)和R-BLs(读出位线)上连接的全部2T0C存储单元之间存在串扰问题，执行读操作时是一个挑战，DRAM界仍在努力解决这个问题。

在本申请的示例性实施例中，通过将存储阵列2中未需读取数据的存储单元1的读晶体管TR_R的读出字线R_WL输入与需读取数据的存储单元1的读晶体管TR_R的读出字线R_WL输入电压不同的电压，实现了使得未需读取数据的存储单元1的读晶体管TR_R关断，从而解决了传统的2T0C结构在读取数据时存在的电流串扰和均流问题。例如，2T0C电池中的电流共享和串扰问题可以通过对未选择行的读出字线R_WL施加低电压来轻松解决。

在本申请的示例性实施例中，所述方法还可以包括：在刷新阶段进行数据刷新；

所述在刷新阶段进行数据刷新，可以包括：感应所述存储单元中存储数据并通过所述放大器放大所述存储数据，将所述放大的存储数据回写入所述存储单元的存储节点。

在本申请的示例性实施例中，在所述读晶体管TR_R读出所述第一存储电压值或所述第二存储电压值以后，所述方法还可以包括：

将读取的电压值输入需写入数据的存储单元1对应的写入位线W_BL，以对读晶体管和所述写晶体管TR_W之间的存储节点上存储的电压值进行刷新。

在本申请的示例性实施例中，所述方法还可以包括：

在对所述写晶体管TR_W的存储数据进行刷新过程中，在所述存储阵列2中未需刷新存储数据的存储单元1的写入字线W_WL输入电压使得所述未需写入数据的存储单元1的写晶体管TR_W关断；

需要刷新的所述存储单元连接的写入字线与无需刷新存储数据的存储单元的写入字线为不同的字线。

在本申请的示例性实施例中，对于连接同一写入位线的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入电压不同的电压，从而使得需要写入数据的存储单元1的写晶体管TR_W受输入信号“1”和“0”的控制而导通或保持关闭，而其他的未需写入数据的存储单元的写晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元1。

本申请实施例提供了一种数据写入方法，基于所述的存储系统，如图13所示，所述方法可以包括步骤S501-S502：

S501、在所述存储系统3的存储阵列2中需写入数据的存储单元1的写入字线W_WL输入所述存储单元1的第三栅极G3的导通电压；

S502、在所述需写入数据的存储单元1的写入位线W_BL输入待写入电压。

在本申请的示例性实施例中，所述方法还可以包括：

在所述存储系统3的存储阵列2中未需写入数据的存储单元1的写入字线W_WL输入与所述第三栅极G3的导通电压不同的电压，以使得所述未需写入数据的存储单元1的写晶体管TR_W关断。

在本申请的示例性实施例中，对于存储阵列2中连接同一写入位线W_BL的多个存储单元1，当任意一个存储单元1需要通过该写入位线W_BL写入数据时，需要控制该写入位线W_BL上连接的其它存储单元1的栅极所连接的写入字线W_WL施加一个与需要写入数据的存储单元1的第三栅极G3输入的导通电压不同的电压，从而使得未需写入数据的存储单元的写晶体管TR_W关断，确保了写入数据仅写入该需要写入数据的存储单元。

本申请实施例提供了一种数据读取方法，基于所述的存储系统，如图14所示，所述方法可以包括步骤S601-S604：

S601、在所述存储系统3的第一存储阵列21中需读取数据的存储单元1的读晶体管TR_R对应的读出字线R_WL输入第三电压；所述第三电压位于第一阈值电压和第二阈值电压之间；所述第一阈值电压为存储节点存储数据为1时使得所述读晶体管开启得阈值电压；所述第二阈值电压为存储节点存储数据为0时使得所述读晶体管开启的阈值电压。

在本申请的示例性实施例中，读晶体管TR_R在需要读取写晶体管TR_W存储的电压时，可以对读晶体管TR_R的第一栅极G1输入一个合适的电压使得读晶体管TR_R保持关断，在受输入信号“1”和“0”的控制使得第一管脚P1和第二管脚P2导通或关断，从而根据第一管脚P1的电压大小(和/或电流大小)来判断第五管脚P5存储的为高电压还是低电压，或者，存储的数据为“1”还是“0”。

在本申请的示例性实施例中，读晶体管TR_R的第一栅极G1与读出字线R_WL相连，可以通过读出字线R_WL提供第一栅极G1的电压(第三电压)，通过前面的论述可知，读晶体管TR_R的栅极存在背栅效应，因此，通过第五管脚P5对读晶体管TR_R的第二栅极G2(辅助栅极)提供存储的写入电压时，会使得读晶体管TR_R的栅极的阈值电压发生偏移，而且根据第五管脚P5所写入的电压的不同(如1或0)，偏移也不同，因此，对读晶体管TR_R的第一栅极G1施加电压时可以根据第二栅极G2的电压大小来实施，以确保读晶体管TR_R的第一管脚P1和第二管脚P2之间受输入信号“1”和“0”的控制而导通或保持关闭，从而使得第一管脚P1读出所存储的数据。

S602、在所述读晶体管的第一管脚输入第四电压，并在所述读晶体管的第二管脚施加参考电压。

S603、通过需读取数据的存储单元的读出位线读取所述读晶体管和写晶体管之间的存储节点上的存储数据。

S604、通过所述存储系统中的放大器对所述存储系统的存储阵列中的存储单元的读出位线读取的存储电压进行放大，并将放大后的存储电压刷新到所述存储单元的所述存储节点。

在本申请的示例性实施例中，所述放大器为电压放大器；

所述通过所述存储系统中的放大器对所述存储系统的存储阵列中的存储单元的读出位线读取的存储电压进行放大，可以包括：

为所述存储系统的第一存储阵列中需读取数据的存储单元的读出位线进行预充电，获取第五电压；

为所述存储系统的第二存储阵列中与所述需读取数据的存储单元相对应的存储单元的读出位线进行预充电，获取参考电压；或者，获取外部输入的参考电压；

控制预充电的控制开关关闭；

在所述第一存储阵列中需读取数据的存储单元的读出位线上的电压达到预设阈值时，控制所述放大器的启动开关开启，对读取的存储电压进行放大。

在本申请的示例性实施例中，在对第一存储阵列21的任意一条读出位线R_BL上连接的存储单元1进行信号放大之前，可以先对该读出位线R_BL进行预充电，获取第五电压，该第五电压的电压值可以为VDD。

在本申请的示例性实施例中，对与第一存储阵列21中的预充电的读出位线R_BL共用同一放大器4的第二存储阵列22中的相应读出位线R_BL进行预充电，获取参考电压；第二存储阵列22中的该相应读出位线R_BL的预充电电压作为第一存储阵列21中的读出位线R_BL的参考电压，该参考电压的电压值可以包括但不限于VDD/2。

在本申请的示例性实施例中，参考电压与第五电压的大小根据读晶体管的选型来确定，例如，为N型晶体管时，第五电压大于参考电压，为P型晶体管时，第五电压小于参考电压。

在本申请的示例性实施例中，当写晶体管TR_W内存储数据为0时，则在读取数据以后，预充的第五电压不会发生变化，当写晶体管TR_W内存储数据为1时，则在读取数据以后，预充的第五电压会首先降低，等第五电压不再降低时则达到电压稳定状态，确定读取数据完成，此时可以将所述放大器4的启动开关开启，将当前两个读出位线上的电压输入放大器4，通过放大器4对降低并稳定后的第五电压(作为读取数据)进行放大。

在本申请的示例性实施例中，所述放大器为电流放大器；

所述通过所述存储系统中的放大器对所述存储系统的存储阵列中的存储单元的读出位线读取的存储电压进行放大，包括：

向所述放大器的未连接读出位线的信号输入端施加第六电压；

控制所述放大器的启动开关开启，使得电流流经所述未连接读出位线的信号输入端，实现对读取的存储电压进行放大。

在本申请的示例性实施例中，在通过所述放大器4的第一信号输出端读取放大后的电压以后，所述方法还可以包括：

在所述第一存储阵列21中的与所述需读取数据的存储单元对应的写入字线输入所述写晶体管TR_W的第三栅极G3的导通电压；

将读取的放大后的电压输入所述需读取数据的存储单元的写晶体管TR_W对应的写入位线，以对所述需读取数据的存储单元的写晶体管TR_W存储的电压值进行刷新。

在本申请的示例性实施例中，所述方法还可以包括：

在对所述需读取数据的存储单元的写晶体管TR_W存储的电压值进行刷新过程中，在所述第一存储阵列21中未需刷新数据的存储单元的写入字线W_WL输入与所述写晶体管TR_W的第三栅极G3的导通电压不同的电压，以使得所述未需写入数据的存储单元1的写晶体管TR_W关断。

本申请实施例提供了一种存储阵列的控制芯片，所述控制芯片设置为执行基于所述存储阵列的数据写入方法，以及基于所述存储阵列的数据读取方法。

在本申请的示例性实施例中，前述的存储单元、存储阵列及其数据写入和数据读取方法实施例中的任何实施例均适用于该存储阵列的控制芯片实施例中，在此不再一一赘述。

本申请实施例提供了一种存储系统的控制芯片，所述控制芯片设置为执行基于所述存储系统的数据写入方法，以及基于所述存储系统的数据读取方法。

在本申请的示例性实施例中，前述的存储单元、存储阵列、存储系统及其数据写入和数据读取方法实施例中的任何实施例均适用于该存储系统的控制芯片实施例中，在此不再一一赘述。

本申请实施例提供了一种存储单元，所述存储单元可以包括读晶体管TR_R以及写晶体管TR_W；所述读晶体管TR_R包含第一栅极G1和第二栅极G2，所述读晶体管TR_R和所述写晶体管TR_W通过所述第二栅极G2相连；所述第一栅极G1用于控制所述读晶体管TR_R的读操作；所述第二栅极G2配置为作为所述存储单元的存储节点，通过所述写晶体管TR_W在所述存储节点写入电信号；如图15、图16、17所示，所述存储单元的结构可以包括：

读晶体管TR_R的结构TR1；以及，

写晶体管TR_W的结构TR2；

其中，所述读晶体管的结构TR1和所述写晶体管的结构TR2堆叠设置。

在本申请的示例性实施例中，所述读晶体管TR_R的结构TR1和所述写晶体管TR_W的结构TR2可以进行多层堆叠。

在本申请的示例性实施例中，所述写晶体管TR_W的结构TR1可以位于所述读晶体管TR_R的结构TR2的顶部，下面将以所述写晶体管TR_W的结构TR1位于所述读晶体管TR_R的结构TR2的顶部为例说明本申请实施例方案。

在本申请的示例性实施例中，所述写晶体管的结构TR2位于所述读晶体管TR_R的结构TR1之上，有利于节省面积。

在本申请的示例性实施例中，读晶体管TR_R的结构TR1和写晶体管TR_W的结构TR2均可以采用沟道全通结构。

在本申请的示例性实施例中，所述读晶体管TR_R的漏极与导电层连接，所述导电层与参考电压的输出端相连。

在本申请的示例性实施例中，存储单元的存储结构可以包括衬底，也可以不包括衬底，当包括衬底时，第一晶体管的结构TR1可以设置于衬底上，当不包括衬底时，第一晶体管的结构TR1可以直接设置于电介质上。

在本申请的示例性实施例中，当所述存储结构还包括衬底时；所述读晶体管设置于所述衬底上；

所述衬底为导电衬底，所述导电层为所述导电衬底。

在本申请的示例性实施例中，下面对于有衬底和无衬底的两种结构分别进行详细说明。

一、有衬底结构

在本申请的示例性实施例中，如图15所示，所述存储单元的结构还可以包括：衬底S1；所述衬底S1为导电衬底；

所述读晶体管的结构TR1位于所述导电衬底上；

所述导电衬底设置为与参考电压Vref的输出端相连。

在本申请的示例性实施例中，如图16所示，所述存储单元的结构还可以包括：衬底S2；所述衬底包括导电层和绝缘层；所述导电层设置于所述绝缘层顶端之上；

所述读晶体管的结构位于衬底S2上；

所述导电层设置为与参考电压的输出端相连。

在本申请的示例性实施例中，可以为读晶体管TR_R的结构TR1设置衬底，在此对于该衬底的结构和组成不做限定，例如，可以包括但不限于：将该衬底设置为全导电结构，即该衬底为导电衬底，外部引入的参考电压Vref可以连接至导电衬底上的任意位置；或者设置为导电层和绝缘层相结合的结构，如，由多层绝缘膜和导电层交替叠加形成，外部引入的参考电压Vref可以连接至导电层。

在本申请的示例性实施例中，所述读晶体管TR_R的结构TR1可以包括：

第一电介质层CM1；

第一栅极G1，可以由第一读出字线层R_WL1的一部分构成；

第二电介质层CM2；

第一读出位线层R_BL1；

第一沟道层CH1；

第二栅极介质层GM2；

第一栅极介质层GM1；

第二栅极G2；以及，

第二栅极连接层G21；

其中，导电层上设置有所述第一电介质层CM1或者衬底S2嵌入所述第一电介质层，所述衬底S2包括相互叠加的绝缘层和导电层，所述导电层位于所述绝缘层上方；所述第一电介质层CM1上设置有第一栅极G1；第一栅极G1嵌入所述第一电介质层；第一栅极G1上设置有所述第二电介质层CM2；所述第二电介质层CM2中嵌入有所述第一读出位线层R_BL1；第一栅极G1的延伸方向与所述第一读出位线层R_BL1的延伸方向不同；

所述第一电介质层CM1、第一栅极G1、所述第二电介质层CM2和所述第一读出位线层R_BL1上设置有第一通孔H1；所述第一通孔H1的内侧四周设置有所述第一沟道层CH1(可以称为第一半导体层)；

所述第一沟道层CH1与第一栅极G1之间设置有所述第一栅极介质层GM1；

所述第一沟道层CH1的内侧四周设置有所述第二栅极介质层GM2；所述第二栅极介质层GM2内侧填充有柱形的所述第二栅极G 2；所述第二栅极G2在所述第三通孔顶端与所述第二栅极连接层G21连接；

所述第二栅极连接层G21延伸至所述第一通孔H1的顶端的所述写晶体管的下方与所述写晶体管连接。

在本申请的示例性实施例中，所述第一沟道层CH1可以根据是否导电来确定设置区域大小。

在本申请的示例性实施例中，在存储单元1的读晶体管TR_R中，第一栅极G1(即第四管脚P4)设置为与读出字线R_WL相连，该第一栅极层G1可以为第一读出字线层R_WL1。

在本申请的示例性实施例中，在存储单元1的读晶体管TR_R中，第一管脚P1设置为与读出位线R_BL相连，该第一读出位线层R_BL1在读晶体管的结构TR1中即为第一管脚P1对应的设置层。

在本申请的示例性实施例中，在存储单元1的读晶体管TR_R中，第二管脚P2设置为输入参考电压Vref，由于参考电压Vref连接到衬底上，因此，衬底在读晶体管TR_R的结构TR1中即为第二管脚P2对应的设置层。

在本申请的示例性实施例中，所述写晶体管TR_W的结构TR2可以包括：

第三电介质层CM3；

第一写入位线层W_BL1；

第二沟道层CH2；

第三栅极介质层GM3；

第三栅极G3；以及，

第三栅极连接层G31；

其中，所述第二栅极连接层G21上设置有所述第三电介质层CM3；所述第三电介质层CM3嵌入有所述第一写入位线层W_BL1；所述第三栅极连接层G31的延伸方向与所述第一写入位线层W_BL1的延伸方向不同；所述第三栅极连接层G31的延伸方向与第一栅极G1的延伸方向相同；所述第一写入位线层W_BL1的延伸方向与所述第一读出位线层R_BL1的延伸方向相同；所述第二栅极连接层G21上表面和所述第一写入位线层W_BL1下表面之间的距离为所述写晶体管TR_W的栅长；

所述第二栅极连接层G21的顶部区域、所述第三电介质层CM3和所述第一写入位线层W_BL1上设置有第二通孔H2；所述第二通孔H2内侧设置有第二沟道层CH2(可以称为第二半导体层)；所述第二沟道层CH2内侧设置有第三栅极介质层GM3；所述第三栅极介质层GM3内侧填充有柱形的第三栅极G3；

所述第三栅极G3在所述第二通孔H2顶端向四周延伸获取所述第三栅极连接层G31；

所述第二栅极连接层G21与所述第二沟道层CH2接触连接。

在本申请的示例性实施例中，在存储单元1的写晶体管TR_W中，第五管脚P5与第二栅极G2相连，该第二栅极G2可以视为第五管脚P5的设置层。

在本申请的示例性实施例中，在存储单元1的写晶体管TR_W中，所述第六管脚P6设置为与写入位线W_BL相连，该第一写入位线层W_BL1在写晶体管的结构TR2中即为第六管脚P6对应的设置层。

在本申请的示例性实施例中，在存储单元1的写晶体管TR_W中，所述第三栅极G3设置为与写入字线W_WL相连，该第三栅极G3在写晶体管的结构TR2中即为第一写入字线层W_WL1对应的设置层。

二、无衬底结构

在本申请的示例性实施例中，如图17所示，所述读晶体管TR_R的结构TR1可以包括：

第四电介质层CM4；

第二读出位线层R_BL2；

第一栅极G1；

第五电介质层CM5；

参考电压层Vref；

第三沟道层CH3；

第四栅极介质层GM4；

第五栅极介质层GM5；

第二栅极G2；以及，

第二栅极连接层G21；

其中，所述第二读出位线层R_BL2嵌入所述第四电介质层CM4中；所述第四电介质层CM4上设置有所述第一栅极G1，所述第一栅极G1的延伸方向与所述第二读出位线层R_BL2的延伸方向不同；所述第一栅极G1上设置有所述第五电介质层CM5；所述第五电介质层CM5上设置有所述参考电压层Vref；

所述第四电介质层CM4的位于所述第二读出位线层R_BL2上方的区域、所述第一栅极G1、所述第五电介质层CM5和所述参考电压层Vref上设置有第三通孔H3；所述第三通孔H3的四周设置有所述第三沟道层CH3(可以称为第一半导体层)；

所述第三沟道层CH3与所述第一栅极G1之间设置有所述第四栅极介质层GM4；

所述第三沟道层CH3的内侧四周设置有所述第五栅极介质层GM5；所述第五栅极介质层GM5内侧填充有柱形的所述第二栅极G2；

所述第二栅极G2在所述第三通孔顶端与所述第二栅极连接层G21连接；

所述第二栅极连接层G21在所述第三通孔H3的顶端的所述写晶体管的下方与所述写晶体管连接。

在本申请的示例性实施例中，在存储单元1的读晶体管TR_R中，第一栅极G1(即第四管脚P4)设置为与读出字线R_WL相连，该第一栅极G1可以视为第二读出字线层R_WL2。

在本申请的示例性实施例中，在存储单元1的读晶体管TR_R中，第一管脚P1设置为与读出位线R_BL相连，该第二读出位线层R_BL2在读晶体管TR_R的结构TR1中即为第一管脚P1对应的设置层。

在本申请的示例性实施例中，在存储单元1的读晶体管TR_R中，第二管脚P2设置为输入参考电压Vref，该参考电压层Vref在读晶体管TR_R的结构TR1中即为第二管脚P2对应的设置层。

在本申请的示例性实施例中，所述写晶体管TR_W的结构可以包括：

第六电介质层CM6；

第二写入位线层W_BL2；

第四沟道层CH4；

第六栅极介质层GM6；

第三栅极G3；以及，

第三栅极连接层G31；

其中，所述第二栅极连接层G21上设置有所述第六电介质层CM6；所述第六电介质层CM6嵌入有所述第二写入位线层W_BL2；所述第二栅极连接层G21上表面和所述第二写入位线层W_BL2下表面之间的距离为所述写晶体管TR_W的栅长；

所述第二栅极连接层G21的顶部区域、所述第六电介质层GM6和所述第二写入位线层W_BL2上设置有第四通孔H4；所述第四通孔H4内侧四周设置有第四沟道层CH4(可以称为第二半导体层)；所述第四沟道层CH4内侧四周设置有第六栅极介质层GM6；所述第六栅极介质层GM6内侧填充有柱形的第三栅极G3；

所述第三栅极在所述第四通孔顶端与所述第三栅极连接层连接。

在本申请的示例性实施例中，在存储单元1的写晶体管TR_W中，所述第六管脚P6设置为与写入位线W_BL相连，该第二写入位线层W_BL2在写晶体管的结构TR2中即为第六管脚P6对应的设置层。

在本申请的示例性实施例中，在存储单元1的写晶体管TR_W中，所述第三栅极G3设置为与写入字线W_WL相连，该第三栅极G3可以视为第二写入字线层W_WL2。

本申请实施例提供了一种存储阵列，可以包括多个按照预设阵列排列的存储单元。

在本申请的示例性实施例中，所述存储单元中的读晶体管包含的读出位线层和所述存储单元中的写晶体管包含的写入位线层在所述存储阵列的外围区域共用一条位线；

所述读出位线层为第一读出位线层R_BL1，所述写入位线层为第一写入位线层W_BL1；或者，

所述读出位线层为第二读出位线层R_BL2，所述写入位线层为第二写入位线层W_BL2。

在本申请的示例性实施例中，两条位线的设置方式至少需要两个过孔连接到硅上面，则需要更多的面积，即使存储单元做的很小，但外部电路太大，也做不成高密度存储器，从而可能对本申请实施例的存储单元1的产品化造成影响，而本申请实施例方案通过将读出位线层和写入位线层进行合并，实现了仅需一个过孔，两个位线层交叠，实际占用的面积仅是一个管子的面积，两个位线层在存储阵列的外围连到一起，大大提高了结构密度，为本申请实施例方案的产品化提供了技术基础，提高了本申请实施例的存储阵列的实用性。

本申请实施例提供了一种存储单元的制作工艺方法，基于前述的存储单元的结构，如图18所示，所述方法可以包括步骤S701：

S701、将所述第一晶体管和所述第二晶体管堆叠设置。例如，可以将写晶体管设置于读晶体管之上。

在本申请的示例性实施例中，例如，可以包括：

其中，将所述读晶体管的漏极与所述导电层连接；

将所述导电层与参考电压的输出端相连。

在本申请的示例性实施例中，设置导电层可以包括：

当所述存储结构还包括衬底时；设置衬底为导电衬底，将所述导电衬底作为所述导电层。

在本申请的示例性实施例中，下面对于有衬底和无衬底的两种结构分别详细说明对应的工艺方法。

一、有衬底结构

在本申请的示例性实施例中，如图19所示，当所述存储结构还包括衬底时；所述将所述读晶体管设置于所述导电层上，可以包括步骤S801-S810：

S801、在所述导电层上设置所述读晶体管TR_R包含的第一电介质层CM1或者，设置所述第一电介质层CM1，将衬底S2嵌入所述第一电介质层，所述衬底S2包括导电层和绝缘层，所述导电层位于所述绝缘层顶端。

S802、将所述读晶体管TR_R包含的第一栅极G1嵌入所述第一电介质层CM1。

在本申请的示例性实施例中，如图20a所示，为衬底S1、第一电介质层CM1以及第一读出字线层R_WL1的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，如图20b所示，为衬底S2、第一电介质层CM1以及第一读出字线层R_WL1的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第一读出字线层R_WL1的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

S803、在第一栅极G1上设置所述读晶体管TR_R包含的第二电介质层CM2。

S804、在所述第二电介质层CM2嵌入所述读晶体管TR_R包含的第一读出位线层R_BL1。

在本申请的示例性实施例中，如图21所示，为基于衬底S1(在下文中均以基于衬底S1的结构为例进行说明)、第一电介质层CM1以及第一读出字线层R_WL1设置第二电介质层CM2和第一读出位线层R_BL1的方法示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第一读出位线层R_BL1的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

在本申请的示例性实施例中，第一读出字线层R_WL1与第一读出位线层R_BL1的设置方向不同，两者的方向可以垂直设置。

S805、在所述第一电介质层CM1、第一G1、所述第二电介质层CM2和所述第一读出位线层R_BL1上设置第一通孔H1。

在本申请的示例性实施例中，如图22所示，为第一通孔H1的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第一通孔H1的设置方式可以包括但不限于光刻、蚀刻等工艺。

S806、在所述第一通孔H1内侧与第一栅极G1对应的区域设置所述读晶体管TR_R包含的第一栅极介质层GM1。

在本申请的示例性实施例中，如图23所示，为第一栅极介质层GM1的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，可以选择性地蚀刻第一栅极G1(即第一读出字线层R_WL1)，沉积第一栅极介质层GM1，并修剪第一栅极介质层GM1，只保留如图23所示的部分第一栅极介质层GM1。

S807、在所述第一通孔H1内侧四周设置所述读晶体管TR_R包含的第一沟道层CH1。

S808、在所述第一沟道层CH1的内侧四周设置所述读晶体管TR_R包含的第二栅极介质层GM2。

S809、在所述第二栅极介质层GM2内侧填充所述读晶体管TR_R包含的柱形的第二栅极G2；将所述第二栅极G2在所述第一通孔H1顶端向四周延伸获取所述读晶体管结构TR_R包含的第二栅极连接层G21。

S810、将所述第二栅极连接层G21延伸至所述第一通孔H1的顶端的所述写晶体管的下方与所述写晶体管连接。

在本申请的示例性实施例中，如图24所示，为第一沟道层CH1、第二栅极介质层GM2、第二栅极G2的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第一沟道层CH1、第二栅极介质层GM2的设置方式可以包括但不限于沉积、光刻、蚀刻等工艺。

在本申请的示例性实施例中，第一沟道层CH1可以采用IGZO(indium galliumzinc oxide，氧化铟镓锌)、POLY(polyethylene，聚乙烯)、silicon(硅基材料)等材料来设置。

在本申请的示例性实施例中，所述将所述写晶体管设置于所述读晶体管之上，如图25所示，可以包括步骤S901-S908：

S901、在所述第二栅极连接层G21上设置所述写晶体管TR_W包含的第三电介质层CM3。

S902、在所述第三电介质层CM3嵌入所述写晶体管TR_W包含的第一写入位线层W_BL1。其中，将所述第二栅极连接层G21上表面和所述第一写入位线层W_BL1下表面之间的距离作为所述写晶体管TR_W的栅长。

在本申请的示例性实施例中，如图26所示，为第三电介质层CM3、第一写入位线层W_BL1的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第一写入位线层W_BL1的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

S903、在所述第二栅极连接层G21的顶部区域、所述第三电介质层CM3和所述第一写入位线层W_BL1上设置所述写晶体管TR_W包含的第二通孔H2。

在本申请的示例性实施例中，如图27所示，为第二通孔H2的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第二通孔H2的设置方式可以包括但不限于光刻、蚀刻等工艺。

S904、在所述第二通孔H2内侧设置所述写晶体管TR_W包含的第二沟道层CH2。

S905、在所述第二沟道层CH2内侧设置所述写晶体管TR_W包含的第三栅极介质层GM3。

S906、在所述第三栅极介质层GM3内侧填充所述写晶体管结构TR2包含的柱形的第三栅极G3。

S907、将所述第三栅极G3在所述第二通孔H2顶端向四周延伸获取所述第三栅极连接层G31；

S908、将所述第二栅极连接层G21与所述第二沟道层CH2接触连接。

在本申请的示例性实施例中，如图28所示，为第二沟道层CH2、第三栅极介质层GM3、第三栅极G3的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第二沟道层CH2、第三栅极介质层GM3的设置方式可以包括但不限于沉积、光刻、蚀刻等工艺。

在本申请的示例性实施例中，第三栅极G3的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

在本申请的示例性实施例中，第二沟道层CH2可以采用IGZO(indium galliumzinc oxide，氧化铟镓锌)、POLY(polyethylene，聚乙烯)、silicon(硅基材料)等材料来设置。

二、无衬底结构

在本申请的示例性实施例中，当所述存储结构不包括衬底时，设置所述第一晶体管的结构；如图29所示，所述设置所述第一晶体管的结构，可以包括步骤S1001-S1011：

S1001、设置所述读晶体管TR_R包含的第四电介质层CM4。

S1002、将所述读晶体管TR_R包含的第二读出位线层R_BL2嵌入所述第四电介质层CM4中。

在本申请的示例性实施例中，如图30所示，为第四电介质层CM4以及第二读出位线层R_BL2的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第二读出位线层R_BL2的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

S1003、在所述第四电介质层CM4上设置所述读晶体管TR1包含的第一栅极G1。

在本申请的示例性实施例中，如图31所示，为第一栅极G1的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第一栅极G1的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

在本申请的示例性实施例中，第一栅极G1与第二读出位线层R_BL2的设置方向不同，两者的方向可以垂直设置。

S1004、在所述第一栅极G1上设置所述读晶体管TR_R包含的第五电介质层GM5。

S1005、在所述第五电介质层GM5上设置所述读晶体管TR_R包含的参考电压层Vref。

在本申请的示例性实施例中，如图32所示，为参考电压层Vref的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，参考电压层Vref的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

在本申请的示例性实施例中，参考电压层Vref可以大面积嵌入第五电介质层GM5内。

S1006、在所述第四电介质层CM4的位于所述第二读出位线层R_BL2上方的区域、所述第一栅极G1、所述第五电介质层GM5和所述参考电压层Vref上设置所述读晶体管TR_R包含的第三通孔H3。

在本申请的示例性实施例中，如图33所示，为第三通孔H3的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第三通孔H3的设置方式可以包括但不限于光刻、蚀刻等工艺。

S1007、在所述第三通孔H3内侧与所述第一栅极G1对应的区域设置所述读晶体管TR_R包含的第四栅极介质层GM4。

在本申请的示例性实施例中，可以选择性地蚀刻第一栅极G1，沉积第四栅极介质层GM4，并修剪第四栅极介质层GM4，只保留如图34所示的部分第四栅极介质层GM4。

S1008、在所述第三通孔H3内侧的四周设置所述读晶体管TR_R包含的第三沟道层CH3。

S1009、在所述第三沟道层CH3的内侧四周设置所述读晶体管TR_R包含的第五栅极介质层GM5。

S1010、在所述第五栅极介质层GM5内侧填充所述读晶体管TR_R包含的柱形的第二栅极G2，将所述第二栅极G2在所述第三通孔顶端与所述第二栅极连接层G21连接。

S1011、将所述第二栅极连接层G21在所述第三通孔H3的顶端的所述写晶体管的下方与所述写晶体管连接。

在本申请的示例性实施例中，如图34所示，为第三沟道层CH3、第五栅极介质层GM5、第二栅极G2的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第三沟道层CH3、第五栅极介质层GM5的设置方式可以包括但不限于沉积、光刻、蚀刻等工艺。

在本申请的示例性实施例中，第三沟道层CH3可以采用IGZO(indium galliumzinc oxide，氧化铟镓锌)、POLY(polyethylene，聚乙烯)、silicon(硅基材料)等材料来设置。

在本申请的示例性实施例中，所述将所述写晶体管设置于所述读晶体管之上；如图35所示，可以包括步骤S1101-S1107：

S1101、在所述第二栅极连接层G21上设置所述写晶体管TR_W包含的第六电介质层CM6。

S1102、在所述第六电介质层CM6嵌入所述写晶体管TR_W包含的第二写入位线层W_BL2。其中，将所述第二栅极连接层G21上表面和所述第二写入位线层W_BL2下表面之间的距离作为所述写晶体管TR_W的栅长。

在本申请的示例性实施例中，如图36所示，为第六电介质层CM6、第二写入位线层W_BL2的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第二写入位线层W_BL2的设置方式可以包括但不限于沉积、光刻、蚀刻以及平坦化等工艺。

S1103、在所述第二栅极连接层G21的顶部区域、所述第六电介质层CM6和所述第二写入位线层W_BL2上设置所述写晶体管TR_W包含的第四通孔H4。

在本申请的示例性实施例中，如图37所示，为第四通孔H4的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第四通孔H4的设置方式可以包括但不限于光刻、蚀刻等工艺。

S1104、在所述第四通孔H4内侧四周设置所述写晶体管TR_W包含的第四沟道层CH4。

S1105、在所述第四沟道层CH4内侧四周设置所述写晶体管TR_W包含的第六栅极介质层GM6。

S1106、在所述第六栅极介质层GM6内侧填充所述写晶体管TR_W包含的柱形的第三栅极G3。

S1107、所述第三栅极G3在所述第四通孔顶端与所述第三栅极连接层G31连接。

在本申请的示例性实施例中，如图38所示，为第四沟道层CH4、第六栅极介质层GM6、第三栅极G3的设置方式示意图，其中，左图为侧视图，右图为俯视图。

在本申请的示例性实施例中，第四沟道层CH4、第六栅极介质层GM6的设置方式可以包括但不限于沉积、光刻、蚀刻等工艺。

在本申请的示例性实施例中，第四沟道层CH4可以采用IGZO(indium galliumzinc oxide，氧化铟镓锌)、POLY(polyethylene，聚乙烯)、silicon(硅基材料)等材料来设置。

本申请实施例提供了一种存储阵列的制作工艺方法，基于所述的存储阵列的存储结构，如图39所示，所述方法可以包括步骤S1201：

S1201、将多个所述的存储单元按照预设阵列进行排列，获取所述存储阵列。

在本申请的示例性实施例中，所述方法还可以包括：

将所述存储单元的读晶体管包含的读出位线层和所述存储单元的写晶体管包含的写入位线层在所述存储阵列的外部合并；

其中，所述读出位线层为第一读出位线层，所述写入位线层为第一写入位线层；或者，

所述读出位线层为第二读出位线层，所述写入位线层为第二写入位线层。

本申请实施例还提供了一种存储器，可以包括多个存储单元：

所述存储单元包括堆叠设置的读晶体管TR_R和写晶体管TR_W；

所述读晶体管TR_R包括第一栅极G1、第二栅极G2和第一半导体层；

所述写晶体管TR_W包括第三栅极G3和第二半导体层；

所述第二栅极G2和第三栅极G3均沿着垂直所述第一栅极G1的方向延伸；

所述第一半导体层设置于所述第二栅极G2的外侧四周(即，所述第一半导体层环绕所述第二栅极G2)，所述第一半导体层与所述第二栅极G2之间设置有第二栅极介质层GM2；

所述第一半导体层垂直贯穿所述第一栅极G1(即，所述第一栅极G2环绕所述第一半导体层)；所述第一半导体层与所述第一栅极G1之间设置有第一栅极介质层GM1；

所述第二半导体层设置于所述第三栅极G3的外侧四周(即，所述第二半导体层环绕所述第三栅极G3)，所述第二半导体层与所述第三栅极G3之间设置有第三栅极介质层GM3；

所述第二半导体层堆叠于所述第二栅极G2上方且与所述第二栅极G2接触；

所述第一栅极G2用于控制所述读晶体管的读操作；所述第二栅极G2配置为作为所述存储单元的存储节点，通过所述写晶体管TR_W在所述存储节点写入电信号。

在本申请的示例性实施例中，如图15所示，在有衬底结构中，第一半导体层可以为第一沟道层CH1；如图17所示，在无衬底结构中，第一半导体层可以为第三沟道层CH3。

在本申请的示例性实施例中，如图15所示，在有衬底结构中，第二半导体层可以为第二沟道层CH2；如图17所示，在无衬底结构中，第二半导体层可以为第四沟道层CH4。

在本申请的示例性实施例中，所述的存储器还包括：

写入位线W_BL(如图15中的W_BL1，如图17中的W_BL2)，与所述第二半导体层接触并设置于所述第二半导体层的远离所述第二栅极G2的一侧的外侧四周；即，写入位线W_BL环绕所述第二半导体层；

读出字线R_WL，其一部分为所述第一栅极G1；

所述读出字线R_WL与所述写入位线W_BL位于不同的电传导层(例如，可以为金属层)，且相互间隔；

所述第二半导体层堆叠于所述第二栅极G2上方，通过所述第二栅极G2端部的连接层G21(可以视为第二栅极G2的延伸层)与所述第二半导体层连接；所述连接层G21位于所述写入位线W_BL和读出位线R_BL所在的电传导层之间且相互间隔分布。

在本申请的示例性实施例中，如图15、16所示，所述第一半导体层环绕所述第二栅极G2的底部和侧壁；在有衬底结构中，所述的存储器还包括：

读出位线R_BL(如图15中的R_BL1)，与所述第二栅极G2侧壁对应的第一半导体层接触，并设置于所述第二栅极G2侧壁对应的第一半导体层的外侧四周；即，读出位线R_BL环绕并接触所述第二栅极G2侧壁对应的第一半导体层；

参考电极层Vref，位于所述第二栅极G2靠近衬底的一端，与所述第二栅极G2的底部对应的第一半导体层接触。

在本申请的示例性实施例中，所述衬底为导电衬底，所述参考电极层Vref为所述衬底。

在本申请的示例性实施例中，如图17所示，所述第一半导体层环绕所述第二栅极的底部和侧壁；在无衬底结构中，所述的存储器还包括：

读出位线R_BL(如图17中的R_BL2)，位于所述第二栅极G2底部的一端，所述读出位线R_BL与所述第二栅极G2的底部的第一半导体层接触；

参考电极层，与所述第二栅极G2侧壁对应的所述第一半导体层接触，并设置于所述第二栅极G2侧壁对应的第一半导体层的外侧四周；即，参考电极层环绕并接触所述第二栅极G2侧壁对应的所述第一半导体层。

本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些组件或所有组件可以被实施为由处理器，如数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其他数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术、CD-ROM、数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。

Claims

1.一种存储单元，其特征在于，所述存储单元包括读晶体管以及写晶体管；所述读晶体管包含第一栅极和第二栅极，所述读晶体管和所述写晶体管通过所述第二栅极相连；所述第一栅极用于控制所述读晶体管的读操作；所述第二栅极配置为作为所述存储单元的存储节点，通过所述写晶体管在所述存储节点写入电信号；

其中，所述读晶体管和所述写晶体管堆叠设置；所述写晶体管位于所述读晶体管之上，所述读晶体管的漏极与导电层连接，所述导电层与参考电压的输出端相连;

所述读晶体管还包括：第一电介质层；第二电介质层；第一读出位线层；第一沟道层；第二栅极介质层；第一栅极介质层；以及，第二栅极连接层;

其中，所述导电层上设置有所述第一电介质层或者相互叠加的绝缘衬底和导电层嵌入所述第一电介质层，所述导电层位于所述绝缘衬底上方；所述第一电介质层上设置有第一栅极；所述第一栅极嵌入所述第一电介质层；第一栅极上设置有所述第二电介质层；所述第二电介质层中嵌入有所述第一读出位线层；所述第一栅极的延伸方向与所述第一读出位线层的延伸方向不同；

所述第一电介质层、第一栅极、所述第二电介质层和所述第一读出位线层上设置有第一通孔；所述第一通孔的内侧四周设置有所述第一沟道层；

所述第一沟道层与第一栅极之间设置有所述第一栅极介质层；

所述第一沟道层的内侧四周设置有所述第二栅极介质层；所述第二栅极介质层内侧填充有柱形的所述第二栅极；所述第二栅极在所述第一通孔顶端与所述第二栅极连接层连接；

所述第二栅极连接层延伸至所述第一通孔的顶端的所述写晶体管的下方与所述写晶体管连接。

2.根据权利要求1所述的存储单元，其特征在于，当所述存储单元还包括衬底时；所述读晶体管设置于所述衬底上；

所述衬底为导电衬底，所述导电层为所述导电衬底。

3.根据权利要求1所述的存储单元，其特征在于，所述写晶体管包括：

第三电介质层；

第一写入位线层；

第二沟道层；

第三栅极介质层；

第三栅极；以及，

第三栅极连接层；

其中，所述第二栅极连接层上设置有所述第三电介质层；所述第三电介质层嵌入有所述第一写入位线层；所述第二栅极连接层的延伸方向与所述第一写入位线层的延伸方向不同；所述第二栅极连接层上表面和所述第一写入位线层下表面之间的距离为所述写晶体管的栅长；

所述第二栅极连接层的顶部区域、所述第三电介质层和所述第一写入位线层上设置有第二通孔；所述第二通孔内侧设置有第二沟道层；所述第二沟道层内侧设置有第三栅极介质层；所述第三栅极介质层内侧填充有柱形的第三栅极；

所述第三栅极在所述第二通孔顶端向四周延伸获取所述第三栅极连接层；

所述第二栅极连接层与所述第二沟道层接触连接。

4.根据权利要求1所述的存储单元，其特征在于，所述读晶体管还包括：

第四电介质层；

第二读出位线层；

第五电介质层；

参考电压层；

第三沟道层；

第四栅极介质层；

第五栅极介质层；以及，

第二栅极连接层；

其中，所述第二读出位线层嵌入所述第四电介质层中；所述第四电介质层上设置有所述第一栅极，所述第一栅极的延伸方向与所述第二读出位线层的延伸方向不同；所述第一栅极上设置有所述第五电介质层；所述第五电介质层上设置有所述参考电压层；

所述第四电介质层的位于所述第二读出位线层上方的区域、所述第一栅极、所述第五电介质层和所述参考电压层上设置有第三通孔；所述第三通孔的四周设置有所述第三沟道层；

所述第三沟道层与所述第一栅极之间设置有所述第四栅极介质层；

所述第三沟道层的内侧四周设置有所述第五栅极介质层；所述第五栅极介质层内侧填充有柱形的所述第二栅极；

所述第二栅极在所述第三通孔顶端与所述第二栅极连接层连接；

所述第二栅极连接层在所述第三通孔的顶端的所述写晶体管的下方与所述写晶体管连接。

5.根据权利要求4所述的存储单元，其特征在于，所述写晶体管包括：

第六电介质层；

第二写入位线层；

第四沟道层；

第六栅极介质层；

第三栅极；以及，

第三栅极连接层；

其中，所述第二栅极连接层上设置有所述第六电介质层；所述第六电介质层嵌入有所述第二写入位线层；所述第二栅极连接层上表面和所述第二写入位线层下表面之间的距离为所述写晶体管结构的栅长；

所述第二栅极连接层的顶部区域、所述第六电介质层和所述第二写入位线层上设置有第四通孔；所述第四通孔内侧四周设置有第四沟道层；所述第四沟道层内侧四周设置有第六栅极介质层；所述第六栅极介质层内侧填充有柱形的第三栅极；

6.一种存储阵列，其特征在于，包括多个按照预设阵列排列的如权利要求1-5任意一项所述的存储单元。

7.根据权利要求6所述的存储阵列，其特征在于，所述存储单元中的读出位线层和写入位线层在所述存储阵列的外围区域共用一条位线。

8.一种存储单元的制作工艺方法，其特征在于，基于如权利要求1-5任意一项所述的存储单元，所述方法包括：

其中，将所述读晶体管的漏极与所述导电层连接；

将所述导电层与参考电压的输出端相连。

9.根据权利要求8所述的存储单元的制作工艺方法，其特征在于，设置导电层，包括：

当所述存储单元还包括衬底时；设置衬底为导电衬底，将所述导电衬底作为所述导电层。

10.根据权利要求9所述的存储单元的制作工艺方法，其特征在于，当所述存储单元还包括衬底时；所述将所述读晶体管设置于所述导电层上，包括：

在所述导电层上设置所述读晶体管包含的第一电介质层；或者，设置所述第一电介质层，将叠加的绝缘衬底和导电层嵌入所述第一电介质层，所述导电层位于所述绝缘衬底上方；

将所述读晶体管包含的第一栅极嵌入所述第一电介质层；

在第一栅极上设置所述读晶体管包含的第二电介质层；

在所述第二电介质层嵌入所述读晶体管包含的第一读出位线层；

在所述第一电介质层、第一栅极、所述第二电介质层和所述第一读出位线层上设置第一通孔；

在所述第一通孔内侧与第一栅极对应的区域设置所述读晶体管包含的第一栅极介质层；

在所述第一通孔内侧四周设置所述读晶体管包含的第一沟道层；

在所述第一沟道层的内侧四周设置所述读晶体管包含的第二栅极介质层；

在所述第二栅极介质层内侧填充所述读晶体管包含的柱形的第二栅极；

将所述第二栅极在所述第一通孔顶端向四周延伸获取所述读晶体管包含的第二栅极连接层；

将所述第二栅极连接层延伸至所述第一通孔的顶端的所述写晶体管的下方与所述写晶体管连接。

11.根据权利要求10所述的存储单元的制作工艺方法，其特征在于，所述将所述写晶体管设置于所述读晶体管之上，包括：

在所述第二栅极连接层上设置所述写晶体管包含的第三电介质层；

在所述第三电介质层嵌入所述写晶体管包含的第一写入位线层；其中，将所述第二栅极连接层上表面和所述第一写入位线层下表面之间的距离作为所述写晶体管的栅长；

在所述第二栅极连接层的顶部区域、所述第三电介质层和所述第一写入位线层上设置所述写晶体管包含的第二通孔；

在所述第二通孔内侧设置所述写晶体管包含的第二沟道层；

在所述第二沟道层内侧设置所述写晶体管包含的第三栅极介质层；

在所述第三栅极介质层内侧填充所述写晶体管包含的柱形的第三栅极；

将所述第三栅极在所述第二通孔顶端向四周延伸获取所述第三栅极连接层；

将所述第二栅极连接层与所述第二沟道层接触连接。

12.根据权利要求9所述的存储单元的制作工艺方法，其特征在于，当所述存储单元不包括衬底时；将所述读晶体管设置于所述导电层上，包括：设置所述读晶体管的结构；

所述设置所述读晶体管的结构，包括：

设置所述读晶体管包含的第四电介质层；

将所述读晶体管包含的第二读出位线层嵌入所述第四电介质层中；

在所述第四电介质层上设置所述读晶体管包含的第一栅极；

在所述第一栅极上设置所述读晶体管包含的第五电介质层；

在所述第五电介质层上设置所述读晶体管包含的参考电压层；

在所述第四电介质层的位于所述第二读出位线层上方的区域、所述第一栅极、所述第五电介质层和所述参考电压层上设置所述读晶体管包含的第三通孔；

在所述第三通孔内侧与所述第一栅极对应的区域设置所述读晶体管包含的第四栅极介质层；

在所述第三通孔内侧的四周设置所述读晶体管包含的第三沟道层；

在所述第三沟道层的内侧四周设置所述读晶体管包含的第五栅极介质层；

在所述第五栅极介质层内侧填充所述读晶体管包含的柱形的第二栅极；

将所述第二栅极在所述第三通孔顶端与所述第二栅极连接层连接；

将所述第二栅极连接层在所述第三通孔的顶端的所述写晶体管的下方与所述写晶体管连接。

13.根据权利要求12所述的存储单元的制作工艺方法，其特征在于，

将所述写晶体管设置于所述读晶体管之上，包括：

在所述第二栅极连接层上设置所述写晶体管包含的第六电介质层；

在所述第六电介质层嵌入所述写晶体管包含的第二写入位线层；其中，将所述第二栅极连接层上表面和所述第二写入位线层下表面之间的距离作为所述写晶体管的栅长；

在所述第二栅极连接层的顶部区域、所述第六电介质层和所述第二写入位线层上设置所述写晶体管包含的第四通孔；

在所述第四通孔内侧四周设置所述写晶体管包含的第四沟道层；

在所述第四沟道层内侧四周设置所述写晶体管包含的第六栅极介质层；

在所述第六栅极介质层内侧填充所述写晶体管包含的柱形的第三栅极；

14.一种存储器，其特征在于，包括多个存储单元：

所述存储单元包括堆叠设置的读晶体管和写晶体管；

所述读晶体管包括第一栅极、第二栅极和第一半导体层；

所述写晶体管包括第三栅极和第二半导体层；

15.根据权利要求14所述的存储器，其特征在于，还包括：

写入位线，与所述第二半导体层接触并设置于所述第二半导体层的远离所述第二栅极的一侧的外侧四周；

读出字线，其一部分为所述第一栅极；

所述读出字线与所述写入位线位于不同的电传导层，且相互间隔；

所述第二半导体层堆叠于所述第二栅极上方，通过所述第二栅极端部的连接层连接所述第二半导体层和所述第二栅极；所述连接层位于所述写入位线和读出字线所在的电传导层之间且相互间隔分布。

16.根据权利要求15所述的存储器，其特征在于，所述第一半导体层分布于所述第二栅极的底部和侧壁；所述存储器还包括：

读出位线，与所述第二栅极侧壁对应的第一半导体层接触，并设置于所述第二栅极侧壁对应的第一半导体层的外侧四周；

参考电极层，位于所述第二栅极靠近衬底的一端，与所述第二栅极的底部对应的第一半导体层接触。

17.根据权利要求15所述的存储器，其特征在于，所述第一半导体层分布于所述第二栅极的底部和侧壁；所述存储器还包括：

读出位线，位于所述第二栅极的底部的一端，并与所述第二栅极的底部对应的第一半导体层接触；

参考电极层，与所述第二栅极侧壁对应的所述第一半导体层接触，并设置于所述第二栅极侧壁对应的第一半导体层的外侧四周。

18.根据权利要求16所述的存储器，其中，所述衬底为导电衬底，所述参考电极层为所述衬底。