JP2009147237A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ゲート電極下で電荷蓄積層が分離した半導体装置と、容易に製造する方法を提供する。
【解決手段】半導体基板１０に設けられた２つの溝部１２と、２つの溝部１２のそれぞれの側面に設けられ、溝部１２の底面で分離された絶縁体からなる電荷蓄積層２４と、２つの溝部１２のそれぞれの底面の半導体基板１０に設けられたビットライン１４と、を具備し、半導体基板１０のうち、２つの溝部１２の一方の側面から２の溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に関し、特に、溝部に絶縁体からなる電荷蓄積層を有する半導体装置およびその製造方法に関する。

近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中の電荷蓄積層に電荷を蓄積するＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ ｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがある。ＳＯＮＯＳ型フラッシュメモリの１つとして、ソースとドレインを入れ替えて対称的に動作させる仮想接地型メモリセルを有するフラッシュメモリが開示されている。これにより、メモリセルに２ビットを記憶することができる。

特許文献１には、溝部の側面に電荷蓄積層が形成され、溝部間の半導体基板上面に不純物領域を有する不揮発性メモリが開示されている特許文献２には、溝部の側面に電荷蓄積層が形成され、溝部の底面および溝部間の半導体基板上面に不純物領域を有する不揮発性メモリが開示されている。
特開２００５−１１６９６４号公報 特開２００５−１３６４２６号公報

特許文献１および特許文献２に記載の不揮発性メモリにおいては、溝部の側面に電荷蓄積層が形成されるため、メモリセルの微細化が可能である。しかしながら、特許文献１に記載の不揮発性メモリにおいては、ビットラインである不純物領域は、その底面でチャネル領域に接する。よって、チャネル領域とビットラインとの間の電界が小さく、書き込み特性および消去特性を向上させることができない。

特許文献２に記載の不揮発性メモリにおいては、溝部の１つの側面に形成された電荷蓄積層に２ビットを記憶するため、電荷蓄積層に蓄積された電荷の干渉が生じてしまう。

本発明は、上記課題に鑑みなされたものであり、書き込み特性および消去特性が良好で、かつ電荷蓄積層に蓄積された電荷の干渉を抑制することが可能な半導体装置とその製造方法を提供することを目的とする。

本発明は、半導体基板に設けられた２つの溝部と、前記２つの溝部のそれぞれの側面に設けられ、前記２つの溝部のそれぞれの底面で分離され絶縁体からなる電荷蓄積層と、前記２つの溝部のそれぞれの底面の前記半導体基板内に設けられたビットラインと、を具備し、前記半導体基板のうち、前記２つの溝部の一方の側面から前記２の溝部の間に設けられた凸部の上面を介し前記２つの溝部の他方の側面にかけてチャネル領域が形成されることを特徴とする半導体装置である。本発明によれば、書き込み動作および消去動作時のビットラインとチャネル領域との界面付近の電界を急峻とし、書き込み特性および消去特性を向上させることができる。さらに、絶縁体からなる電荷蓄積層が溝部底辺で分離しているため、電荷蓄積層に蓄積された電荷の干渉を抑制することができる。

上記構成において、前記ビットラインは、前記２つの溝部のそれぞれの側面から離間して設けられている構成とすることができる。この構成によれば、書き込み特性、消去特性を向上させることができる。

上記構成において、前記２つの溝部のそれぞれの底面において、前記ビットラインは前記分離された電荷蓄積層により画定されている構成とすることができる。この構成によれば、書き込み特性および消去特性のばらつきを抑制することができる。

本発明は、半導体基板に２つの溝部を形成する工程と、前記２つの溝部のそれぞれの側面に、前記２つの溝部のそれぞれの底面で分離され絶縁体からなる電荷蓄積層を形成する工程と、前記２つの溝部のそれぞれの底面の前記半導体基板内にビットラインを形成する工程と、を有し、前記半導体基板のうち、前記２つの溝部の一方の側面から前記２の溝部の間に設けられた凸部の上面を介し前記２つの溝部の他方の側面にかけてチャネル領域が形成されることを特徴とする半導体装置の製造方法である。本発明によれば、書き込み特性および消去特性を向上させることができる。さらに、電荷蓄積層に蓄積された電荷の干渉を抑制することができる。

上記構成において、前記２つの溝部のそれぞれの側面に形成された前記電荷蓄積層の側面に側壁層を形成する工程を有し、前記電荷蓄積層を形成する工程は、前記側壁層をマスクに前記２つの溝部のそれぞれの底面に形成された電荷蓄積層を除去する工程を含む構成とすることができる。この構成によれば、ビットラインを溝部の底面の端から離間して形成することができる。

上記構成において、前記ビットラインを形成する工程は、前記側壁層をマスクに前記ビットラインを形成する工程である構成とすることができる。この構成によれば、電荷蓄積層とビットラインとを自己整合的に形成することができる。

上記構成において、前記２つの溝部を形成する工程は、前記半導体基板上に形成されたマスク層をマスクに前記溝部を形成する工程であり、前記電荷蓄積層を形成する工程は、前記２つの溝部の内面、前記マスク層の側面および上面に電荷蓄積層を形成する工程であり、前記側壁層を形成する工程は、前記２つの溝部の側面および前記マスク層の側面に形成された前記電荷蓄積層の側面に前記側壁層を形成する工程である構成とすることができる。この構成によれば、書き込み特性および消去特性のばらつきを抑制することができる。

上記構成において、前記マスク層を研磨し、前記マスク層を除去する工程を有する構成とすることができる。

上記構成において、前記マスク層は、前記半導体基板上に保護層を介し形成されており、前記マスク層を前記保護膜に対し選択的に除去する工程を有する構成とすることができる。

上記構成において、前記２つの溝部を形成する工程は、前記半導体基板上に形成されたマスク層をマスクに前記２つの溝部を形成する工程であり、前記電荷蓄積層を形成する工程は、前記マスク層を除去した後、前記２つの溝部の内面に前記電荷蓄積層を形成する工程である構成とすることができる。

本発明によれば、書き込み動作および消去動作時のビットラインとチャネル領域との界面付近の電界を急峻とし、書き込み特性および消去特性を向上させることができる。さらに、絶縁体からなる電荷蓄積層が溝部底辺で分離しているため、電荷蓄積層に蓄積された電荷の干渉を抑制することができる。

まず、特許文献１および特許文献２に記載された不揮発性メモリの課題について、図面を参照に説明する。図１は特許文献１に記載された不揮発性メモリの断面図である。図1を参照に、半導体基板１０に溝部１２が設けられている。溝部１２の両側の半導体基板１０の上面には拡散領域からなるビットライン１４が形成されている。溝部１２の両側面にはトンネル絶縁膜２２、電荷蓄積層２４およびトップ絶縁膜２６からなるＯＮＯ膜２０が形成されている。溝部１２内にはゲート電極を兼ねるワードライン１６が形成されている。

溝部１２の両側のビットライン１４間に電圧を印加し、ゲート電極を兼ねるワードライン１６に正電圧を印加すると、図１のように、溝部１２内面の半導体基板１０内にチャネル領域３０が形成される。溝部１２の両側面に形成された電荷蓄積層２４にそれぞれ１ビットを記憶することができる。ビットライン１４はイオン注入法を用いて形成された拡散領域であるため、底面３２においてはイオン注入された不純物のプロファイルが緩慢となる。よって、ビットライン１４とチャンル領域３０との界面付近の電界を高くすることができず、書き込み特性および消去特性を向上させることができない。特許文献１に記載の不揮発性メモリには上記課題が生じる。

図２は特許文献２に記載された不揮発性メモリの断面図である。溝部１２の底面の半導体基板１０にビットライン１４ａ形成され、溝部１２両側の半導体基板１０上面にビットライン１４ｂが形成されている。ビットライン１４ａおよび１４ｂ間に溝部１２の片側面に沿ってチャネル領域３０が形成される。片側面に形成された電荷蓄積層２４は一体として形成されている。このため、１つの電荷蓄積層２４内の２つの領域３４にそれぞれ１ビットを記憶する。よって、２つの領域３４間の電荷蓄積層２４を除去することは難しい。よって、電荷蓄積層２４の２つの領域３４に蓄積された電荷同士が干渉してしまう。特許文献２に記載の不揮発性メモリには上記課題が生じる。

以下、特許文献１および特許文献２の不揮発性メモリの課題を解決する本発明の実施例につき、図面を参照に説明する。

図３は実施例１に係る不揮発性メモリの上面図（ＯＮＯ膜は不図示）であり、図４は図３のＡ−Ａ断面図である。図３を参照に、半導体基板１０内に複数のビットライン１４が延伸している。ビットライン１４に交差し延伸するように、半導体基板１０上に複数のワードライン１６が設けられている。

図４を参照に、ｐ型シリコン半導体基板（または半導体基板内のｐ型領域）１０に２つの溝部１２が設けられている。２つの溝部１２のそれぞれの底面の半導体基板１０内にｎ型拡散領域であるビットライン１４が設けられている。２つの溝部１２のそれぞれの側面には、トンネル絶縁膜２２、電荷蓄積層２４およびトップ絶縁膜２６からなるＯＮＯ膜２０が設けられている。ＯＮＯ膜２０中の電荷蓄積層２４は溝部１２の底面において分離している。溝部１２を埋め込むように、半導体基板１０上にポリシリコン等の導電体からなるワードライン１６が設けられている。ワードライン１６はゲート電極を兼ねている。

２つの溝部１２の底面のビットライン１４間に電圧を印加し、ゲート電極を兼ねるワードライン１６に正電圧を印加すると、半導体基板１０のうち、２つの溝部１２の一方の側面から２つの溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。ビットライン１４の側面はチャネル領域３０と接している。ビットライン１４は上方からのイオン注入により形成されるため、ビットライン１４の側面付近の不純物プロファイルは急峻となる。これにより、書き込み動作および消去動作時のビットライン１４とチャネル領域３０との界面付近の電界は急峻となり、書き込み特性および消去特性が向上する。

また、ＯＮＯ膜２０は溝部１２の底面で分離されている。これにより、分割されたＯＮＯ膜２０に蓄積された電荷間の干渉を抑制することができる。

ビットライン１４は、２つの溝部１２のそれぞれの側面から距離Ｌ離間して設けられている。これにより、ビットライン１４とチャネル領域３０との間の電界を高くすることとができる。よって、書き込み特性、消去特性を向上させることができる。

次に、図５（ａ）から図７（ｂ）を参照に、実施例１に係る不揮発性メモリの製造方法について説明する。図５（ａ）を参照に、シリコン半導体基板１０上に、例えば窒化シリコン膜からなるハードマスク５０を形成する。ハードマスク５０には、溝部１２を形成するための開口部１１が形成されている。

図５（ｂ）を参照に、ハードマスク５０をマスクに半導体基板１０に溝部１２を形成する。溝部１２の深さは例えば１００ｎｍ、幅は例えば６０ｎｍ、溝部１２の間隔は例えば６０ｎｍである。溝部１２の側面はスロープ状に形成されている。図５（ｃ）を参照に、溝部１２の内面、ハードマスク５０の側面および上面を覆うように、例えば酸化シリコン膜からなるトンネル絶縁膜２２および例えば窒化シリコン膜からなる電荷蓄積層２４を形成する。

図６（ａ）を参照に、溝部１２の内面、ハードマスク５０の側面および上面にポリマー膜を形成する。ポリマー膜は、ドライエッチング装置内でエッチングガスを用い形成する。ポリマー膜はＣ、Ｆ、Ｈ等で形成される。ポリマー膜を上方から異方性エッチングする。これにより、２つの溝部１２のそれぞれの側面に形成された電荷蓄積層２４の側面にポリマーからなる側壁層５２が形成される。

図６（ｂ）を参照に、側壁層５２をマスクに、２つの溝部１２のそれぞれの底面に形成された電荷蓄積層２４を除去する。このとき、ハードマスク５０上の電荷蓄積層２４も除去する。側壁層５２をマスクに半導体基板１０内に例えばＡｓ等の不純物をイオン注入し、ビットライン１４を形成する。このとき、ハードマスク５０より溝部１２間の半導体基板１０には不純物はイオン注入されない。これにより、ビットライン１４は、電荷蓄積層２４により画定される。

図６（ｃ）を参照に、溝部１２内をポリマーからなる埋込層５４で埋め込む。ＣＭＰ（Chemical Mechanical Polish)法を用い、２つの溝部１２間の半導体基板１０が露出するように、ハードマスク５０およびポリマーを研磨する。これにより、ハードマスク５０が除去される。また、溝部１２は側壁層５２と埋込層５４とからなる層５６で埋め込まれる。

図７（ａ）を参照に、層５６を除去し、電荷蓄積層２４を覆うように酸化シリコン膜からなるトップ絶縁膜２６を形成する。これにより、溝部１２の側面にはＯＮＯ膜２０が形成される。図７（ｂ）を参照に、トップ絶縁膜２６上に導電性のポリシリコン膜を形成する。所定領域を除去することにより、ビットライン１４に交差するワードライン１６が形成される。その後、層間絶縁膜および配線層等を形成し、実施例１に係る不揮発性メモリが完成する。

実施例１によれば、図６（ａ）のように、２つの溝部１２のそれぞれの側面に形成された電荷蓄積層２４の側面に側壁層５２を形成する。図６（ｂ）のように、側壁層５２をマスクに２つの溝部１２のそれぞれの底面に形成された電荷蓄積層２４を除去する。これにより、ビットライン１４を溝部１２の底面の端から離間して形成することができる。

また、図６（ｂ）のように、側壁層５２をマスクにビットライン１４を形成する。これにより、電荷蓄積層２４とビットライン１４とを自己整合的に形成することができる。

さらに、図５（ｂ）のように、半導体基板１０上にマスク層として形成されたハードマスク５０をマスクに溝部１２を形成する。図５（ｃ）のように、溝部１２の内面、ハードマスク５０の側面および上面に電荷蓄積層２４を形成する。図６（ａ）のように、溝部１２の側面およびハードマスク５０の側面に形成された電荷蓄積層２４の側面に側壁層５２を形成する。図６（ｂ）のように、電荷蓄積層２４の分離およびビットライン１４の形成は側壁層５２をマスクに実施される。これにより、電荷蓄積層２４の分離およびビットライン１４の形成を溝部１２と自己整合的に行うことができる。ビットライン１４と電荷蓄積層２４との位置関係は、書き込み特性および消去特性に影響する。よって、実施例１によれば、２つの溝部１２のそれぞれの底面において、ビットライン１４は電荷蓄積層２４により画定される。これにより、書き込み特性および消去特性のばらつきを抑制することができる。

実施例２は、実施例１に係る不揮発性メモリを製造する別の例である。図８（ａ）から図９（ｃ）を用い、実施例２に係る不揮発性メモリの製造方法について説明する。図８（ａ）を参照に、半導体基板１０上に開口部を有する酸化シリコン膜からなる保護層５８およびハードマスク５０を形成する。ハードマスク５０をマスクに半導体基板１０に溝部１２を形成する。

図８（ｂ）を参照に、溝部１２の内面に熱酸化法等の直接酸化法を用い酸化シリコン膜からなるトンネル絶縁膜２２を形成する。ハードマスク５０は窒化シリコン膜からなるため、ハードマスク５０の表面には酸化シリコン膜はほとんど形成されない。溝部１２の内面のトンネル絶縁膜２２、ハードマスク５０の側面および上面を覆うように、電荷蓄積層２４を形成する。

図８（ｃ）を参照に、実施例１の図６（ｂ）と同じ工程を行い、溝部１２の底面の電荷蓄積層２４を分離する。また、溝部１２の底面の半導体基板１０内にビットライン１４を形成する。

図９（ａ）を参照に、溝部１２内をポリマーからなる埋込層５４で埋め込む。これにより、側壁層５２と埋込層５４とからポリマーからからなる層５６が形成される。

図９（ｂ）を参照に、ハードマスク５０を除去する。ハードマスク５０と電荷蓄積層２４とは同じ材料からなるため、層５６の側面に形成された電荷蓄積層２４も除去される。

図９（ｃ）を参照に、層５６を除去する。溝部１２の側面に形成された電荷蓄積層２４、溝部１２底面のトンネル絶縁膜２２および溝部１２間の半導体基板１０を覆うようにトップ絶縁膜２６を形成する。その後、実施例１の図７（ｂ）と同じ工程を行うことにより、実施例２に係る製造工程が終了する。

実施例１および実施例２のように、側壁層５２は、電荷蓄積層２４とは異なる材料であるポリマーからなることが好ましい。これにより、実施例１の図７（ａ）や実施例２の図９（ｃ）のように、電荷蓄積層２４に対し選択的に層５６を除去することができる。よって、電荷蓄積層２４に導入されるダメージを抑制することができる。

ハードマスク５０の除去は、実施例１の図６（ｃ）のように、ＣＭＰ法を用いてもよいし、実施例２の図９（ｂ）のように、エッチングを用いてもよい。

実施例１においては、図６（ｃ）のように、ハードマスク５０を研磨し除去するため、簡単にハードマスク５０を除去することができる。しかしながら、研磨の際に、チャネル領域となる半導体基板１０にダメージが導入される。一方、実施例２においては、図８（ａ）のように、ハードマスク５０が半導体基板１０上に保護層５８を介し形成されている。図９（ｂ）のように、ハードマスク５０を保護層５８に対し選択的に除去している。このように、保護層５８が半導体基板１０の上面を保護するため、チャネル領域に導入されるダメージを抑制することができる。

実施例３は、ビットラインの形成を電荷蓄積層の形成の前に行う例である。図１０（ａ）から図１１（ｂ）を用い、実施例３に係る不揮発性メモリの製造方法について説明する。図１０（ａ）を参照に、実施例２の図８（ａ）と同じ工程を行う。図１０（ｂ）を参照に、溝部１２の側面およびハードマスク５０の側面にポリマーからなる側壁層６０を形成する。側壁層６０およびハードマスク５０をマスクに、溝部１２の底面にビットライン１４を形成する。

図１０（ｃ）を参照に、側壁層６０およびハードマスク５０を除去する。このとき、保護層５８により半導体基板１０表面が保護される。溝部１２の内面および溝部１２間の半導体基板１０上にトンネル絶縁膜２２および電荷蓄積層２４を形成する。溝部１２の側面の電荷蓄積層２４に接するようにポリマーからなる側壁層５２を形成する。

図１１（ａ）を参照に、側壁層５２をマスクに溝部１２の底面に形成された電荷蓄積層２４および溝部１２間の半導体基板１０上に形成された電荷蓄積層２４を除去する。

図１１（ｂ）を参照に、側壁層５２を除去する。トップ絶縁膜２６を形成する。その後、実施例１の図７（ｂ）と同じ工程を行う。以上により、実施例３に係る不揮発性メモリの製造工程が完了する。

実施例２においては、図８（ｂ）のように、ハードマスク５０の側面に窒化シリコン膜からなる電荷蓄積層２４が形成される。図９（ｂ）を参照に、ハードマスク５０および電荷蓄積層２４をドライエッチングする際、ハードマスク５０の側面がテーパ状になっていると、ポリマーからからなる層５６の上面形状がフレア形状になってしまう。これにより、電荷蓄積層２４の糸状の残膜が残存し易くなり、図９（ｃ）のようにポリマーからからなる層５６を除去した後に糸状の残膜が発生してしまう。実施例３によれば、図１０（ｃ）のように、ハードマスク５０を除去した後、溝部１２の内面に電荷蓄積層２４を形成する。これにより、糸状の残膜の発生を抑制することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は、課題を説明するための断面図（その１）である。 図２は、課題を説明するための断面図（その２）である。 図３は、実施例１に係る不揮発性メモリの上面図である。 図４は、図３のＡ−Ａ断面図である。 図５（ａ）から図５（ｃ）は、実施例１に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その１）である。 図６（ａ）から図６（ｃ）は、実施例１に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その２）である。 図７（ａ）および図７（ｂ）は、実施例１に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その３）である。 図８（ａ）から図８（ｃ）は、実施例２に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その１）である。 図９（ａ）から図９（ｃ）は、実施例２に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その２）である。 図１０（ａ）から図１０（ｃ）は、実施例３に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その１）である。 図１１（ａ）および図１１（ｂ）は、実施例３に係る不揮発性メモリの製造工程を示す図であり、図３のＡ−Ａ断面に相当する断面図（その２）である。

符号の説明

１０ 半導体基板
１２ 溝部
１３ 凸部
１４ ビットライン
１６ ワードライン
２０ ＯＮＯ膜
２２ トンネル絶縁膜
２４ 電荷蓄積層
２６ トップ絶縁膜
５０ マスク層
５２ 側壁層
５８ 保護層

Claims (10)

1. 半導体基板に設けられた２つの溝部と、
   前記２つの溝部のそれぞれの側面に設けられ、前記２つの溝部のそれぞれの底面で分離され絶縁体からなる電荷蓄積層と、
   前記２つの溝部のそれぞれの底面の前記半導体基板内に設けられたビットラインと、を具備し、
   前記半導体基板のうち、前記２つの溝部の一方の側面から前記２の溝部の間に設けられた凸部の上面を介し前記２つの溝部の他方の側面にかけてチャネル領域が形成されることを特徴とする半導体装置。
2. 前記ビットラインは、前記２つの溝部のそれぞれの側面から離間して設けられていることを特徴とする請求項１記載の半導体装置。
3. 前記２つの溝部のそれぞれの底面において、前記ビットラインは前記分離された電荷蓄積層により画定されていることを特徴とする請求項１または２記載の半導体装置。
4. 半導体基板に２つの溝部を形成する工程と、
   前記２つの溝部のそれぞれの側面に、前記２つの溝部のそれぞれの底面で分離され絶縁体からなる電荷蓄積層を形成する工程と、
   前記２つの溝部のそれぞれの底面の前記半導体基板内にビットラインを形成する工程と、を有し、
   前記半導体基板のうち、前記２つの溝部の一方の側面から前記２の溝部の間に設けられた凸部の上面を介し前記２つの溝部の他方の側面にかけてチャネル領域が形成されることを特徴とする半導体装置の製造方法。
5. 前記２つの溝部のそれぞれの側面に形成された前記電荷蓄積層の側面に側壁層を形成する工程を有し、
   前記電荷蓄積層を形成する工程は、前記側壁層をマスクに前記２つの溝部のそれぞれの底面に形成された電荷蓄積層を除去する工程を含むことを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記ビットラインを形成する工程は、前記側壁層をマスクに前記ビットラインを形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。
7. 前記２つの溝部を形成する工程は、前記半導体基板上に形成されたマスク層をマスクに前記溝部を形成する工程であり、
   前記電荷蓄積層を形成する工程は、前記２つの溝部の内面、前記マスク層の側面および上面に電荷蓄積層を形成する工程であり、
   前記側壁層を形成する工程は、前記２つの溝部の側面および前記マスク層の側面に形成された前記電荷蓄積層の側面に前記側壁層を形成する工程であることを特徴とする請求項５または６記載の半導体装置の製造方法。
8. 前記マスク層を研磨し、前記マスク層を除去する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記マスク層は、前記半導体基板上に保護層を介し形成されており、
   前記マスク層を前記保護膜に対し選択的に除去する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
10. 前記２つの溝部を形成する工程は、前記半導体基板上に形成されたマスク層をマスクに前記２つの溝部を形成する工程であり、
    前記電荷蓄積層を形成する工程は、前記マスク層を除去した後、前記２つの溝部の内面に前記電荷蓄積層を形成する工程であることを特徴とする請求項５記載の半導体装置の製造方法。

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