KR20110121930A - 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법 - Google Patents

3차원 구조의 비휘발성 메모리 장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법에 관한 것으로, 복수회 교번 적층된 채널막 및 층간절연막을 포함하는 채널구조물; 상기 채널구조물 양측에서 복수의 상기 채널막과 각각 연결된 채널콘택; 상기 채널콘택 상부를 가로지르고, 저저항 물질을 포함하는 선택라인; 및 상기 선택라인에 매립되어 상기 채널콘택과 연결된 선택트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 장치를 제공하며, 본 발명에 따르면, 선택라인의 신호전달특성을 향상시킴과 동시에 선택트랜지스터의 요구 면적을 감소시켜 메모리 장치의 집적도를 향상시킬 수 있다.

Description

3차원 구조의 비휘발성 메모리 장치 및 그 제조방법{3D-NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히, 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 최근 기판상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치 집적도 향상이 한계에 도달함에 따라, 기판으로부터 수직으로 메모리셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되고 있다.
도 1a 및 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 사시도이다.
도 1a에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 장치는 제1방향(I-I')으로 평행하게 확장된 복수의 채널구조물(C), 채널구조물(C)의 측벽을 따라 적층된 복수의 메모리셀(MC) 및 제2방향(II-II')으로 배열된 메모리셀(MC)들의 게이트전극에 연결된 워드라인(WL)을 구비한다.
채널구조물(C)은 기판(10)상에 교대로 적층된 복수의 층간절연막(11) 및 복수의 채널막(12)을 포함하며, 채널구조물(C)의 측벽을 따라 복수의 메모리셀(MC)들이 적층된다. 메모리셀(MC)은 채널막(12)상에 차례로 적층된 메모리막과 게이트전극(14)을 포함한다. 이때, 메모리막은 채널막(12) 상에 터널절연막(13A), 전하트랩막(13B) 및 전하차단막(13C)이 순차적으로 적층된 적층막이다.
도 1b에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 장치는 복수의 드레인선택라인(DSL_0~DSL_X), 드레인콘택플러그(DCT_0~DCT_X) 및 비트라인(BL)을 구비한다. 이하, 종래기술에 따른 드레인선택라인(DSL_0~DSL_X), 드레인콘택플러그(DCT_0~DCT_X) 및 비트라인(BL) 형성방법에 대해 설명한다.
먼저, 채널구조물(C)의 드레인선택트랜지스터영역을 계단형으로 식각하여 복수의 채널막(12)을 각각 노출시킨 후, 노출된 채널막(12)상에 게이트절연막(15)을 형성한다. 이어서, 게이트절연막(15) 상에 게이트전극용 도전막을 각각 형성하여 드레인선택트랜지스터를 형성한 후, 제2방향으로 배열되는 드레인선택트랜지스터를 연결시키면서, 제2방향으로 평행하게 확장되는 복수의 드레인선택라인(DSL_0~DSL_X)을 형성한다.
이로써, 복수의 채널막(12) 상에 평판형의 드레인선택트랜지스터가 각각 형성되며, 동일한 층의 채널막(12) 상에 형성되어 제2방향으로 배열되는 드레인선택 트랜지스터들이 드레인선택라인(DSL_0~DSL_X)에 의해 연결된다.
이어서, 결과물의 전체 구조상에 절연막(미도시됨)을 형성한 후, 복수의 채널막(12) 표면을 각각 노출시키는 드레인 콘택홀을 형성한 후, 드레인 콘택홀 내에 도전막을 매립하여 복수의 채널막(12)에 각각 연결된 드레인콘택플러그(DCT_0~DCT_X)를 형성한다. 이어서, 제1방향으로 배열되는 드레인콘택플러그(DCT_0~DCT_X)들과 연결되면서, 제1방향으로 평행하게 확장되는 복수의 비트라인(BL)을 형성한다.
그러나, 상술한 종래기술에 따르면 채널구조물(C)을 계단형으로 패터닝하여 복수의 채널막(12)을 노출시킨 후 노출된 채널막(12)마다 평판형의 드레인선택트랜지스터를 형성하기 때문에, 평판형의 드레인선택트랜지스터를 형성하기 위해 상당한 면적이 요구된다. 따라서, 채널막(12)의 적층 수를 증가시키더라도 그에 따라 드레인 선택 트랜지스터를 위한 요구 면적이 증가하기 때문에 메모리 장치의 집적도를 향상시키는데 한계가 있다. 뿐만 아니라, 평판형의 드레인 선택 트랜지스터를 형성하는 경우, 누설전류가 발생할 확률이 높기 때문에 메모리 장치의 특성이 저하된다.
또한, 종래기술은 드레인선택트랜지스터의 게이트전극으로 드레인선택라인(DSL_0~DSL_X)을 사용하고, 게이트절연막(15)과의 접합특성을 고려하여 드레인선택라인(DSL_0~DSL_X)을 폴리실리콘막으로 형성한다. 여기서, 메모리 장치의 신호전달 특성을 향상시키기 위해서는 드레인선택라인(DSL_0~DSL_X)의 저항을 감소시켜야만 한다. 하지만, 폴리실리콘막으로 이루어진 드레인선택라인(DSL_0~DSL_X)은 저항을 감소시키는데 한계가 있다. 참고로, 드레인선택라인(DSL_0~DSL_X)의 저항을 감소시키기 위해 드레인선택라인(DSL_0~DSL_X)을 금속막 또는 금속실리사이드막과 같은 저저항 금속성막으로 형성하면, 드레인선택트랜지스터의 게이트절연막(15)과 금속성이 직접 맞닿는 문제가 발생하여 드레인선택트랜지스터의 오동작을 유발하는 문제점이 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 선택트랜지스터를 위한 요구 면적을 감소시킬 수 있는 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 누설전류 발생을 억제할 수 있는 선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 선택라인의 저항을 감소시킴과 동시에 선택라인과 연결된 선택트랜지스터의 오동작을 방지할 수 있는 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 복수회 교번 적층된 채널막 및 층간절연막을 포함하는 채널구조물; 상기 채널구조물 양측에서 복수의 상기 채널막과 각각 연결된 채널콘택; 상기 채널콘택 상부를 가로지르고, 저저항 물질을 포함하는 선택라인; 및 상기 선택라인에 매립되어 상기 채널콘택과 연결된 선택트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 장치를 제공한다.
상기 선택트랜지스터는 게이트 올 어라운드 구조를 가질 수 있다. 구체적으로, 상기 선택 트랜지스터는 상기 채널콘택과 수직으로 연결된 필라형 채널; 상기 필라형 채널을 감싸는 게이트절연막; 상기 게이트절연막을 감싸고, 실리콘막을 포함하는 게이트전극; 및 상기 게이트전극을 감싸고, 금속성막을 포함하는 선택라인을 포함할 수 있다. 이때, 상기 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 선택라인은 드레인선택라인을 포함할 수 있다.
또한, 본 발명은 상기 선택라인 상부에 형성되어 상기 선택트랜지스터를 통해 상기 채널콘택과 연결되고, 상기 선택라인과 교차하는 비트라인을 더 포함할 수 있다. 이때, 상기 비트라인은 상기 채널구조물과 동일한 방향으로 연장되는 3차원 구조의 비휘발성 메모리 장치.
상기 선택라인은 단일층으로 형성되어 상기 선택트랜지스터를 통해 복수의 상기 채널콘택과 각각 연결된 구조를 가질 수 있다.
또한, 상기 선택라인은 복수 층으로 형성될 수도 있다. 일례로, 상기 선택라인은 복수의 상기 채널콘택 중 일부 채널콘택과 각각 연결된 1차 선택라인; 및 상기 1차 선택라인과 다른 층에서 상기 1차 선택라인과 엇갈리게 배열되어 복수의 상기 채널콘택 중 나머지 채널콘택과 각각 연결된 2차 선택라인을 포함할 수 있다. 또 다른 일례로, 상기 선택라인은 복수의 상기 채널콘택 중 적어도 두 개의 인접한 채널콘택과 연결된 1차 선택 라인; 및 상기 1차 선택라인과 다른 층에서 복수의 상기 채널콘택 중 적어도 두 개의 인접한 채널콘택과 연결되되, 상기 1차 선택라인과 일부 채널콘택을 공유하도록 형성된 2차 선택라인을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 복수회 교번 적층된 채널막 및 층간절연막을 포함하는 채널구조물과 상기 채널구조물을 덮는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 관통하여 상기 채널구조물 양측에서 복수의 상기 채널막과 각각 연결되는 채널콘택을 형성하는 단계; 및 상기 채널콘택 상부를 가로지르고, 저저항 물질을 포함하는 선택라인과 상기 선택라인에 매립되어 상기 채널콘택과 연결된 선택트랜지스터를 형성하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법을 제공한다.
일례로, 상기 선택라인 및 상기 선택트랜지스터를 형성하는 단계는, 상기 채널콘택 상부를 가로지르고, 금속성막을 포함하는 선택라인을 형성하는 단계; 및 상기 선택라인에 매립되고, 상기 채널콘택과 연결된 게이트 올 어라운드 구조의 선택트랜지스터를 형성하는 단계를 포함할 수 있다.
여기서, 본 발명은 상기 선택라인을 형성하기 이전에 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 선택라인을 형성한 이후에 상기 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 및 상기 선택트랜지스터를 형성한 이후에 상기 제3층간절연막 상에 상기 선택트랜지스터와 연결되고, 상기 선택라인과 교차하는 비트라인을 형성하는 단계를 더 포함할 수 있다.
상기 선택라인을 형성하는 단계는 상기 제2층간절연막 상에 선택라인용 도전막을 형성하는 단계; 및 상기 채널콘택 상부를 덮도록 상기 선택라인용 도전막을 식각하는 단계를 포함할 수 있다.
상기 선택트랜지스터를 형성하는 단계는, 상기 제3층간절연막 및 상기 선택라인을 식각하여 홀을 형성하는 단계; 상기 홀의 측벽에 실리콘막을 포함하는 게이트전극을 형성하는 단계; 상기 채널콘택이 노출되도록 상기 홀 저면 아래의 상기 제2층간절연막을 식각하여 상기 홀을 확장시키는 단계; 확장된 상기 홀의 측벽에 게이트절연막을 형성하는 단계; 및 나머지 상기 홀을 매립하는 필라형 채널을 형성하는 단계를 포함할 수 있다. 이때, 상기 홀의 외측벽을 상기 선택라인이 감싸도록 형성할 수 있다.
또 다른 일례로, 상기 선택라인 및 상기 선택트랜지스터를 형성하는 단계는, 상기 제1층간절연막 상에 상기 채널콘택과 연결된 게이트 올 어라운드 구조의 선택트랜지스터를 형성하는 단계; 및 상기 제1층간절연막 상에 인접한 상기 선택트랜지스터를 연결하고, 금속성막을 포함하는 선택라인을 형성하는 단계를 포함할 수 있다.
여기서, 본 발명은 상기 선택라인 상부에 상기 선택라인과 교차하고, 상기 선택트랜지스터를 통해 상기 채널콘택과 연결되는 비트라인을 형성하는 단계를 더 포함할 수 있다.
상기 선택트랜지스터를 형성하는 단계는, 상기 제1층간절연막을 일부 리세스하여 상기 제1층간절연막 위로 상기 채널콘택을 일부 돌출시키는 단계; 돌출된 상기 채널콘택을 감싸도록 게이트절연막을 형성하는 단계; 및 돌출된 상기 채널콘택의 측벽을 감싸도록 상기 게이트절연막 상에 실리콘막을 포함하는 게이트전극을 형성하는 단계를 포함할 수 있다.
상기 선택라인을 형성하는 단계는, 상기 제1층간절연막 상에 선택라인용 도전막을 형성하는 단계; 상기 게이트전극의 상부면보다 낮은 상부면을 갖도록 상기 선택라인용 도전막을 전면식각하는 단계; 및 상기 게이트전극을 감싸고, 인접한 상기 상기 게이트전극 사이를 연결하도록 상기 선택라인용 도전막을 패터닝하는 단계를 포함할 수 있다.
상기 선택라인은 드레인선택라인을 포함할 수 있고, 상기 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 선택트랜지스터가 게이트 올 어라운드 구조를 가짐으로써, 평판형의 선택트랜지스터에 비해 누설전류의 발생을 감소시킬 수 있는 효과가 있다. 아울러, 선택트랜지스터의 오프 특성을 개선할 수 있는 효과가 있다. 아울러, 선택트랜지스터를 위한 요구 면적을 감소시킬 수 있으며, 이를 통해 메모리 장치의 집적도를 증가시킬 수 있는 효과가 ㅇ있다.
또한, 본 발명은 복수의 선택라인 및 선택트랜지스터가 동일한 층에 배치됨으로써, 이들을 형성하기 위한 공정의 난이도를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 선택라인을 저저항 금속성막으로 형성함에 따라 선택라인의 신호전달 특성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 필라형 채널을 감싸는 게이트절연막을 실리콘막으로 이루어진 게이트전극이 감싸고, 금속성막으로 이루어진 선택라인은 게이트전극을 감싸는 구조를 가짐으로써, 게이트절연막과 금속성막으로 이루어진 선택라인 간의 직접 접촉에 따른 선택트랜지스터의 오동작을 방지할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 사시도.
도 2a는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 레이아웃.
도 2b는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치 셀 어레이 일부를 나타내는 회로도.
도 2c는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 사시도.
도 2d는 본 발명의 제1실시예에 따른 드레인선택라인 및 드레인선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도.
도 2e는 본 발명의 제2실시예에 따른 드레인선택라인 및 드레인선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도.
도 2f는 본 발명의 제3실시예에 따른 드레인선택라인 및 드레인선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조방법을 도시한 공정단면도.
도 4a 내지 도 4e는 본 발명의 다른 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 선택트랜지스터를 위한 요구 면적을 감소시키고, 선택트랜지스터의 누설전류 발생을 억제하며, 선택라인의 저항을 감소시킴과 동시에 선택라인과 연결된 선택트랜지스터의 오동작을 방지할 수 있는 3차원 구조의 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
이를 위해, 본 발명은 선택트랜지스터를 위한 요구 면적 감소 및 선택트랜지스터의 누설전류 발생을 억제하기 위해 선택트랜지스터가 게이트 올 어라운드(Gate All Around;GAA)를 갖도록 형성하는 것을 특징으로 한다. 또한, 본 발명은 선택라인의 저항을 감소시키기 위해 선택라인은 저저항 금속성막으로 형성하는 것을 다른 특징으로 한다. 또한, 본 발명은 선택라인을 저저항 금속성막으로 형성함에 따라 유발되는 선택트랜지스터의 오동작을 방지하기 위해 선택트랜지스터의 게이트절연막과 선택라인 사이에 실리콘막으로 이루어진 게이트전극을 삽입하여 선택라인과 게이트절연막 사이의 직접 접촉을 방지하는 것을 또 다른 특징으로 한다.
이하, 본 발명의 실시예들을 통해 상술한 본 발명의 기술적 특징에 대하여 보다 구체적으로 설명한다.
도 2a는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 레이아웃이다.
도 2a에 도시된 바와 같이, 기판상에는 제1방향(I-I')으로 평행하게 확장되는 복수의 비트라인(BL)이 구비되고, 상기 제1방향과 교차하는 제2방향(II-II')으로 평행하게 확장되는 다수의 워드라인(WL)이 구비된다.
비트라인(BL)은 데이터를 입출력하기 위한 것이다. 본 도면에는 나타나지 않았으나, 하나의 비트라인(BL)에 대해 복수의 스트링(ST_0~ST_X)이 적층되어 연결된다. 또한, 복수의 비트라인(BL)에 연결된 복수의 스트링(ST)들은 소스라인(SL)에 병렬 연결되어 메모리 블록(MB)을 구성한다.
워드라인(WL)은 메모리셀을 선택하여 활성화하기 위한 것이다. 본 도면에는 나타나지 않았으나, 하나의 워드라인(WL)에 대해 복수의 페이지(PAGE_0~PAGE_X)가 적층되어 연결된다. 또한, 채널 콘택을 통해 복수의 채널막과 각각 연결된 드레인선택라인(DSL_0~DSL_N)에 의해 원하는 페이지(PAGE)가 선택된다.
여기서, 복수의 비트라인(BL)들은 페이지 버퍼(PB)에 연결되며, 페이지 버퍼(PB)는 입력된 어드레스를 디코딩하여 해당 비트라인(BL)을 제어한다. 또한, 복수의 워드라인(WL)들은 X-디코더(X-decoder)로 연결되며, X-디코더는 입력된 어드레스를 디코딩하여 해당 워드라인(WL)을 제어한다.
또한, 기판상에는 제2방향으로 평행하게 확장되는 복수의 소스선택라인(SSL)이 구비되며, 소스선택라인(SSL) 사이의 접합 영역에는 소스라인(SL)이 구비된다.
또한, 기판상에는 제2방향으로 평행하게 확장되는 복수의 드레인선택라인(DSL_0~DSL_N)이 구비된다. 본 발명에 따르면, 복수층의 채널막과 각각 연결되는 복수의 채널 콘택이 구비되고, 채널 콘택에 의해 복수층의 채널막과 드레인선택라인(DSL_0~DSL_N)이 연결된다.
본 도면에서는 각각의 채널막마다 각각 복수의 드레인선택라인(DSL_0~DSL_N)이 구비되는 경우에 대해 도시되어 있는데, 이는 일실시예에 불과하며 본 발명이 이에 한정되는 것은 아니다. 이 밖에도, 하나의 드레인선택라인(DSL)이 복수의 채널 콘택과 연결되는것 또한 가능하다. 즉, 하나의 드레인선택라인(DSL)이 복수의 채널 콘택을 통해 복수층의 채널막과 연결되는 것 또한 가능하다.
여기서, 복수의 드레인선택라인(DSL_0~DSL_N)들은 Z-디코더(Z-DECODER)로 연결되며, Z-디코더는 입력된 어드레스를 디코딩하여 해당 드레인선택라인(DSL)을 제어한다.
도 2b는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치 셀 어레이 일부를 나타내는 회로도이다. 단, 설명의 편의를 위하여, 하나의 비트라인(BL)에 연결된 복수의 스트링(ST)을 중심으로 도시하였다.
도 2b에 도시된 바와 같이, 하나의 비트라인(BL)에 대하여 복수의 스트링(ST_0~ST_X)이 연결된다. 또한, 복수의 스트링(ST_0~ST_X)들은 각각 복수의 채널 콘택에 의해 복수의 드레인선택라인(DSL_0~DSL_N)과 연결된다.
따라서, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인선택라인(DSL)은 활성화하고, 그 외의 드레인선택라인(DSL)은 비활성화함으로써, 원하는 페이지(PAGE)를 선택할 수 있다.
메모리셀(MC)은 채널 구조물(C)을 중심으로 양 측벽에 게이트전극을 구비하는 더블 게이트(Dual Gate) 구조를 갖는다.
도 2c는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치를 도시한 사시도이다.
도 2c에 도시된 바와 같이, 제1방향(I-I')으로 평행하게 확장되는 복수의 채널구조물(C) 및 채널구조물(C)의 측벽을 따라 적층된 복수의 메모리셀(MC)을 구비하며, 제1방향(I-I')으로 평행하게 확장되는 복수의 비트라인(BL)을 구비한다.
여기서, 채널구조물(C)은 기판(20)상에 교대로 적층된 복수의 채널막(22) 및 층간절연막(21)으로 이루어지며, 적층된 채널막(22)의 갯수에 따라 비트라인(BL)을 공유하는 스트링(ST)의 갯수가 결정된다.
채널구조물(C)의 일측 끝단은 복수의 채널막(22)과 각각 연결되는 복수의 채널 콘택을 형성하기 위해 복수의 채널막(22)이 각각 노출되도록 패터닝 될 수 있다. 본 도면에서는 일 예로서, 채널구조물(C)의 일측 끝단이 계단형으로 패터닝된 경우에 대해 도시하고 있다.
복수의 메모리셀(MC)들은 워드라인(WL_0~WL_N)과 채널막(22) 사이에 개재되고, 터널절연막, 전하트랩막 및 전하차단막이 적층된 구조의 메모리막(23)을 포함하며, 채널구조물(C)의 측벽을 따라 적층되어 제1방향 및 제2방향으로 배열된다. 여기서, 제1방향으로 배열되어 채널막(22)을 공유하는 동일한 층의 복수의 메모리셀(MC)들은 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되어 스트링(ST) 구조를 형성하게 된다.
또한, 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치는 제2방향(II-II')으로 평행하게 확장되는 복수의 워드라인(WL_0~WL_N), 소스선택라인(SSL) 및 소스라인(SL)을 구비한다.
워드라인(WL)을 공유하는 복수의 메모리셀(MC)들 중에서도 동일한 층에 형성된 메모리셀(MC)들은 하나의 페이지(PAGE)를 구성하게 된다. 즉, 하나의 워드라인(WL)은 복수의 페이지(PAGE_0~PAGE_X)에 연결되며, 읽기/쓰기 동작시, 드레인선택라인(DSL_0~DSL_N)의 온/오프에 의해 원하는 페이지(PAGE)를 선택하게 된다.
물론, 동일한 층에 형성된 메모리셀(MC)일지라도, 연결된 비트라인에 따라 페이지(PAGE)가 구분될 수 있으며, 이븐 비트라인(even BL)에 연결된 페이지(PAGE)는 이븐 페이지(even PAGE)로 동작하고, 오드 비트라인(odd BL)에 연결된 페이지(PAGE)는 오드 페이지(odd PAGE)로 동작할 수 있다. 단, 본 명세서에서는 설명의 편의를 위하여 이븐 페이지(even PAGE)와 오드 페이지(odd PAGE)를 구분하여 도시하지는 않았다.
소스선택라인(SSL)은 메모리셀(MC) 및 워드라인(WL_0~WL_N) 형성시 함께 형성될 수 있다. 물론, 소스선택라인(SSL)은 워드라인(WL_0~WL_N)과 채널막(22) 사이에 게이트절연막(24)이 개재된다.
소스라인(SL)은 소스선택라인(SSL)들 사이의 소스라인 예정 영역을 식각하여 트렌치를 형성한 후, 트렌치 내에 도전막을 매립하여 형성될 수 있다.
또한, 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치는 제2방향(II-II')으로 평행하게 확장되는 복수의 드레인선택라인(DSL_0~DSL_N)을 구비한다.
복수의 드레인선택라인(DSL_0~DSL_N)은 채널 콘택을 통해 복수의 채널막으로 연결된다. 특히, 제2방향(II-II')으로 배열된 드레인선택라인(DSL_0~DSL_N)내에 게이트 올 어라운드(Gate All Around;GAA) 구조의 드레인 선택 트랜지스터가 매립되어 채널 콘택과 연결된다. 이와 같이, 게이트 올 어라운드 구조의 드레인 선택 트랜지스터를 형성함으로써, 종래의 평판형 구조의 드레인 선택 트랜지스터를 형성하는 경우에 비해 메모리 장치의 집적도를 향상시킬 수 있다.
본 도면에서는 복수의 드레인선택라인(DSL_0~DSL_N)이 단일층으로 형성되어 복수의 채널막으로 각각 연결되는 경우에 대해 도시되고 있으나, 이밖에도 복수의 드레인선택라인(DSL_0~DSL_N)이 복수층으로 형성되거나, 하나의 드레인선택라인(DSL)이 복수의 채널막과 연결되는 것 또한 가능하다.
이하에서는 도 2a 내지 도 2c에서 상술한 내용을 바탕으로 본 발명의 드레인선택라인 및 드레인선택트랜지터에 대하여 도 2d 내지 도 2f를 참조하여 구체적으로 설명한다. 여기서, 도 2d 내지 도 2f는 도 2c에 도시된 제1방향(I-I') 단면으로 설명의 편의를 위해 드레인선택라인 및 드레인선택트랜지스터를 중심으로 도시하였으며, 메모리 셀등은 간략히 도시하였다.
도 2d는 본 발명의 제1실시예에 따른 드레인선택라인 및 드레인선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도이다.
도 2d에 도시된 바와 같이, 본 발명의 제1실시예에 따른 메모리 장치는 기판(30)상에 복수회 교번 적층된 채널막(32) 및 층간절연막(31)을 포함한 복수의 채널구조물(C), 기판(30) 상에 형성되어 복수의 채널구조물(C)을 덮는 제1층간절연막(33), 제1층간절연막(33)을 관통하여 복수의 채널구조물(C) 양측에서 복수의 채널막(32)과 각각 연결된 복수의 채널콘택(34), 복수의 채널콘택(34) 상부를 가로지르고 저저항 물질 예컨대, 금속성막을 포함하는 드레인선택라인(36), 드레인선택라인(36)을 관통하여 채널콘택(34)과 연결되고, 게이트 올 어라운드 구조를 갖는 드레인선택트랜지스터(DST)를 포함한다. 여기서, 저저항 물질 예컨대, 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 포함한다.
또한, 제1층간절연막(33) 상에 형성되어 복수의 드레인선택라인(36)과 드레인선택트랜지스터(DST)를 덮는 제2층간절연막(35) 및 드레인선택라인(36) 상부 즉, 제2층간절연막(35) 상에 형성되어 드레인선택라인(36)과 교차하고, 드레인선택트랜지스터(DST)와 연결된 비트라인(BL)을 더 포함한다.
게이트 올 어라운드 구조를 갖는 드레인선택트랜지스터(DST)는 채널콘택(34)에 수직으로 연결된 필라형(pillar type) 채널(39), 필라형 채널(39)을 감싸는 게이트절연막(38), 게이트절연막(38)을 감싸는 게이트전극(37) 및 게이트전극을 감싸는 드레인선택라인(36)을 포함한다. 이때, 게이트전극(37)은 금속성막으로 이루어진 드레인선택라인(36)과 게이트절연막(38)이 직접 접하는 것을 방지하고, 이들간 접촉특성을 양호하게 하기 위해 실리콘막으로 형성하는 것이 바람직하다. 예컨대, 실리콘막으로는 폴리실리콘막을 사용할 수 있다.
여기서, 금속성막을 포함하는 드레인선택라인(36)은 배선으로 작용함과 동시에 게이트전극(37)과 접하는 영역에서 드레인선택트랜지스터(DST)의 또 다른 게이트전극으로 작용한다. 이때, 금속성막은 실리콘막보다 저항이 낮기 때문에 드레인선택라인(36)으로 인해 드레인선택트랜지스터(DST)의 게이트전극(37)의 저항특성을 개선할 수 있으며, 결과적으로 드레인선택트랜지스터(DST)의 동작특성을 개선할 수 있다.
드레인선택라인(36)은 드레인선택트랜지스터(DST) 게이트전극(37)을 감싸고, 제2방향으로 배치된 게이트전극(37) 사이를 연결하는 구조를 갖는다. 그리고, 드레인선택라인(36)은 채널구조물(C)과 교차하는 방향으로 연장된 구조를 갖는다.
상술한 구조를 갖는 3차원 구조의 비휘발성 메모리 장치는 드레인선택트랜지스터(DST)가 게이트 올 어라운드 구조를 가짐으로써, 종래의 평판형의 드레인선택 트랜지스터에 비해 누설전류의 발생을 감소시킬 수 있으며, 드레인선택트랜지스터(DST)의 오프 특성을 개선할 수 있다. 아울러, 드레인선택트랜지스터(DST)를 위한 요구 면적을 감소시킬 수 있으며, 이를 통해 메모리 장치의 집적도를 증가시킬 수 있다. 또한, 복수의 드레인선택라인(36) 및 드레인선택트랜지스터가 동일한 층에 배치됨으로써, 이들을 형성하기 위한 공정의 난이도를 감소시킬 수 있다. 또한, 드레인선택라인(36)을 저저항 금속성막으로 형성함에 따라 드레인선택라인(36)의 신호전달 특성을 향상시킬 수 있다. 또한, 필라형 채널(39)을 감싸는 게이트절연막(38)을 실리콘막으로 이루어진 게이트전극(38)이 감싸고, 금속성막으로 이루어진 드레인선택라인(36)은 게이트전극(38)을 감싸는 구조를 가짐으로써, 게이트절연막(38)과 드레인선택라인(36) 간의 직접 접촉에 따른 드레인선택트랜지스터의 오동작을 방지할 수 있다.
도 2e는 본 발명의 제2실시예에 따른 드레인선택라인 및 드레인선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도이다. 이하에서는, 설명의 편의를 위하여 본 발명의 제1실시예와 동일한 구성에 대해 동일한 도면부호를 사용하기로 한다.
도 2e에 도시된 바와 같이, 본 발명의 제2실시예에 따른 메모리 장치는 기판(30)상에 복수회 교번 적층된 채널막(32) 및 층간절연막(31)을 포함한 복수의 채널구조물(C), 기판(30) 상에 형성되어 복수의 채널구조물(C)을 덮는 제1층간절연막(33), 제1층간절연막(33)을 관통하여 복수의 채널구조물(C) 양측에서 복수의 채널막(32)과 각각 연결된 복수의 채널콘택(34), 복수의 채널콘택(34) 상부를 가로지르고 금속성막으로 이루어진 1차 및 2차 드레인선택라인(36, 41), 1차 드레인선택라인(36) 또는 2차 드레인선택라인(41)을 관통하여 채널콘택(34)과 연결되고, 게이트 올 어라운드 구조를 갖는 드레인선택트랜지스터(DST)를 포함한다. 또한, 1차 및 2차 드레인선택라인(36, 41) 상부에 형성되어 이들과 교차하고, 드레인선택트랜지스터(DST)와 연결된 비트라인(BL)을 더 포함한다.
여기서, 1차 및 2차 드레인선택라인(36, 41)의 배치관계를 구체적으로 살펴보면, 제1층간절연막(35) 상에 형성되어 드레인선택트랜지스터(DST)를 통해 복수의 채널콘택(34) 중 일부 채널콘택(34)과 연결된 1차 드레인선택라인(36), 1차 드레인선택라인(36)을 덮는 제2층간절연막(35), 제2층간절연막(35) 상에 형성되어 드레인선택트랜지스터(DST)를 통해 복수의 채널콘택(34) 중 나머지 채널콘택(34)과 연결되고, 1차 드레인선택라인(36)과 엇갈리게 배치된 2차 드레인선택라인(41) 및 2차 드레인선택라인(41)을 덮는 제3층간절연막(40)을 포함한다.
게이트 올 어라운드 구조를 갖는 드레인선택트랜지스터(DST)는 채널콘택(34)에 수직으로 연결된 필라형(pillar type) 채널(39), 필라형 채널(39)을 감싸는 게이트절연막(38), 게이트절연막(38)을 감싸는 게이트전극(37) 및 게이트전극을 감싸는 1차 및 2차 드레인선택라인(36, 41)을 포함한다. 이때, 게이트전극(37)은 금속성막으로 이루어진 1차 및 2차 드레인선택라인(36, 41)과 게이트절연막(38)이 직접 접하는 것을 방지하고, 이들간 접촉특성을 양호하게 하기 위해 실리콘막으로 형성하는 것이 바람직하다. 예컨대, 실리콘막으로는 폴리실리콘막을 사용할 수 있다.
여기서, 금속성막을 포함하는 1차 및 2차 드레인선택라인(36, 41)은 배선으로 작용함과 동시에 게이트전극(37)과 접하는 영역에서 드레인선택트랜지스터(DST)의 또 다른 게이트전극으로 작용한다. 이때, 금속성막은 실리콘막보다 저항이 낮기 때문에 1차 및 2차 드레인선택라인(36, 41)으로 인해 드레인선택트랜지스터(DST)의 게이트전극(37)의 저항특성을 개선할 수 있으며, 결과적으로 드레인선택트랜지스터(DST)의 동작특성을 개선할 수 있다.
1차 및 2차 드레인선택라인(36, 41)은 드레인선택트랜지스터(DST) 게이트전극(37)을 감싸고, 제2방향으로 배치된 게이트전극(37) 사이를 연결하는 구조를 갖는다. 그리고, 1차 및 2차 드레인선택라인(36, 41)은 채널구조물(C)과 교차하는 방향으로 연장된 구조를 갖는다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 메모리 장치는 본 발명의 제1실시예에 따른 메모리 장치가 구현하는 효과를 구현함과 동시에 1차 드레인선택라인(36)과 2차 드레인선택라인(41)이 서로 엇갈리게 배치됨과 동시에 서로 다른 층에 위치함에 따라 각각의 층에 형성된 드레인선택라인 사이의 간격을 보다 용이하게 확보할 수 있으며, 이를 통해 공정난이도를 감소시킬 수 있다. 아울러, 본 발명의 제1실시예보다 드레인선택라인의 형성을 위해 요구되는 면적을 감소시킬 수 있는 장점이 있다.
참고로, 본 발명의 제2실시예에 따른 메모리 장치는 두 층으로 드레인선택라인이 형성되는 경우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐이며, 드레인선택라인이 형성될 영역 및 메모리 장치의 집적도를 고려하여 드레인선택라인의 층수를 결정할 수 있다.
도 2f는 본 발명의 제3실시예에 따른 드레인선택라인 및 드레인선택트랜지스터를 구비한 3차원 구조의 비휘발성 메모리 장치를 도시한 단면도이다. 이하에서는, 설명의 편의를 위하여 본 발명의 제1 및 제2실시예와 동일한 구성에 대해 동일한 도면부호를 사용하기로 한다.
도 2f에 도시된 바와 같이, 본 발명의 제3실시예에 따른 메모리 장치는 기판(30)상에 복수회 교번 적층된 채널막(32) 및 층간절연막(31)을 포함한 복수의 채널구조물(C), 기판(30) 상에 형성되어 복수의 채널구조물(C)을 덮는 제1층간절연막(33), 제1층간절연막(33)을 관통하여 복수의 채널구조물(C) 양측에서 복수의 채널막(32)과 각각 연결된 복수의 채널콘택(34), 복수의 채널콘택(34) 상부를 가로지르고 금속성막으로 이루어진 1차 및 2차 드레인선택라인(42, 43), 1차 드레인선택라인(42) 또는(및) 2차 드레인선택라인(43)을 관통하여 채널콘택(34)과 연결되고, 게이트 올 어라운드 구조를 갖는 드레인선택트랜지스터(DST)를 포함한다. 또한, 1차 및 2차 드레인선택라인(42, 43) 상부에 형성되어 이들과 교차하고, 드레인선택트랜지스터(DST)와 연결된 비트라인(BL)을 더 포함한다.
여기서, 1차 및 2차 드레인선택라인(42, 43)의 배치관계를 구체적으로 살펴보면, 제1층간절연막(35) 상에 형성되어 드레인선택트랜지스터(DST)를 통해 복수의 채널콘택(34) 중 적어도 두 개의 인접한 채널콘택(34)과 연결된 1차 드레인선택라인(42), 1차 드레인선택라인(42)을 덮는 제2층간절연막(35), 제2층간절연막(35) 상에 형성되어 드레인선택트랜지스터(DST)를 통해 복수의 채널콘택(34) 중 적어도 구 개의 인접한 채널콘택(34)과 연결된 2차 드레인선택라인(43), 2차 드레인선택라인(43)을 덮는 제3층간절연막(40)을 포함한다. 즉, 1차 드레인선택라인(42) 및 2차 드레인선택라인(43)은 각각 적어도 2개의 채널콘택(34)과 연결되되, 일부 채널콘택(34)을 공유하도록 오버랩된 구조를 갖는다.
보다 구체적으로, 1차 드레인선택라인(42)과 2차 드레인선택라인(43)이 각각 2개의 채널콘택(34)과 연결되되, 상호 엇갈리게 배열된다. 예를들어, 1차 드레인선택라인(⑤)이 제1, 제2채널콘택(①,②)과 연결되고, 1차 드레인선택라인(⑥)이 제3, 제4채널콘택(③,④)과 연결되는 경우, 2차 드레인선택라인(⑦)은 제2, 제3채널콘택(②,③)과 연결된 구조를 갖는다. 따라서, 1차 드레인선택라인(⑤,⑥)과 2차 드레인선택라인(⑦) 간의 조합에 의해 원하는 채널막(32)을 선택할 수 있다.
게이트 올 어라운드 구조를 갖는 드레인선택트랜지스터(DST)는 채널콘택(34)에 수직으로 연결된 필라형(pillar type) 채널(39), 필라형 채널(39)을 감싸는 게이트절연막(38), 게이트절연막(38)을 감싸는 게이트전극(37) 및 게이트전극을 감싸는 1차 및 2차 드레인선택라인(42, 43)을 포함한다. 이때, 게이트전극(37)은 금속성막으로 이루어진 1차 및 2차 드레인선택라인(42, 43)과 게이트절연막(38)이 직접 접하는 것을 방지하고, 이들간 접촉특성을 양호하게 하기 위해 실리콘막으로 형성하는 것이 바람직하다. 예컨대, 실리콘막으로는 폴리실리콘막을 사용할 수 있다.
여기서, 금속성막을 포함하는 1차 및 2차 드레인선택라인(42, 43)은 배선으로 작용함과 동시에 게이트전극(37)과 접하는 영역에서 드레인선택트랜지스터(DST)의 또 다른 게이트전극으로 작용한다. 이때, 금속성막은 실리콘막보다 저항이 낮기 때문에 1차 및 2차 드레인선택라인(42, 43)으로 인해 드레인선택트랜지스터(DST)의 게이트전극(37)의 저항특성을 개선할 수 있으며, 결과적으로 드레인선택트랜지스터(DST)의 동작특성을 개선할 수 있다.
1차 및 2차 드레인선택라인(42, 43)은 드레인선택트랜지스터(DST) 게이트전극(37)을 감싸고, 제2방향으로 배치된 게이트전극(37) 사이를 연결하는 구조를 갖는다. 그리고, 1차 및 2차 드레인선택라인(42, 43)은 채널구조물(C)과 교차하는 방향으로 연장된 구조를 갖는다.
상술한 구조를 갖는 본 발명의 제3실시예에 따른 메모리 장치는 본 발명의 제1실시예에 따른 메모리 장치가 구현하는 효과를 구현함과 동시에 1차 드레인선택라인(42)과 2차 드레인선택라인(43)이 서로 다른 층에 배치되어 적어도 두 개이 이상의 채널콘택(34)와 연결되고, 일부 채널콘택(34)은 서로 공유하는 구조를 가짐으로써, 각각의 층에 형성된 드레인선택라인 사이의 간격을 보다 용이하게 확보할 수 있으며, 이를 통해 공정난이도를 감소시킬 수 있다. 아울러, 본 발명의 제1 및 제2실시예보다 드레인선택라인의 체적을 증가시킬 수 있기 때문에 드레인선택라인의 신호전달 특성을 보다 효과적으로 향상시킬 수 있으며, 드레인선택라인의 형성을 위해 요구되는 면적을 감소시킬 수 있는 장점이 있다.
이하에서는 상술한 본 발명의 제1 내지 제3실시예에 따른 드레인선택라인과 드레인선택트랜지스터의 제조방법에 대하여 구체적으로 설명하기로 한다. 여기서, 설명의 편의를 위해 도 2d에 도시된 구조를 갖는 비휘발성 메모리 장치의 제조방법을 예시하여 설명하며, 후술할 제조방법을 바탕으로 당업자라면 도 2e 및 도 2f에 도시된 구조들의 제조방법에 대해서도 쉽게 이해할 수 있을 것이다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 여기서는, 앞서 설명한 도 2c의 제1방향 단면으로 드레인선택라인이 형성될 영역을 중심으로 도시하였으며, 메모리셀등은 생략하여 도시하였다.
도 3a에 도시된 바와 같이, 기판(50) 상에 복수회 교번 적층된 복수의 층간절연막(51) 및 복수의 채널막(52)을 형성한다. 여기서, 복수의 층간절연막(51) 및 채널막(52)은 패터닝되어 복수의 채널구조물(C)을 형성하게 되는데, 인접한 채널구조물(C)들은 각각 분리된 채널막(52)들을 포함한다. 특히, 최하부층에 형성된 채널막(52)들은 층간절연막(51)에 의해 상호 분리되며, 후속 공정에 의해 각 채널막(52)마다 채널콘택이 각각 연결된다.
다음으로, 복수의 채널막(52)이 각각 노출되도록 복수의 층간절연막(51) 및 채널막(52)을 계단형으로 패터닝한다. 이어서, 결과물의 전체 구조상에 제1층간절연막(53)을 형성한다. 본 도면에서 'WL_0~WL_N'은 워드라인을 나타내며, 'SSL'은 소스선택라인을 나타내고, 'SL'은 소스라인을 나타낸다.
다음으로, 제1층간절연막(53)을 식각하여 복수의 채널막(52)을 각각 노출시키는 복수의 콘택홀을 형성한 후에 복수의 콘택홀 내에 도전막을 매립하여 복수의 채널막(52)과 각각 연결되는 복수의 채널콘택(54)을 형성한다. 여기서, 채널콘택(54)은 채널구조물(C)의 양측에서 복수의 채널막(52)과 각각 연결되도록 형성되는 것이 바람직하다.
도 3b에 도시된 바와 같이, 복수의 채널콘택(54)이 형성된 결과물 상에 제2층간절연막(55)을 형성한 후에 제2층간절연막(55) 상에 드레인선택라인(56)을 형성한다. 이때, 드레인선택라인(56)은 제2층간절연막(55) 전면에 드레인선택라인용 도전막을 증착한 후에 드레인선택라인용 도전막을 선택적으로 식각하여 제2방향으로 평행하게 확장되는 복수의 라인패턴을 형성할 수 있다. 그리고, 복수의 드레인선택라인(56)은 제2방향으로 배치된 복수의 채널콘택(54) 상부를 가로지르도록(또는 상부를 덮도록) 형성한다.
여기서, 드레인선택라인(56)은 메모리 장치의 신호전달 특성을 향상시키기 위해 저저항 도전성 금속성막으로 형성한다. 도전성 금속성막으로는 텅스텐(W), 구리(Cu)와 같은 금속막, 이리듐산화막(IrO2)과 같은 금속산화막, 티타늄질화막(TiN)과 같은 금속질화막 및 텅스텐실리사이드(WSix)와 같은 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상이 적층된 적층막으로 사용할 수 있다. 참고로, 종래에는 드레인선택라인(56)으로 폴리실리콘막을 사용하였으며, 폴리실리콘막의 높은 저항으로 인해 메모리 장치의 신호전달 특성이 열악하였다.
다음으로, 드레인선택라인용 도전막(56)이 형성된 결과물의 전체 구조상에 제3층간절연막(57)을 형성한다.
도 3c에 도시된 바와 같이, 제3층간절연막(57) 및 드레인선택라인(56)을 선택적으로 식각하여 복수의 채널콘택(54) 상부의 제2층간절연막(55)을 노출시키는 홀(58)를 형성한다. 즉, 홀(58)은 드레인선택라인(56)의 중심부를 관통하여 채널콘택(54) 상부의 제2층간절연막(55)을 노출시키는 구조를 갖는다. 이하, 식각된 제3층간절연막(57) 및 드레인선택라인(56)의 도면부호를 각각 '57A' 및 '56A'로 변경하여 표기한다.
여기서, 홀(58)은 드레인선택트랜지스터를 위한 게이트전극, 게이트절연막 및 필라형 채널이 형성될 공간을 제공하기 위한 것으로, 채널콘택(54)의 선폭보다는 크고, 드레인선택라인(56)의 선폭보다는 작은 선폭을 갖도록 형성한다.
도 3d에 도시된 바와 같이, 홀(58)이 형성된 결과물 표면을 따라 게이트도전막 예컨대, 실리콘막을 형성한다. 이어서, 전면식각공정 예컨대, 에치백공정을 실시하여 홀(58) 측벽에만 게이트도전막을 잔류시켜 실리콘막으로 이루어진 드레인선택트랜지스터의 게이트전극(59)을 형성한다. 이때, 실리콘막으로는 폴리실리콘막을 사용할 수 있다.
도 3e에 도시된 바와 같이, 게이트전극(59)을 과도식각하여 게이트전극(59)의 상부면에 제3층간절연막(57A)의 상부면보다 낮게 형성한다. 이는, 후속 공정을 통해 형성된 비트라인과 게이트전극(59) 사이의 쇼트를 방지하기 위함이다. 여기서, 게이트전극(59)의 상부면이 드레인선택라인(56A)의 상부면보다는 높게 형성하여 후속 공정을 통해 형성될 게이트절연막과 드레인선택라인(56A) 사이의 직접 접촉을 차단한다. 이하, 과도식각된 게이트전극(59)의 도면부호를 '59A'로 변경하여 표기한다.
다음으로, 게이트전극(59A)을 형성한 이후에 노출된 홀(58) 저면 아래의 제2층간절연막(55)을 식각하여 채널콘택(54)을 노출시킨다. 이하, 채널콘택(54)을 노출시키도록 확장된 홀(58)의 도면부호를 '58A'로 변경하고, 식각된 제2층간절연막(55)의 도면부호를 '55A'로 변경하여 표기한다.
한편, 게이트전극(59A)에 대한 과도식각공정과 채널콘택(54)을 노출시키기 위한 제2층간절연막(55A) 식각공정은 상술한 것과 같이 따로 진행하거나, 또는 동시에 진행할 수도 있다.
도 3f에 도시된 바와 같이, 게이트전극(59A)이 형성된 결과물 표면을 따라 절연막(60)을 형성한 후에 전면식각공정 예컨대, 에치백공정을 실시하여 홀(58A) 측벽에 게이트절연막(60)을 형성한다. 이때, 홀(58A) 측벽에 기형성된 게이트전극(59A)으로 인해 금속성막으로 이루어진 드레인선택라인(56A)과 게이트절연막(60)은 서로 접하지 않는다.
다음으로, 게이트절연막(60)이 형성된 홀(58A) 내부를 채널용 막으로 매립하여 필라형 채널(61)한다. 이로써, 동일 층에 배치된 복수의 드레인선택라인(56A)과 드레인선택라인(56A)을 관통하여 채널콘택(54)과 연결된 게이트 올 어라운드 구조의 드레인선택트랜지스터(DST)가 형성된다. 복수의 드레인선택라인(56A)은 채널구조물(C)과 교차되는 방향(즉, 제2방향)으로 연장되며, 자신을 관통하는 드레인선택트랜지스터(DST)를 통해 채널콘택(54) 및 채널막(52)과 연결된다.
결과적으로, 드레인선택트랜지스터(DST)는 채널콘택(54)과 연결된 필라형 채널(61), 필라형 채널(61)을 감싸는 게이트절연막(60), 게이트절연막(60)을 감싸고, 실리콘막을 포함하는 게이트전극(59A) 및 게이트전극(59A)을 감싸고, 저저항 물질인 금속성막을 포함하는 드레인선택라인(56A)을 포함하는 구조를 갖는다.
이어서, 복수의 드레인선택라인(56A)이 형성된 제3층간절연막(57A)상에 복수의 비트라인(BL)을 형성한다. 여기서, 복수의 비트라인(BL)은 드레인선택라인(56A)의 상부에 형성되어 드레인선택트랜지스터(DST)와 연결되며, 채널구조물(C)과 동일한 방향 즉, 제1방향으로 평행하게 확장된다.
도 4a 내지 도 4e는 본 발명의 다른 일실시예에 따른 3차원 구조의 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 여기서는, 앞서 설명한 도 2c의 제1방향 단면으로 드레인선택라인이 형성될 영역을 중심으로 도시하였으며, 메모리셀등은 생략하여 도시하였다.
도 4a에 도시된 바와 같이, 기판(70) 상에 복수회 교번 적층된 복수의 층간절연막(71) 및 복수의 채널막(72)을 형성한다. 여기서, 복수의 층간절연막(71) 및 채널막(72)은 패터닝되어 복수의 채널구조물(C)을 형성하게 되는데, 인접한 채널구조물(C)들은 각각 분리된 채널막(72)들을 포함한다. 특히, 최하부층에 형성된 채널막(72)들은 층간절연막(71)에 의해 상호 분리되며, 후속 공정에 의해 각 채널막(72)마다 채널콘택이 각각 연결된다.
다음으로, 복수의 채널막(72)이 각각 노출되도록 복수의 층간절연막(71) 및 채널막(72)을 계단형으로 패터닝한다. 이어서, 결과물의 전체 구조상에 제1층간절연막(73)을 형성한다. 본 도면에서 'WL_0~WL_N'은 워드라인을 나타내며, 'SSL'은 소스선택라인을 나타내고, 'SL'은 소스라인을 나타낸다.
다음으로, 제1층간절연막(73)을 식각하여 복수의 채널막(72)을 각각 노출시키는 복수의 콘택홀을 형성한다. 이하, 콘택홀이 형성된 제1층간절연막(73)의 도면부호를 '73A'로 변경하여 표기한다.
다음으로, 복수의 콘택홀 내에 도전막을 매립하여 복수의 채널막(72)과 각각 연결되는 복수의 채널콘택(74)을 형성한다. 여기서, 채널콘택(74)은 채널구조물(C)의 양측에서 복수의 채널막(72)과 각각 연결되도록 형성되는 것이 바람직하다.
도 4b에 도시된 바와 같이, 제1층간절연막(73A)을 소정 두께 리세스(recess)하여 제1층간절연막(73A) 위로 채널콘택(74)의 일부를 돌출시킨다. 이때, 제1층간절연막(73A) 위로 돌출된 채널콘택(74)이 드레인선택트랜지스터의 필라형 채널(74A)로 작용한다. 이하, 리세스된 제1층간절연막(73A)의 도면부호를 '73B'로 변경하여 표기한다.
다음으로, 필라형 채널(74A) 표면에 게이트절연막(75)을 형성한다. 이때, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막으로 형성하거나, 둘 이상이 적층된 적층막으로 형성할 수 있다. 일례로, 게이트절연막(75)을 산화막으로 형성하는 경우에 필라형 채널(74A)의 표면을 산화시켜서 형성하거나, 또는 산화막 증착공정을 통해 형성할 수 있다.
도 4c에 도시된 바와 같이, 게이트절연막(75)이 형성된 구조물 표면을 따라 게이트도전막을 형성한 후, 전면식각공정 예컨대, 에치백공정을 실시하여 게이트절연막(75) 상에 필라형 채널(74A) 측벽을 감싸는 게이트전극(76)을 형성한다. 이때, 게이트전극(76)은 실리콘막 예컨대, 폴리실리콘막으로 형성할 수 있으며, 필라형 채널(74A)의 상부면보다 게이트전극(76)의 상부면이 낮게 형성한다.
이로써, 게이트 올 어라운드 구조의 드레인선택트랜지스터(DST)를 형성할 수 있다.
도 4d에 도시된 바와 같이, 필라형 채널(74A) 사이를 일부 매립하는 드레인선택라인용 도전막을 형성한다. 즉, 제1층간절연막(73B) 상에 게이트전극(76)보다 작은 두께를 갖도록 드레인선택라인용 도전막을 형성한다. 이때, 드레인선택라인용 도전막은 저저항 금속성막으로 형성하며, 기판(70) 전면에 드레인선택라인용 도전막을 증착한 이후에 전면식각공정 예컨대, 에치백공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다.
다음으로, 필라형 채널(74A) 사이를 일부 매립하는 드레인선택라인용 도전막을 선택적으로 각각의 게이트전극(76)을 감싸면서 제2방향으로 배치된 복수의 게이트전극(76)을 연결하는 드레인선택라인(77)을 형성한다. 즉, 드레인선택라인(77)은 제2방향으로 연장된 구조를 갖고, 드레인선택라인(77)을 관통하는 드레인선택트랜지스터(DST)를 통해 채널콘택(74)와 연결된다.
결과적으로, 드레인선택트랜지스터(DST)는 채널콘택(74)과 연결된 필라형 채널(74A), 필라형 채널(74A)을 감싸는 게이트절연막(75), 게이트절연막(75)을 감싸고, 실리콘막을 포함하는 게이트전극(76) 및 게이트전극(76)을 감싸고, 저저항 물질인 금속성막을 포함하는 드레인선택라인(77)을 포함하는 구조를 갖는다.
도 4e에 도시된 바와 같이, 제1층간절연막(73B) 상에 제2층간절연막(78)을 형성하고, 필라형 채널(74A)의 상부면이 노출될때까지 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
다음으로, 제2층간절연막(78) 상에 복수의 드레인선택라인(77)과 교차하고, 드레인선택트랜지스터(DST)와 연결된 복수의 비트라인(BL)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
30: 기판 31: 층간절연막
32: 채널막 33: 제1층간절연막
34: 채널콘택 35: 제2층간절연막
36: 드레인선택라인 37: 게이트전극
38: 게이트절연막 39: 필라형 채널

Claims (23)

  1. 복수회 교번 적층된 채널막 및 층간절연막을 포함하는 채널구조물;
    상기 채널구조물 양측에서 복수의 상기 채널막과 각각 연결된 채널콘택;
    상기 채널콘택 상부를 가로지르고, 저저항 물질을 포함하는 선택라인; 및
    상기 선택라인에 매립되어 상기 채널콘택과 연결된 선택트랜지스터
    를 포함하는 3차원 구조의 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 선택트랜지스터는 게이트 올 어라운드 구조를 갖는 3차원 구조의 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 선택 트랜지스터는
    상기 채널콘택과 수직으로 연결된 필라형 채널;
    상기 필라형 채널을 감싸는 게이트절연막;
    상기 게이트절연막을 감싸고, 실리콘막을 포함하는 게이트전극; 및
    상기 게이트전극을 감싸고, 금속성막을 포함하는 선택라인
    을 포함하는 3차원 구조의 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 3차원 구조의 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 선택라인은 드레인선택라인을 포함하는 3차원 구조의 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 선택라인 상부에 형성되어 상기 선택트랜지스터를 통해 상기 채널콘택과 연결되고, 상기 선택라인과 교차하는 비트라인을 더 포함하는 3차원 구조의 비휘발성 메모리 장치.
  7. 제6항에 있어서,
    상기 비트라인은 상기 채널구조물과 동일한 방향으로 연장되는 3차원 구조의 비휘발성 메모리 장치.
  8. 제1항에 있어서,
    상기 선택라인은 단일층으로 형성되어 상기 선택트랜지스터를 통해 복수의 상기 채널콘택과 각각 연결되는 3차원 구조의 비휘발성 메모리 장치.
  9. 제1항에 있어서,
    상기 선택라인은 복수 층으로 형성된 3차원 구조의 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 선택라인은
    복수의 상기 채널콘택 중 일부 채널콘택과 각각 연결된 1차 선택라인; 및
    상기 1차 선택라인과 다른 층에서 상기 1차 선택라인과 엇갈리게 배열되어 복수의 상기 채널콘택 중 나머지 채널콘택과 각각 연결된 2차 선택라인
    을 포함하는 3차원 구조의 비휘발성 메모리 장치.
  11. 제9항에 있어서,
    상기 선택 라인은
    복수의 상기 채널콘택 중 적어도 두 개의 인접한 채널콘택과 연결된 1차 선택 라인; 및
    상기 1차 선택라인과 다른 층에서 복수의 상기 채널콘택 중 적어도 두 개의 인접한 채널콘택과 연결되되, 상기 1차 선택라인과 일부 채널콘택을 공유하도록 형성된 2차 선택라인
    을 포함하는 3차원 구조의 비휘발성 메모리 장치.
  12. 복수회 교번 적층된 채널막 및 층간절연막을 포함하는 채널구조물과 상기 채널구조물을 덮는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 관통하여 상기 채널구조물 양측에서 복수의 상기 채널막과 각각 연결되는 채널콘택을 형성하는 단계; 및
    상기 채널콘택 상부를 가로지르고, 저저항 물질을 포함하는 선택라인과 상기 선택라인에 매립되어 상기 채널콘택과 연결된 선택트랜지스터를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  13. 제12항에 있어서,
    상기 선택라인 및 상기 선택트랜지스터를 형성하는 단계는,
    상기 채널콘택 상부를 가로지르고, 금속성막을 포함하는 선택라인을 형성하는 단계; 및
    상기 선택라인에 매립되고, 상기 채널콘택과 연결된 게이트 올 어라운드 구조의 선택트랜지스터를 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  14. 제13항에 있어서,
    상기 선택라인을 형성하기 이전에 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 선택라인을 형성한 이후에 상기 제2층간절연막 상에 제3층간절연막을 형성하는 단계; 및
    상기 선택트랜지스터를 형성한 이후에 상기 제3층간절연막 상에 상기 선택트랜지스터와 연결되고, 상기 선택라인과 교차하는 비트라인을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  15. 제14항에 있어서,
    상기 선택라인을 형성하는 단계는
    상기 제2층간절연막 상에 선택라인용 도전막을 형성하는 단계; 및
    상기 채널콘택 상부를 덮도록 상기 선택라인용 도전막을 식각하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  16. 제14항에 있어서,
    상기 선택트랜지스터를 형성하는 단계는,
    상기 제3층간절연막 및 상기 선택라인을 식각하여 홀을 형성하는 단계;
    상기 홀의 측벽에 실리콘막을 포함하는 게이트전극을 형성하는 단계;
    상기 채널콘택이 노출되도록 상기 홀 저면 아래의 상기 제2층간절연막을 식각하여 상기 홀을 확장시키는 단계;
    확장된 상기 홀의 측벽에 게이트절연막을 형성하는 단계; 및
    나머지 상기 홀을 매립하는 필라형 채널을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  17. 제16항에 있어서,
    상기 홀의 외측벽을 상기 선택라인이 감싸도록 형성하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  18. 제12항에 있어서,
    상기 선택라인 및 상기 선택트랜지스터를 형성하는 단계는,
    상기 제1층간절연막 상에 상기 채널콘택과 연결된 게이트 올 어라운드 구조의 선택트랜지스터를 형성하는 단계; 및
    상기 제1층간절연막 상에 인접한 상기 선택트랜지스터를 연결하고, 금속성막을 포함하는 선택라인을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  19. 제18항에 있어서,
    상기 선택라인 상부에 상기 선택라인과 교차하고, 상기 선택트랜지스터를 통해 상기 채널콘택과 연결되는 비트라인을 형성하는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  20. 제18항에 있어서,
    상기 선택트랜지스터를 형성하는 단계는,
    상기 제1층간절연막을 일부 리세스하여 상기 제1층간절연막 위로 상기 채널콘택을 일부 돌출시키는 단계;
    돌출된 상기 채널콘택을 감싸도록 게이트절연막을 형성하는 단계; 및
    돌출된 상기 채널콘택의 측벽을 감싸도록 상기 게이트절연막 상에 실리콘막을 포함하는 게이트전극을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  21. 제19항에 있어서,
    상기 선택라인을 형성하는 단계는,
    상기 제1층간절연막 상에 선택라인용 도전막을 형성하는 단계;
    상기 게이트전극의 상부면보다 낮은 상부면을 갖도록 상기 선택라인용 도전막을 전면식각하는 단계; 및
    상기 게이트전극을 감싸고, 인접한 상기 상기 게이트전극 사이를 연결하도록 상기 선택라인용 도전막을 패터닝하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  22. 제12항에 있어서,
    상기 선택라인은 드레인선택라인을 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
  23. 제13항 또는 제18항에 있어서,
    상기 금속성막은 금속막, 금속산화막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 3차원 구조의 비휘발성 메모리 장치 제조방법.
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