KR20170115753A - 수직형 메모리 장치 및 이의 제조 방법 - Google Patents

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KR20170115753A
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Abstract

수직형 메모리 장치는 기판, 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들, 채널들을 감싸며 제1 방향을 따라 서로 이격되도록 적층되고, 기판의 상면에 대해 평행한 제2 방향으로 연장하는 복수의 게이트 라인들, 게이트 라인들을 절단하며 연장하는 제1 커팅 패턴, 및 제1 커팅 패턴과 교차하며 병합되는 제2 커팅 패턴을 포함한다.

Description

수직형 메모리 장치 및 이의 제조 방법{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게는, 본 발명은 수직 방향으로 연장하는 채널을 포함하는 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널들이 구비되며 상기 채널에 접하는 복수의 게이트 라인들이 적층될 수 있다. 상기 게이트 라인들은 계단 형상으로 적층될 수 있다.
상기 수직형 메모리 장치의 용량을 보다 높이기 위해, 상기 게이트 라인들의 적층 수, 또는 계단 수가 증가될 수 있다. 이에 따라, 계단 형상 구조 형성을 위한 공정들의 수가 함께 증가되어 공정 난이도 역시 상승할 수 있다.
본 발명의 일 과제는 향상된 구조적, 전기적 신뢰성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 향상된 구조적, 전기적 신뢰성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판, 상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들, 상기 채널들을 감싸며 상기 제1 방향을 따라 서로 이격되도록 적층되고, 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 연장하는 복수의 게이트 라인들, 상기 게이트 라인들을 절단하며 연장하는 제1 커팅 패턴, 및 상기 제1 커팅 패턴과 교차하며 병합되는 제2 커팅 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 커팅 패턴은 상기 제2 방향으로 연장하며, 상기 기판의 상기 상면에 대해 평행하며 상기 제2 방향과 교차하는 제3 방향을 따라 복수의 상기 제1 커팅 패턴들이 배열될 수 있다. 상기 제2 커팅 패턴은 상기 제3 방향으로 연장하며 복수의 상기 제1 커팅 패턴들과 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 커팅 패턴은 복수의 상기 제1 커팅 패턴들의 말단부들과 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 커팅 패턴은 복수의 상기 제1 커팅 패턴들의 말단부들의 내측에서 상기 제1 커팅 패턴들과 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제3 방향으로 연장하며, 상기 게이트 라인들 및 상기 제2 커팅 패턴과 상기 제2 방향으로 이격된 더미 커팅 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제3 방향으로 이웃하는 상기 제1 커팅 패턴들 사이에 배치되며, 상기 제2 방향으로 연장하는 서브-커팅 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 서브-커팅 패턴은 상기 게이트 라인들을 상기 제1 방향을 따라 절단하며, 상기 제2 커팅 패턴과 물리적으로 분리될 수 있다.
예시적인 실시예들에 있어서, 상기 서브-커팅 패턴은 상기 제2 커팅 패턴과 연결되며, 단절 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 서브-커팅 패턴들에 의해 분리된 상기 게이트 라인들은 상기 단절 영역을 통해 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인들 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 상기 제1 커팅 패턴은 상기 SSL, 상기 워드 라인들 및 상기 GSL을 상기 제1 방향으로 함께 절단할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 커팅 패턴은 상기 GSL의 상기 제2 방향으로의 길이를 한정할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제1 커팅 패턴 및 상기 제2 커팅 패턴의 측벽들 상에 형성된 절연 스페이서를 더 포함할 수 있다. 상기 제1 커팅 패턴 및 상기 제2 커팅 패턴은 도전 물질을 포함할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판, 복수의 게이트 라인 적층체들 및 공통 소스 라인을 포함할 수 있다. 상기 복수의 게이트 라인 적층체들은 상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들, 및 상기 채널들을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되고, 각각 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 연장하는 게이트 라인들을 포함할 수 있다. 상기 복수의 게이트 라인 적층체들은 상기 기판의 상기 상면에 대해 평행하며 상기 제2 방향과 교차하는 제3 방향을 따라 배열될 수 있다. 상기 공통 소스 라인은 상기 게이트 라인 적층체들의 측부를 상기 제2 방향 및 상기 제3 방향을 따라 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인 적층체의 상기 게이트 라인들은 계단 형상으로 적층되며, 상기 공통 소스 라인은 상기 제2 방향으로 연장되는 제1 부분들 및 상기 제3 방향으로 연장되는 제2 부분을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 공통 소스 라인의 상기 제1 부분에 의해 상기 게이트 라인 적층체들이 분리되며, 상기 공통 소스 라인의 상기 제2 부분에 의해 상기 게이트 라인들 중 최하층의 게이트 라인의 계단부가 정의될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인 적층체들 각각에 의해 셀 블록이 정의되며, 상기 셀 블록을 복수의 서브 블록들로 구분하는 서브-커팅 패턴이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들 중 적어도 한 층의 게이트 라인은 상기 서브 블록들에 대해 공통으로 제공될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다. 상기 몰드 구조물의 측부를 단계적으로 식각하여 계단형 몰드 구조물을 형성할 수 있다. 상기 계단형 몰드 구조물을 관통하는 수직 채널 구조체들을 형성할 수 있다. 상기 계단형 몰드 구조물을 관통하며 상기 계단형 몰드 구조물로부터 최하층의 계단을 생성하는 개구부를 형성할 수 있다. 상기 개구부를 통해 노출된 희생막을 게이트 라인들로 치환할 수 있다.
예시적인 실시예들에 있어서, 상기 개구부는 상기 계단형 몰드 구조물을 절단하는 제1 개구부 및 상기 최하층의 계단을 생성하는 제2 개구부를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구부 및 상기 제2 개구부는 서로 병합될 수 있다.
전술한 본 발명의 예시적인 실시예들에 따르면, 예를 들면 그라운드 선택 라인(GSL) 형성을 위한 계단부를 계단형 몰드 구조물 형성 후에, 게이트 라인 커팅을 위한 개구부와 함께 형성할 수 있다. 이에 따라, 상기 계단형 몰드 구조물 형성을 위한 포토 마스크의 수를 줄일 수 있다. 상기 개구부 내에는 커팅 패턴이 형성될 수 있다. 상기 커팅 패턴은 게이트 라인 적층체들을 각각 분리시키는 제1 커팅 패턴들, 및 상기 제1 커팅 패턴들과 교차하며 상기 제1 커팅 패턴들을 서로 연결시키는 제2 커팅 패턴을 포함할 수 있다. 상기 게이트 라인 적층체를 통한 동작 설계에 따라 상기 제1 및 제2 커팅 패턴들의 구조를 설계할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다.
도 4 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.
도 22는 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 23은 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 25 및 도 26은 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도이다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도들이다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 대해 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면들에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 상기 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다. 구체적으로, 도 1은 상기 수직형 메모리 장치의 평면도이다. 도 2 및 도 3은 각각 도 1에 표시된 I-I'라인 및 II-II'라인을 따라 상기 제1 방향으로 절단한 단면도들이다.
설명의 편의를 위해, 도 1에서는 제1 상부 절연막(140) 및 제2 상부 절연막(190), 플러그(195) 등의 일부 구성들의 도시가 생략되었다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 의 상면으로부터 상기 제1 방향으로 연장하는 수직 채널 구조체(128), 수직 채널 구조체(128)를 감싸며 상기 제1 방향을 따라 계단 형상으로 적층된 게이트 라인들(170) 및 층간 절연막들(102), 게이트 라인들(170) 및 층간 절연 막들(102)을 절단하는 커팅 패턴(180), 및 각 층의 게이트 라인들(170)과 전기적으로 연결되는 콘택들(192)을 포함할 수 있다.
기판(100)은 예를 들면, 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 상기 수직형 메모리 장치의 바디(body)로서 제공될 수 있다. 일부 실시예들에 있어서, 기판(100) 내부에는 p형 웰(well)이 형성될 수 있다.
상기 수직형 메모리 장치는 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 이에 따라, 기판(100) 역시 제1 영역(I), 제2 영역(II) 및 제3 영역(III)으로 구분될 수 있다(도 2 참조).
제1 영역(I)은 수직 채널 구조체(128)가 분포되는 셀 영역으로 제공될 수 있다. 예를 들면, 수직 채널 구조체(128) 및 이를 감싸는 게이트 라인들(170)에 의해 셀 스트링이 정의될 수 있다. 제2 영역(II)은 게이트 라인들(170)의 계단부들 및 콘택들(192)이 분포되는 확장 영역으로 제공될 수 있다. 제3 영역(III)은 더미 영역으로 제공될 수 있다.
일부 실시예들에 있어서, 한 쌍의 제2 영역들(II)이 제1 영역(I)을 사이에 두고 상기 제2 방향으로 대칭적으로 배치될 수 있다.
수직 채널 구조체(128)는 게이트 라인들(170) 및 층간 절연막들(102)을 관통하며 상기 제1 방향으로 연장될 수 있다. 도 2에 도시된 바와 같이, 수직 채널 구조체(128)는 기판(100)의 상기 상면과 직접 접촉할 수 있다.
수직 채널 구조체(128)는 채널(124), 유전막 구조물(122) 및 충진 패턴(126)을 포함할 수 있다.
채널(124)은 예를 들면, 컵(cup) 형상 또는 내부가 빈 실린더 형상을 가질 수 있다. 채널(124)은 기판(100)의 상기 상면과 접촉할 수 있다. 충진 패턴(126)은 채널(124) 내부의 공간에 형성된 필라(pillar) 형상을 가질 수 있다. 이와는 달리, 채널(124)은 필라 형상으로 형성될 수 있으며, 이 경우 충진 패턴(126)은 생략될 수도 있다.
채널(126)은 예를 들면, 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 예를 들면 p형 불순물이 도핑될 수도 있다. 충진 패턴(126)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
유전막 구조물(122)은 채널(124)의 외측벽을 감싸는 실린더 쉘(shell) 또는 스트로우(straw) 형상을 가질 수 있다. 유전막 구조물(122)은 구체적으로 도시하지는 않았으나, 채널(124)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹 막을 포함할 수 있다.
상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 블로킹 막은 실리콘 산화물, 또는 알루미늄 산화물 혹은 하프늄 산화물과 같은 금속 산화물을 포함할 수 있다. 예를 들면, 유전막 구조물(122)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
수직 채널 구조체(128) 상에는 캡핑 패드(130)가 형성될 수 있다. 캡핑 패드(130)는 예를 들면, 상기 수직형 메모리 장치의 비트 라인과 전기적으로 연결되며, 채널(124) 내로 전하를 이동시키는 소스/드레인 패턴으로 기능할 수 있다. 캡핑 패드(130)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도 1에 도시된 바와 같이, 복수의 캡핑 패드들(130)이 제1 영역(I) 상에서 상기 제2 방향으로 배열되어 패드 열이 정의될 수 있으며, 복수의 상기 패드 열들이 상기 제3 방향을 따라 배열될 수 있다. 수직 채널 구조체(128) 역시 캡핑 패드(130)의 배열에 따라 배치될 수 있다. 예를 들면, 복수의 수직 채널 구조체들(128)이 제1 영역(I) 상에서 상기 제2 방향으로 배열되어 채널 열이 정의될 수 있으며, 상기 제3 방향을 따라 복수의 상기 채널 열들이 배치될 수 있다.
서로 이웃하는 상기 패드 열들에 속한 캡핑 패드들(130) 또는 서로 이웃하는 상기 채널 열들에 속한 수직 채널 구조체들(128)은 상기 제2 방향 및/또는 제3 방향을 따라 지그재그(zigzag)로 배열될 수 있다. 따라서, 기판(100)의 단위 면적 내에서 보다 많은 수의 수직 채널 구조체들(128)이 형성될 수 있다.
게이트 라인들(170, 예를 들면 170a 내지 170f)은 수직 채널 구조체(128)의 외측벽을 감싸며 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(170)은 적어도 일 이상의 상기 채널 열에 포함된 채널들(124) 또는 수직 채널 구조체들(128)을 부분적으로 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 하나의 게이트 라인(170)이 예를 들면, 4개의 상기 패드 열들에 대응되어 형성된 상기 채널 열들을 둘러싸며 연장할 수 있다. 이 경우, 4개의 상기 채널 열들과 이를 둘러싸는 게이트 라인들(170)에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 상기 제3 방향을 따라 배열될 수 있다. 그러나, 하나의 상기 게이트 라인 적층체에 속한 상기 채널 열들의 수는 예시적인 것이며, 상기 수직형 메모리 장치의 회로 설계에 따라 변경될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(170)은 기판(100)의 상기 상면으로부터 길이 혹은 너비가 감소하는 형상으로 상기 제1 방향을 따라 적층될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 복수의 게이트 라인들(170)은 상기 제1 방향을 따라 피라미드 형상 또는 계단 형상으로 적층되며, 상층으로 갈수록 상기 제2 방향으로의 길이가 감소될 수 있다.
각 층의 게이트 라인(170)은 상층의 게이트 라인(170)으로부터 상기 제2 방향으로 돌출된 계단부를 포함할 수 있다. 각 층의 게이트 라인(170)의 상기 계단부는 콘택(192)과 연결되기 위한 콘택 패드로 제공될 수 있다. 상기 계단부들은 제2 영역(II) 상에 분포될 수 있다.
게이트 라인들(170)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(170a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(170f)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(170b 내지 170e)은 상기 워드 라인으로 제공될 수 있다.
도 1 내지 도 3에서는 게이트 라인들(170)이 총 6개 층에 배치되는 것으로 도시되었으나, 게이트 라인들(170)은 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다. 또한, 상기 SSL은 2층 이상의 구조를 가질 수도 있다.
게이트 라인(170)은 예를 들면, 텅스텐과 같은 금속, 금속 실리사이드 및/또는 금속 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 라인(170)은 예를 들면, 텅스텐 질화물/텅스텐과 같은 금속 질화물/금속의 복층 구조를 가질 수도 있다.
상기 게이트 라인 적층체는 층간 절연막들(102, 예를 들면 102a 내지 102g)을 더 포함할 수 있다. 층간 절연막들(102)은 상기 제1 방향을 따라 이웃하는 게이트 라인들(170) 사이에 배치될 수 있다. 층간 절연막들(102)은 게이트 라인들(170)과 실질적으로 동일하거나 유사한 피라미드 형상 또는 계단 형상으로 상기 제1 방향을 따라 적층될 수 있다.
따라서, 각 층의 층간 절연막(102) 역시 게이트 라인(170)의 상기 계단부에 대응되는 계단부를 포함할 수 있다. 일부 실시예들에 있어서, 도 2에 도시된 바와 같이, 게이트 라인(170)의 상기 계단부는 층간 절연막(102)의 상기 계단부에 의해 커버될 수 있다.
일부 실시예들에 있어서, 각 층의 게이트 라인(170)은 인터페이스 막(175)에 의해 둘러싸일 수 있다. 인터페이스 막(175)은 유전막 구조물(122) 및 게이트 라인(170) 사이, 및 층간 절연막(102) 및 게이트 라인(170) 사이에 형성될 수 있다.
인터페이스 막(175)은 채널(124)과 게이트 라인(170) 사이의 일 함수 조절을 위해 삽입될 수 있다. 인터페이스 막(175)은 예를 들면, 금속 산화물 및/또는 금속 질화물을 포함할 수 있다. 상기 금속 산화물은 예를 들면, 알루미늄 산화물을 포함하며, 상기 금속 질화물은 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물을 포함할 수 있다.
몰드 보호막(115)은 기판(100) 상에 형성되어 상기 게이트 라인 적층체를 적어도 부분적으로 커버할 수 있다. 예시적인 실시예들에 따르면, 몰드 보호막(115)은 상기 게이트 라인 적층체의 계단부들을 커버하며, 최상층의 층간 절연막(102g) 까지 커버할 수 있다. 예를 들면, 캡핑 패드(130)는 몰드 보호막(115) 내에 형성될 수 있다.
몰드 보호막(115) 상에는 제1 상부 절연막(140)이 형성될 수 있다. 제1 상부 절연막(140)은 캡핑 패드들(130)을 커버할 수 있다. 예를 들면, 제1 상부 절연막(140) 및 몰드 보호막(115)은 실리콘 산화물을 포함할 수 있다.
제1 상부 절연막(140) 및 몰드 보호막(115)을 관통하며, 게이트 라인들(170) 및 층간 절연막들(102)을 절단하는 개구부(150)가 형성될 수 있다. 개구부(150) 내부에는 커팅 패턴(180)이 형성될 수 있다.
예시적인 실시예들에 따르면, 개구부(150)는 제1 개구부(150a) 및 제2 개구부(150b)를 포함하며, 커팅 패턴(180)은 각각 제1 개구부(150a) 및 제2 개구부(150b) 내에 형성된 제1 커팅 패턴(182) 및 제2 커팅 패턴(184)을 포함할 수 있다.
제1 개구부(150a)는 상기 제2 방향으로 연장하며, 게이트 라인들(170) 및 층간 절연막들(102)을 관통할 수 있다. 또한, 복수의 제1 개구부들(150a)이 상기 제3 방향으로 연장할 수 있다. 따라서, 제1 커팅 패턴(182)은 상기 제2 방향으로 연장하며, 복수의 제1 커팅 패턴들(182)이 인접하는 상기 게이트 라인 적층체들 사이에 배열될 수 있다.
제1 커팅 패턴(182)에 의해 게이트 라인들(170)이 예를 들면, 셀 블록 단위로 절단되어 상기 게이트 라인 적층체가 정의될 수 있다.
제2 개구부(150b)는 상기 제3 방향으로 연장하며, 복수의 제1 개구부들(150a)의 말단부들과 연결될 수 있다. 따라서, 제2 커팅 패턴(184)은 상기 제3 방향으로 연장하며, 복수의 제1 커팅 패턴들(182)의 말단부와 연결될 수 있다. 제2 커팅 패턴(184)에 의해 복수의 제1 패턴들(182)이 병합될 수 있으며, 제1 및 제2 커팅 패턴들(182, 184)은 실질적으로 일체로 연결된 단일 부재로서 제공될 수 있다.
예시적인 실시예들에 따르면, 제2 커팅 패턴(184)에 의해 최하층의 게이트 라인(170a)의 계단부가 정의될 수 있다. 예를 들면, 제2 커팅 패턴(184)은 상기 제3 방향으로 연장하며, 서로 다른 상기 게이트 라인 적층체들에 속한 최하층의 게이트 라인들(170a)을 한정할 수 있다. 예를 들면, 제2 커팅 패턴(184)에 의해 상기 수직형 메모리 장치의 상기 GSL의 계단부가 정의될 수 있다.
일부 실시예들에 있어서, 제2 커팅 패턴(184)은 제2 영역(II) 및 제3 영역(III)의 경계부에 배치될 수 있다. 예를 들면, 제2 커팅 패턴(184)에 의해 상술한 상기 확장 영역 및 상기 더미 영역이 구분될 수 있다.
도 2에 도시된 바와 같이, 제2 커팅 패턴(184)에 의해 제3 영역(III) 상에 잔류하는 더미 게이트 라인(171), 더미 인터페이스 막(176) 및 더미 층간 절연막(102a', 102b')이 정의될 수 있다.
예시적인 실시예들에 따르면, 커팅 패턴(180)은 상기 수직형 메모리 장치의 공통 소오스 라인(Common Source Line: CSL)으로 제공될 수 있다. 커팅 패턴(180)은 텅스텐, 구리, 알루미늄 등과 같은 금속, 금속 실리사이드, 금속 질화물 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
개구부(150)의 측벽을 따라 스페이서(185)가 형성될 수 있다. 스페이서(185)에 의해 커팅 패턴(180)은 게이트 라인들(170)과 절연될 수 있다. 스페이서(185)는 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
개구부(150)을 통해 기판(100)의 상면이 노출될 수 있으며, 개구부(150)를 통해 노출된 기판(100)의 상부에 불순물 영역(103)이 형성될 수 있다. 일부 실시예들에 있어서, 커팅 패턴(180)은 불순물 영역(103)과 직접 접촉할 수 있다. 일부 실시예들에 있어서, 커팅 패턴(180) 및 불순물 영역(103) 사이에 예를 들면, 니켈 실리사이드 또는 코발트 실리사이드를 포함하는 금속 실리사이드 층이 더 형성될 수 있다.
제1 상부 절연막(140) 상에는 제2 상부 절연막(190)이 더 형성될 수 있다. 제2 상부 절연막(190)은 커팅 패턴(180) 및 스페이서(185)를 커버할 수 있다. 예를 들면, 제2 상부 절연막(190)은 제1 상부 절연막(140)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함할 수 있다.
콘택들(192, 예를 들면 192a 내지 192e)은 제2 영역(II) 상에서 제2 상부 절연막(190), 제1 상부 절연막(140), 몰드 보호막(115) 및 층간 절연막(102)을 관통하여 게이트 라인들(170)과 접촉 혹은 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, 콘택(192)은 각 층의 인터페이스 막(175) 역시 관통하여 게이트 라인(170)의 상면과 접촉할 수 있다.
콘택들(192a 내지 192e)은 예를 들면, GSL(170a) 내지 최상층의 워드 라인(170e)의 계단부들과 각각 전기적으로 연결될 수 있다. 일부 실시예들에 있어서, SSL(예를 들면, 170f)와 전기적으로 연결되는 콘택은 도 2에 도시된 제2 영역(II)과 제1 영역(I)에 대해 대향하는 반대측 제2 영역 상에 형성될 수 있다.
일부 실시예들에 있어서, 콘택들(192)은 도 1에 도시된 바와 같이 평면 방향에서 상기 제2 방향을 따라 지그재그(zigzag)형태로 배열될 수 있다. 이에 따라, 인접하는 콘택들(192) 사이의 거리가 증가되어, 콘택 형성을 위한 공정 마진이 확보될 수 있다.
제1 영역(I) 상에는 플러그들(195)이 형성될 수 있다. 플러그(195)는 제2 상부 절연막(190) 및 제1 상부 절연막(140)을 관통하여 캡핑 패드(130)의 상면과 접촉할 수 있다. 예를 들면, 플러그(195)는 비트 라인 콘택으로 제공될 수 있다.
콘택(192) 및 플러그(195)는 예를 들면, 텅스텐, 구리, 알루미늄 등과 같은 금속, 금속 실리사이드, 금속 질화물 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
제2 상부 절연막(190) 상에는 각각 플러그(195) 및 콘택(192)과 전기적으로 연결되는 비트 라인(도시되지 않음) 및 배선들(도시되지 않음)이 배열될 수 있다.
상술한 예시적인 실시예들에 따르면, 예를 들면 CSL로 제공되는 커팅 패턴(180)은 서로 교차하는 제1 커팅 패턴(182) 및 제2 커팅 패턴(184)을 포함할 수 있다. 제2 커팅 패턴(184)은 상기 게이트 라인 적층체들에 공통적으로 제공되어 GSL을 한정 또는 정의하는 패턴으로 제공될 수 있다. 또한, 제2 커팅 패턴(184)에 의해 상기 CSL이 형성되는 면적 또는 영역이 증가될 수 있다. 따라서, 상기 CSL을 통한 저항이 감소될 수 있으며, 상기 CSL과 연결되는 콘택 또는 배선 형성을 위한 면적이 증가될 수 있다.
일부 실시예들에 있어서, 상기 게이트 라인 적층체의 측부는 제1 커팅 패턴(182) 및 제2 커팅 패턴(184)에 의해 실질적으로 완전히 둘러싸일 수 있다. 예를 들면, 커팅 패턴(180)은 상기 게이트 라인 적층체의 측부를 감싸는 테두리로 제공될 수 있다.
또한, 제2 커팅 패턴(184)은 상기 확장 영역 및 상기 더미 영역 사이에 형성된 펜스(fence) 구조물로 제공될 수 있다. 예를 들면, 제2 커팅 패턴(184)은 상기 확장 영역 및/또는 상기 셀 영역으로부터 발생되는 스트레스의 확산을 차단하는 구조물로 기능할 수도 있다.
도 4 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 예를 들면, 도 4 내지 도 21은 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
구체적으로, 도 9, 도 12 및 도 19는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 4 내지 도 8, 도 10, 도 11, 도 13, 도 15, 도 17 및 도 20은 도 9, 도 12 및 도 19에 표시된 I-I'라인을 따라 상기 제1 방향으로 절단한 단면도들이다. 도 14, 도 16, 도 18 및 도 21은 도 12 및 도 19에 표시된 II-II'라인을 따라 절단한 단면도들이다.
도 4를 참조하면, 기판(100) 상에 층간 절연막들(102, 예를 들면 102a 내지 102g) 및 희생막들(104, 예를 들면 104a 내지 104f)을 교대로 반복적으로 적층하여 몰드 구조물(105)을 형성할 수 있다.
기판(100)은 예를 들면, 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)에 p형 불순물을 주입하여 p형 웰을 기판(100) 내부에 형성할 수 있다.
층간 절연막(102)은 실리콘 산화물 계열의 물질을 포함하도록 형성될 수 있다. 희생막(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막(104)은 실리콘 질화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 희생막(104)은 폴리실리콘을 포함하도록 형성될 수 있다.
층간 절연막(102) 및 희생막(104)은 화학 기상 증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 스퍼터링(sputtering) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다.
희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 도 4에서는 예시적으로 층간 절연막들(102) 및 희생막들(104)이 각각 7개 층 및 6개 층으로 형성되는 것으로 도시되었으나, 상기 수직형 메모리 장치의 집적도를 고려하여 상기 적층 수는 보다 증가될 수도 있다.
도 5를 참조하면, 최상층의 층간 절연막(102g) 상에 포토레지스트 패턴(110)을 형성할 수 있다. 이후, 포토레지스트 패턴(110)에 대해 예를 들면 제1 포토 마스크를 활용한 제1 사진 식각 공정을 통해 도 5에 표시된 "W1"의 길이만큼 포토레지스트 패턴(110)의 길이(예를 들면, 상기 제2 방향으로의 길이)를 감소시킬 수 있다. 길이가 축소된 포토레지스트 패턴(110)을 식각 마스크로 사용하여 최상층의 층간 절연막(102g) 및 최상층의 희생막(104f)를 부분적으로 제거할 수 있다.
도 6을 참조하면, 포토레지스트 패턴(110)에 대해 제2 포토 마스크를 활용한 제2 사진 식각 공정을 통해 포토레지스트 패턴(110)의 길이를 추가적으로 감소시킬 수 있다. 상기 제2 사진 식각 공정에 의해 포토레지스트 패턴의 길이는 "W2"의 길이만큼 더 감소될 수 있다.
길이가 축소된 포토레지스트 패턴(110)을 식각 마스크로 사용하여 1개 층의 층간 절연막(102) 및 1개 층의 희생막(104)에 해당하는 식각량으로 몰드 구조물(105)을 부분적으로 식각할 수 있다. 이에 따라, 도 6에 도시된 바와 같이, 층간 절연막(102f) 및 희생막(104e)에 의해 계단부가 생성될 수 있다.
예시적인 실시예들에 따르면, "W1" 표시된 길이는 "W2"로 표시된 길이보다 더 클 수 있으며, 예를 들면 "W1" 표시된 길이는 "W2"로 표시된 길이의 약 2배 이상일 수 있다.
도 7을 참조하면, 도 5를 참조로 설명한 바와 실질적으로 동일하거나 유사한 식각 공정을 반복적으로 수행할 수 있다. 이에 따라, 층간 절연막(102) 및 희생막(104)으로 구성된 복수의 계단부들을 생성시킴으로써 예비 계단형 몰드 구조물(105a)을 형성할 수 있다. 상기 계단부는 각각 도 6에 표시된 "W2"의 길이를 가질 수 있다.
예시적인 실시예들에 따르면, 예비 계단형 몰드 구조물(105a)에 있어서, 최하층의 층간 절연막(제1 층간 절연막)(102a) 및 최하층의 희생막(제1 희생막)(104a)은 실질적으로 식각되지 않고 잔류할 수 있다. 일부 실시예들에 있어서, 최하층의 희생막(104a) 직상의 층간 절연막(제2 층간 절연막)(102b) 역시 식각되지 않고 잔류할 수 있다.
포토레지스트 패턴(110)은 예비 계단형 몰드 구조물(105a) 형성 후에, 예를 들면 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 8을 참조하면, 예비 계단형 몰드 구조물(105a)을 덮는 몰드 보호막(115)을 형성할 수 있다.
예시적인 실시예들에 따르면, 몰드 보호막(115)은 최상층의 층간 절연막(102g) 및 제2 층간 절연막(102b)을 커버하며, 예비 계단형 구조물(105a)의 상기 계단부들을 커버할 수 있다. 일부 실시예들에 있어서, 몰드 보호막(115)의 상부를 예를 들면, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화할 수도 있다.
몰드 보호막(115)은 예를 들면, 테오스(TEOS), 피이오엑스(PEOX), 실록산, 실세스퀴옥산 등과 같은 실리콘 산화물 계열 물질을 사용하여 CVD 공정, 스핀 코팅 공정 등을 통해 형성될 수 있다.
도 9 및 도 10을 참조하면, 예비 계단형 몰드 구조물(105a)을 관통하는 채널 홀들(120)을 형성할 수 있다.
예를 들면, 몰드 보호막(115) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 상기 몰드 구조물의 층간 절연막들(102) 및 희생막들(104)을 식각하여 채널 홀(120)을 형성할 수 있다.
채널 홀(120)은 최상층의 층간 절연막(102g) 부터 최하층의 층간 절연막(102a)까지 상기 제1 방향을 따라 관통할 수 있다. 채널 홀(120)에 의해 기판(100)의 상면이 노출될 수 있다. 일부 실시예들에 있어서, 채널 홀(120) 형성을 위한 상기 건식 식각 공정에 의해 기판(100)의 상부도 부분적으로 식각될 수 있다.
상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다.
도 9에 도시된 바와 같이, 복수의 채널 홀들(120)이 최상층의 층간 절연막(102g)이 형성된 영역 내에서 상기 제2 방향을 따라 형성되어, 채널 홀 열이 정의될 수 있다. 또한, 복수의 상기 채널 홀 열들이 상기 제3 방향을 따라 형성될 수 있다. 인접하는 상기 채널 홀 열들에 포함된 채널 홀들(120)은 평면 방향에서 지그재그로 배치될 수 있다.
채널 홀(120) 형성 후, 상기 하드 마스크는 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 11을 참조하면, 채널 홀(120) 내에 유전막 구조물(122), 채널(124) 및 충진 패턴(126)을 포함하는 수직 채널 구조체(128)를 형성할 수 있다. 수직 채널 구조체(128) 상에는 채널 홀(120) 상부를 채우는 캡핑 패드(130)가 형성될 수 있다.
예시적인 실시예들에 따르면, 몰드 보호막(115)의 상면, 및 채널 홀들(120)의 측벽 및 저면들을 따라, 컨포멀하게 유전막을 형성할 수 있다. 이후, 예를 들면 에치-백 공정을 통해 몰드 보호막(115)의 상면 및 채널 홀들(120)의 상기 저면들 상에 형성된 상기 유전막의 부분들을 제거할 수 있다. 따라서, 각 채널 홀(120)의 상기 측벽 상에 잔류하는 상기 유전막의 부분에 의해 유전막 구조물(122)이 형성될 수 있다. 유전막 구조물(122)은 실질적으로 스트로우 형상 또는 실린더 쉘 형상을 가질 수 있다.
예를 들면, 상기 유전막은 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층시켜 형성될 수 있다. 예를 들면, 상기 유전막은 ONO 적층 구조로 형성될 수 있다.
이후, 몰드 보호막(115)의 상면, 유전막 구조물(122)의 내측벽 및 기판(100)의 상기 상면을 따라 채널막을 형성하고, 상기 채널막 상에 채널 홀들(120)의 나머지 부분을 채우는 충진막을 형성할 수 있다. 예를 들면, 몰드 보호막(115)의 상면이 노출될 때까지 상기 채널막 및 상기 충진막의 상부를 평탄화하여, 각 채널 홀(120) 내부에 채널(124) 및 충진 패턴(126)을 형성할 수 있다.
채널(124)은 예를 들면, 컵 형상을 가지며 기판(100)의 상기 상면과 접촉할 수 있다. 충진 패턴(126)은 채널(124)의 내부 공간에 수용된 필라 형상을 가질 수 있다. 일부 실시예들에 있어서, 상기 채널막은 채널 홀(120)을 완전히 채우도록 형성될 수도 있으며, 이 경우 상기 충진막 및 충진 패턴(126)의 형성은 생략될 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 충진막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 유전막, 상기 채널막 및 상기 충진막은 CVD 공정, PECVD 공정, ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
이후, 유전막 구조물(122), 채널(124) 및 충진 패턴(126)의 상부를 에치-백(etch-back) 공정을 통해 제거하여 리세스를 형성할 수 있다. 상기 리세스를 채우는 패드막을 몰드 보호막(115) 상에 형성하고, CMP 공정을 통해 몰드 보호막(115)의 상면이 노출될 때까지 상기 패드막을 평탄화하여 캡핑 패드(130)를 형성할 수 있다.
상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 포함하도록 스퍼터링 또는 ALD 공정을 통해 형성될 수 있다. 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
상술한 채널 홀 열의 배열에 대응하여 복수의 캡핑 패드들(130)이 몰드 보호막(115)의 상부 내에서 패드 열을 형성하며, 복수의 상기 패드 열들이 상기 제3 방향을 따라 배열될 수 있다. 또한, 상기 패드 열 아래에 채널 열이 정의되며, 복수의 상기 채널 열들이 상기 제3 방향을 따라 배열될 수 있다.
도 12 내지 도 14를 참조하면, 몰드 보호막(115) 상에 캡핑 패드들(130)을 덮는 제1 상부 절연막(140)을 형성할 수 있다. 제1 상부 절연막(140)은 예를 들면, 실리콘 산화물을 포함하도록 CVD 공정을 통해 형성될 수 있다. 이후, 제1 상부 절연막(140), 몰드 보호막(115) 및 예비 계단형 몰드 구조물(105a)을 예를 들면, 건식 식각 공정을 통해 식각하여 개구부(150)를 형성할 수 있다.
예시적인 실시예들에 따르면, 개구부(150)는 몰드 보호막(115) 및 예비 계단형 몰드 구조물(105a)을 관통 또는 절단하며, 제1 개구부(150a) 및 제2 개구부(150b)를 포함할 수 있다. 개구부(150)를 통해 기판(100)의 상기 상면이 노출될 수 있다. 또한, 개구부(150)의 측벽을 통해 절단된 층간 절연막들(102) 및 희생막들(104)의 측벽들이 노출될 수 있다.
제1 개구부(150a)는 상기 제2 방향으로 연장하며, 예비 계단형 몰드 구조물(105)을 절단할 수 있다. 또한, 복수의 제1 개구부들(150a)이 상기 제3 방향을 따라 형성될 수 있다.
제1 개구부들(150a)에 의해 상기 채널 열들이 상기 제3 방향을 따라 블록 또는 그룹 단위로 구분될 수 있다. 예를 들면, 도 12에 도시된 바와 같이, 이웃하는 제1 개구부들(150a) 사이에 4개의 상기 채널 열들이 포함될 수 있다. 그러나, 제1 개구부들(150a) 사이의 상기 채널 열들의 개수는 상기 수직형 메모리 장치의 회로 설계, 집적도 등을 고려하여 조절될 수 있다.
제2 개구부(150b)는 제1 개구부들(150a)과 교차하며, 제1 개구부들(150a)과 일체로 연결될 수 있다. 예를 들면, 제2 개구부(150b)는 상기 제3 방향으로 연장하며, 복수의 제1 개구부들(150a)의 말단부와 연결될 수 있다. 따라서, 제1 개구부들(150a)은 상기 말단부를 통해 제2 개구부(150b)에 의해 서로 병합(merging)될 수 있다.
예시적인 실시예들에 따르면, 제2 개구부(150b)는 제1 상부 절연막(140), 몰드 보호막(115), 제2 층간 절연막(102b), 제1 희생막(104a) 및 제1 층간 절연막(102a)을 관통할 수 있다. 상술한 바와 같이, 도 7에 도시된 예비 계단형 몰드 구조물(105a) 형성 시, 미식각된 제2 층간 절연막(102b), 제1 희생막(104a) 및 제1 층간 절연막(102a)이 제2 개구부(150b)에 의해 절단될 수 있다.
따라서, 도 13에 도시된 바와 같이, 제2 개구부(150b)에 의해 예비 계단형 몰드 구조물(105a)로부터 최하층의 계단부가 생성되어 계단형 몰드 구조물(105b)이 형성될 수 있다.
일부 실시예들에 있어서, 제2 층간 절연막(102b), 제1 희생막(104a) 및 제1 층간 절연막(102a) 중 제2 개구부(150b)에 의해 계단형 몰드 구조물(105b)로부터 분리된 부분들은 더미 층간 절연막(102a', 102b') 및 더미 희생막(104a')으로 잔류할 수 있다.
상술한 바와 같이, 개구부(150) 형성을 위한 식각 공정에 의해 계단형 몰드 구조물(105b)의 예를 들면, 상기 최하층 계단부를 함께 형성할 수 있다. 따라서, 상기 계단부들의 형성을 위해 예를 들면 도 5 내지 도 7을 참조로 설명한 공정들에서 사용되는 포토 마스크들의 개수를 줄일 수 있다. 그러므로, 계단형 몰드 구조물(105b) 형성을 위한 공정 비용을 감소시킬 수 있으며, 상기 계단부들 형성을 위한 포토 공정 마진을 증가시킬 수 있다.
도 15 및 도 16을 참조하면, 개구부(150)에 의해 측벽이 노출된 희생 막들(104)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생막들(104)은 실리콘 질화물에 식각 선택비를 갖는 식각액이 사용되는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 수 있다. 상기 식각 공정에 의해 더미 희생막(104a')도 함께 제거될 수 있다.
일부 실시예들에 있어서, 희생막(104)이 폴리실리콘을 포함하는 경우, 예를 들면 염소(Cl2) 가스를 활용한 기상 식각(Gas Phase Etching: GPE) 공정을 통해 희생막들(104)을 제거할 수도 있다.
희생막들(104)이 제거됨에 따라, 각 층의 층간 절연막들(102) 사이에 갭(gap)(160)이 형성되며, 갭(160)에 의해 수직 채널 구조체(128) 또는 유전막 구조물(122)의 외측벽이 일부 노출될 수 있다. 갭(160)은 상기 제2 방향으로 연장하며, 몰드 보호막(115)에 의해 차단될 수 있다. 예시적인 실시예들에 따르면, 최하층의 갭(160)은 제2 개구부(150b)와 연결될 수 있다.
도 17 및 도 18을 참조하면, 각 층의 갭(160) 내부에 인터페이스 막(175) 및 게이트 라인(170, 예를 들면 170a 내지 170f)을 형성할 수 있다.
인터페이스 막(175)은 예를 들면, 갭(160)을 정의하는 층간 절연막들(102) 및 몰드 보호막(115)의 표면들, 및 유전막 구조물(122)의 상기 외측벽을 따라 컨포멀하게 형성될 수 있다.
일부 실시예들에 있어서, 인터페이스 막(175)은 개구부(150)에 의해 노출된 층간 절연막 (102)의 상기 측벽 상에도 형성될 수 있다.
인터페이스 막(175)은 금속 산화물 및/또는 금속 질화물을 포함하도록 예를 들면, ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
인터페이스 막(175) 상에 갭들(160)을 완전히 채우며, 개구부(150)를 적어도 부분적으로 채우는 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 제1 상부 절연막(140)의 상면 상으로도 연장될 수 있다.
상기 게이트 전극막은 금속 혹은 금속 질화물을 포함하도록 형성될 수 있다. 예를 들어, 상기 게이트 전극막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨과 같은 금속 또는 상기 금속의 질화물을 포함하도록 형성될 수 있다. 일 실시예에 따르면, 상기 게이트 전극막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 상기 게이트 전극막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.
상기 게이트 전극막을 부분적으로 제거하여 각 층의 갭(160) 내부에 게이트 라인(170)을 형성할 수 있다. 예를 들면, 상기 게이트 전극막의 상부를 예를 들면, CMP 공정을 통해 제1 상부 절연막(140)의 상기 상면이 노출될 때까지 평탄화할 수 있다. 이후, 개구부(150) 내부 및 기판(100)의 상기 상면 상에 형성된 상기 게이트 전극막 부분을 제거함으로써 상기 게이트 전극막이 각 층의 갭들(160)에 따라 분리되어 게이트 라인들(170)이 형성될 수 있다.
게이트 라인들(170)은 기판(100)의 상기 상면으로부터 순차적으로 적층된 GSL(예를 들면, 170a), 워드 라인(예를 들면, 170b 내지 170e) 및 SSL(예를 들면, 170f)를 포함할 수 있다. 상기 GSL, 워드 라인 및 SSL의 적층 수는 상기 수직형 메모리 장치의 용량 및 회로 설계를 고려하여 증가될 수 있다.
일부 실시예들에 있어서, 더미 희생막(104a')이 제거된 공간에는 더미 인터페이스막(176) 및 더미 게이트 라인(171)이 형성될 수 있다.
게이트 라인들(170), 층간 절연막들(102), 및 게이트 라인들(170) 및 층간 절연막들(102) 내에 포함된 상기 채널 열들에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 제1 개구부들(150a)에 의해 서로 분리되며, 상기 제3 방향을 따라 배열될 수 있다. 또한, 각 게이트 라인 적층체에 속한 GSL(예를 들면, 170a)은 제2 개구부(150b)에 의해 정의 또는 한정될 수 있다.
도 19 내지 도 21을 참조하면, 이온 주입 공정을 수행하여 개구부(150)를 통해 노출된 기판(100) 상부에 불순물 영역(103)을 형성할 수 있다.
불순물 영역(103)은 개구부(150)의 연장 방향을 따라 형성될 수 있다. 제1 개구부(150a)를 통해 형성된 불순물 영역(103) 부분은 상기 제2 방향으로 연장하며, 제2 개구부(150b)를 통해 형성된 불순물 영역(103) 부분은 상기 제3 방향으로 연장할 수 있다.
개구부(150)의 측벽 상에 스페이서(185)를 형성할 수 있다. 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함하는 스페이서 막을 제1 상부 절연막(140)의 상면, 및 개구부(150)의 측벽 및 저면을 따라 ALD 공정을 통해 형성할 수 있다. 예를 들면, 이방성 식각 공정 또는 에치-백 공정을 통해 상기 스페이서 막을 부분적으로 제거하여 개구부(150)의 상기 측벽 상에 선택적으로 스페이서(185)를 형성할 수 있다.
일부 실시예들에 있어서, 개구부(150)의 상기 측벽 상에 먼저 스페이서(185)를 형성한 후, 개구부(150)를 통해 이온 주입 공정을 수행하여 불순물 영역(103)을 형성할 수도 있다.
이후, 개구부(150)의 나머지 부분을 채우는 커팅 패턴(180)을 형성할 수 있다. 예시적인 실시예들에 따르면, 개구부(150)를 충분히 채우는 제1 도전막을 제1 상부 절연막(140) 상에 형성할 수 있다. 상기 제1 도전막의 상부를 제1 상부 절연막(140)의 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 개구부(150) 내에서 연장하는 커팅 패턴(180)이 형성될 수 있다.
커팅 패턴(180)은 제1 개구부(150a)를 채우며 상기 제2 방향으로 연장하는 제1 커팅 패턴(182), 및 제2 개구부(150b)를 채우며 상기 제3 방향으로 연장하는 제2 커팅 패턴(184)으로 구분될 수 있다. 제2 커팅 패턴(184)은 복수의 제1 커팅 패턴들(184)의 말단부들과 연결될 수 있다. 일부 실시예들에 있어서, 커팅 패턴(180)이 전체적으로 하나의 단일 부재로서 제공될 수 있다.
제1 커팅 패턴(182)은 실질적으로 상기 게이트 라인 적층체를 정의하는 경계 패턴으로 기능할 수 있다. 제2 커팅 패턴(184)은 예를 들면, GSL을 한정하는 경계 패턴으로 기능할 수 있다.
상기 제1 도전막은 금속, 금속 질화물, 금속 실리사이드 및/또는 도핑된 폴리실리콘을 포함하도록 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다. 커팅 패턴(180)은 상기 수직형 메모리 장치의 CSL로 제공될 수 있다.
다시, 도 1 내지 도 3을 참조하면, 제1 상부 절연막(140) 상에 커팅 패턴(180) 및 스페이서(185)를 덮는 제2 상부 절연막(190)을 형성할 수 있다. 제2 상부 절연막(190)은 제1 상부 절연막(140)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함하도록 예를 들면, CVD 공정을 통해 형성될 수 있다.
이후, 제2 상부 절연막(190), 제1 상부 절연막(140), 몰드 보호막(115) 및 각 층의 층간 절연막(102)을 관통하여 각 층의 게이트 라인(170)과 접촉 또는 전기적으로 연결되는 콘택들(192, 예를 들면 192a 내지 192e)을 형성할 수 있다. 일부 실시예들에 있어서, 콘택들(192)은 각 층의 인터페이스 막(175)을 함께 관통하며, 게이트 라인(170)의 상면과 직접 접촉할 수 있다.
플러그(195)는 제2 상부 절연막(190) 및 제1 상부 절연막(140)을 관통하여 캡핑 패드(130)와 접촉 혹은 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 플러그(195) 및 콘택(192) 형성을 위한 콘택 홀들은 실질적으로 동일한 사진 식각 공정을 통해 형성될 수 있다. 이 경우, 상기 콘택 홀들을 채우는 제2 도전막을 형성한 후 상기 제2 도전막의 상부를 제2 상부 절연막(190)의 상면이 노출될 때까지 평탄화하여, 플러그들(195) 및 콘택들(192)을 실질적으로 동시에 형성할 수 있다. 상기 제2 도전막은 구리, 텅스텐, 알루미늄과 같은 금속을 포함하도록 스퍼터링 공정 또는 ALD 공정을 통해 형성될 수 있다.
이와는 달리, 플러그(195) 및 콘택들(192)은 서로 다른 식각 및 증착 공정을 통해 형성될 수 있다. 예를 들면, 콘택들(192)을 형성한 후, 콘택들(192)을 덮는 제3 상부 절연막(도시되지 않음)을 제2 상부 절연막(190) 상에 형성할 수 있다. 이후, 상기 제3 상부 절연막, 제2 상부 절연막(190) 및 제1 상부 절연막(140)을 관통하여 캡핑 패드(130)와 접촉 혹은 전기적으로 연결되는 플러그(195)를 형성할 수 있다.
일부 실시예들에 있어서, 제2 상부 절연막(190) 상에 플러그들(195) 및 콘택들(192)과 각각 전기적으로 연결되는 비트 라인 및 배선들을 더 형성할 수 있다.
도 22는 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 예를 들면, 도 22는 도 1의 I-I' 라인을 따라 상기 제1 방향으로 절단한 단면도이다.
도 22에 도시된 수직형 메모리 장치는 채널 기둥(101)의 추가를 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일한 구성 및/또는 구조를 포함할 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 22를 참조하면, 채널 기둥(101)은 도 9 및 도 10을 참조로 설명한 바와 같이 채널 홀(120) 형성 후, 채널 홀(120)에 의해 노출된 기판(100)의 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 유전막 구조물(122a), 채널(124a) 및 충진 패턴(126a)을 포함하는 수직 채널 구조체(128a)는 도 11을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 채널 기둥(101) 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 채널 기둥(101)의 상면은 제1 게이트 라인(170a)의 상면 및 제2 게이트 라인(170b)의 저면 사이에 위치할 수 있다. 예를 들면, 채널 기둥(101)은 GSL의 채널로서 기능할 수 있다. 인터페이스 막(175)은 상기 GSL의 게이트 절연막으로 기능할 수 있다.
일부 실시예들에 있어서, 도 22에 도시된 바와 같이, 채널 기둥(101)의 저부는 기판(100)의 상부에 부분적으로 삽입될 수 있다.
도 23은 일부 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 예를 들면, 도 23은 도 1의 II-II'라인을 따라 상기 제1 방향으로 절단한 단면도이다.
도 23에 도시된 수직형 메모리 장치는 수직 채널 구조체의 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일한 구성 및/또는 구조를 포함할 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 23을 참조하면, 기판(100) 내부를 통해 예를 들면, 인접하는 한 쌍의 상기 수직 채널 구조체들이 연통될 수 있다.
일부 예시적인 실시예들에 따르면, 기판(100)의 상부에는 트렌치(100a)가 형성될 수 있다. 상기 한쌍의 수직 채널 구조체들에 포함된 유전막 구조물(122b) 및 채널(124b)은 트렌치(100a)의 표면을 따라 형성되며 서로 연결될 수 있다. 또한, 충진 패턴(126b)은 채널(124b) 상에 형성되어 트렌치(100a) 및 한 쌍의 채널 홀들의 나머지 부분을 채울 수 있다.
도 24는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다. 도 24에 도시된 수직형 메모리 장치는 커팅 패턴의 형상 및/또는 구조를 제외하고는 도 1 내지 도 3을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일한 구성 및/또는 구조를 포함할 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 24를 참조하면, 기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 캡핑 패드(130) 및 수직 채널 구조체들은 제1 영역(I) 상에 분포되며, 층간 절연막(102) 및 게이트 라인들의 계단부들은 제2 영역(II) 상에 분포될 수 있다.
커팅 패턴(180a)은 제1 커팅 패턴(183) 및 제2 커팅 패턴(184)을 포함할 수 있다. 제1 커팅 패턴(183)은 상기 제2 방향으로 연장하며, 상기 제3 방향으로 복수의 제1 커팅 패턴들(183)이 배열될 수 있다. 제1 커팅 패턴들(183)에 의해 게이트 라인 적층체들이 분리될 수 있다. 콘택들(192)은 상기 게이트 라인 적층체에 포함된 각 층의 상기 게이트 라인의 상기 계단부와 연결될 수 있다.
제2 커팅 패턴(184)은 상기 제3 방향으로 연장되며, 복수의 제1 커팅 패턴들(183)이 제2 커팅 패턴(184)에 의해 서로 연결될 수 있다. 제2 커팅 패턴(184)은 제2 영역(II) 및 제3 영역(III)의 경계부에 배치되며, GSL을 한정 또는 정의할 수 있다. 커팅 패턴(180)의 측벽은 스페이서(185a)에 의해 둘러싸일 수 있다.
예시적인 실시예들에 따르면, 제2 커팅 패턴(184)은 제1 커팅 패턴들(183)의 말단부들로부터 내측에서 제1 커팅 패턴들(183)과 연결될 수 있다. 예를 들면, 제1 커팅 패턴(183)은 제2 커팅 패턴(184)으로부터 제2 영역(II) 쪽으로 연장되는 제1 부분(183a), 및 제2 커팅 패턴(184)으로부터 제3 영역(III) 쪽으로 연장되는 제2 부분(183b)을 포함할 수 있다.
제2 부분(183b)은 제3 영역(III)으로 돌출될 수 있으며, 제2 부분(183b)을 잔류시킴으로써, 예를 들면 GSL을 절단하는 제2 커팅 패턴(184)의 정렬 마진을 증가시킬 수 있다. 또한, 제2 부분(183b)에 의해 CSL의 면적 또는 부피가 증가되어 저항이 감소될 수 있다. 일 실시예에 있어서, 제2 부분(183b)을 CSL과 연결되는 콘택 또는 플러그 연결을 위한 탭(tab)으로 활용할 수도 있다.
도 25 및 도 26은 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도이다. 예를 들면, 도 26은 도 25에 표시된 I-I'라인을 따라 상기 제1 방향으로 절단한 단면도이다.
도 25 및 도 26을 참조하면, 상기 수직형 메모리 장치는 제1 영역(I) 및 제2 영역(III) 상에서 도 1 내지 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 수직형 메모리 장치는 제3 영역(III) 상에서 더미 커팅 패턴(186)을 더 포함할 수 있다. 더미 커팅 패턴(186)의 측벽 상에는 더미 스페이서(187)가 형성될 수 있다.
더미 커팅 패턴(186)은 제2 커팅 패턴(184)과 실질적으로 동일하거나 유사한 형상을 가지며, 제1 및 제2 커팅 패턴들(182, 184)과 상기 제2 방향으로 이격되어 배치될 수 있다. 예시적인 실시예들에 따르면, 더미 커팅 패턴(186)은 상기 제3 방향으로 연장하며, 제1 상부 절연막(140), 몰드 보호막(115), 더미 층간 절연막(102b', 102a'), 더미 인터페이스 막(176) 및 더미 게이트 라인(171)을 관통할 수 있다.
일부 실시예들에 있어서, 더미 커팅 패턴(186) 아래의 기판(100) 상부에는 더미 불순물 영역(103a')이 형성되며, 더미 커팅 패턴(186)은 더미 불순물 영역(103a')과 접촉할 수 있다.
예시적인 실시예들에 따르면, 커팅 패턴(180) 형성을 위한 개구부(150, 도 1 내지 도 3 참조) 및 더미 커팅 패턴(186) 형성을 위한 더미 개구부는 실질적으로 동일한 식각 공정을 통해 동시에 형성될 수 있다. 상기 더미 개구부에 의해 개구부(150) 형성 시 발생되는 식각 로드(load)가 완화 또는 분산될 수 있다. 따라서, 커팅 패턴(180)의 구조적, 기계적 안정성 및 신뢰성이 향상될 수 있다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도들이다. 예를 들면, 도 28은 하나의 셀 블록에 있어서, 게이트 라인들의 배열을 개략적으로 도시한 평면도이다. 도 1 내지 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 27 및 도 28을 참조하면, 상기 수직형 메모리 장치 또는 기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II) 상에 층간 절연막들(202) 및 게이트 라인들(270) 교대로 반복적으로 적층될 수 있다. 제1 영역(I) 상에는 캡핑 패드들(130), 및 층간 절연막들(202) 및 게이트 라인들(270)을 관통하는 수직 채널 구조체들이 배열될 수 있다. 제2 영역(II) 상에는 층간 절연막들(202) 및 게이트 라인들(270)의 계단부들이 배열될 수 있다. 제3 영역(III) 상에는 더미 층간 절연막(202b') 및 더미 게이트 라인(도시되지 않음)이 잔류할 수 있다.
커팅 패턴은 층간 절연막들(202) 및 게이트 라인들(270)을 소정의 단위로 절단하며, 제1 커팅 패턴(200), 제2 커팅 패턴(210) 및 서브-커팅 패턴(205)을 포함할 수 있다. 제1 커팅 패턴(200) 및 제2 커팅 패턴(210)의 측벽들 상에는 스페이서(220)가 형성되며, 서브-커팅 패턴(205)의 측벽 상에는 서브-스페이서(225)가 형성될 수 있다,
제1 커팅 패턴(200)은 상기 제2 방향으로 연장하며, 상기 제3 방향을 따라 복수로 배열될 수 있다. 예시적인 실시예들에 따르면, 상기 제3 방향으로 이웃하는 제1 커팅 패턴들(200)에 의해 셀 블록(CB) 단위가 정의될 수 있다. 제2 커팅 패턴(210)은 상기 제3 방향으로 연장하며, 복수의 제1 커팅 패턴들(200)과 연결 또는 병합될 수 있다. 제2 커팅 패턴(210)에 의해 예를 들면, GSL의 상기 제2 방향으로의 길이가 한정될 수 있다.
서브-커팅 패턴(205)은 제1 커팅 패턴(200)과 같이 상기 제2 방향으로 연장될 수 있다. 서브-커팅 패턴(205)은 상기 제3 방향으로 이웃하는 제1 커팅 패턴들(200) 사이에 배열되며, 제2 커팅 패턴(210)과는 물리적으로 분리될 수 있다. 예시적인 실시예들에 따르면, 서브-커팅 패턴(205)은 평면 방향에서 상기 제2 방향으로 제2 커팅 패턴(210)과 이격될 수 있다.
예시적인 실시예들에 따르면, 도 28에 도시된 바와 같이, 서브-커팅 패턴(205)은 상기 제1 방향을 따라 연장하며, 예를 들면 SSL(270g) 및 워드 라인들(270f 내지 270b)을 절단하며, GSL(270a)은 서브-커팅 패턴(205)에 의해 완전히 분리되지 않을 수 있다. 일부 실시예들에 있어서, 서브-커팅 패턴(205)은 GSL(270a)의 계단부를 부분적으로 절단할 수 있다.
일부 실시예들에 있어서, 도 27에 도시된 바와 같이, 상기 제3 방향으로 인접한 제1 커팅 패턴들(200)에 의해 셀 블록(CB)이 정의되며, 셀 블록(CB) 내에서 2개의 서브 블록들(예를 들면, 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2))이 서브-커팅 패턴(205)에 의해 정의될 수 있다.
예를 들면, 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2)의 SSL(270g) 및 워드 라인들(270f 내지 270b)은 서로 서브-커팅 패턴(205)에 의해 물리적으로 분리될 수 있다. 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2)은 GSL(270a)을 서로 공유할 수 있다. 도 28에 도시된 바와 같이, 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2) 내에서 단일 부재로 연결된 GSL(270a)이 제공될 수 있다.
콘택들(230, 예를 들면 230a 내지 230e)은 게이트 라인들(270)의 상부에서 게이트 라인들(270)의 각 계단부에 연결될 수 있다. 일부 실시예들에 있어서, 예를 들면, SSL(270g)에 연결되는 콘택 및 워드 라인들(270f 내지 270b)에 연결되는 콘택들(예를 들면, 230b 내지 230e)은 서브 블록(SUB1, SUB2) 마다 별개로 제공될 수 있다. GSL(270a)에 연결되는 콘택(230a)은 셀 블록(CB) 단위로 제공될 수 있다. 예를 들면, GSL(270a)에 연결되는 콘택(230a)은 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2)에 대해 공통으로 제공될 수 있다.
상술한 바와 같이, 서브-커팅 패턴(205)을 형성하여, 셀 블록(CB)을 예를 들면, GSL(270a)을 공유하는 서브 블록들로 구분시킬 수 있다. 또한, GSL(270a)과 전기적 연결을 위한 콘택의 수를 감소시킬 수 있다. 따라서, 콘택(230) 형성 마진을 확보하고, 상기 수직형 메모리 장치의 동작 효율성을 향상시킬 수 있다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다. 도 29에 도시된 수직형 메모리 장치는 SSL 커팅 패턴(240)의 추가를 제외하고는 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조들을 포함할 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 29를 참조하면, SSL 커팅 패턴(240)은 제1 영역(I) 상에 형성되며, 상기 제1 방향으로 층간 절연막들(102) 및 게이트 라인들을 관통할 수 있다.
예시적인 실시예들에 따르면, SSL 커팅 패턴(240)에 의해 각 게이트 라인 적층체에 속한 SSL(예를 들면, 170f, 도 2 참조)이 절단될 수 있다. 예를 들면, SSL 커팅 패턴(240)에 의해 상기 각 게이트 라인 적층체에 속한 SSL(170f)이 2개의 단위로 분리될 수 있다.
일부 실시예들에 있어서, 워드 라인들(예를 들면, 170e 내지 170b) 및 GSL(170a)의 계단부들은 SSL 커팅 패턴(240)에 의해 절단되지 않을 수 있다. 예를 들면, SSL 커팅 패턴(240)은 제1 영역(I) 상에 선택적으로 형성될 수 있다.
예를 들면, SSL 커팅 패턴(240)은 도 5 내지 도 7을 참조로 설명한 바와 같이, 예비 계단형 몰드 구조물(105a) 형성 후에, 수직 채널 구조체(128, 도 11 참조) 형성 전에 형성될 수 있다. 일부 실시예들에 있어서, SSL 커팅 패턴(240)은 수직 채널 구조체(128) 형성 후 개구부(150, 도 12 참조) 형성 전에 형성될 수도 있다.
SSL 커팅 패턴(240)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도이다. 도 1 내지 도 3, 도 27 및 도 28, 또는 도 29를 참조로 설명한 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 30을 참조하면, 예를 들면 도 27 및 도 28을 참조로 설명한 바와 같이, 커팅 패턴은 제1 커팅 패턴(200) 및 제2 커팅 패턴(210)을 포함할 수 있다. 상기 제3 방향으로 인접하는 제1 커팅 패턴들(200)에 의해 예를 들면, 셀 블록(CB)이 정의될 수 있다. 제1 커팅 패턴(200)은 상기 제2 방향으로 연장하며, 층간 절연막들(302) 및 게이트 라인들을 관통할 수 있다.
제2 커팅 패턴(220)은 상기 제3 방향으로 연장하며, 제1 커팅 패턴들(200)과 병합될 수 있다. 제2 커팅 패턴(210)은 제2 영역(II) 및 제3 영역(III)의 경계부에 형성되며, 제2 커팅 패턴(210)에 의해 절단된 더미 층간 절연막(302b')이 제3 영역(III) 상에 잔류할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 방향으로 인접하는 제1 커팅 패턴들(200) 사이에 서브-커팅 패턴(207)이 배치될 수 있다. 서브-커팅 패턴(207)에 의해 하나의 셀 블록(CB)이 예를 들면, 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2)으로 구분될 수 있다.
예시적인 실시예들에 따르면, 서브-커팅 패턴(207)은 중간에 단절 영역(250)을 포함할 수 있다. 일부 실시예들에 있어서, 평면 방향에서 제1 영역(I)과 오버랩되도록 형성될 수 있다. 단절 영역(250)을 통해 각 층의 게이트 라인 및 층간 절연막(302)은 하나의 셀 블록(CB) 내에서 서로 연결될 수 있다. 예를 들면, 도 30에 도시된 바와 같이 상기 각 층의 게이트 라인 및 층간 절연막(302)은 평면 방향에서 "H"자 형상을 가질 수 있다.
일부 실시예들에 있어서, 도 29를 참조로 설명한 바와 같이, 제1 영역(I) 상에 SSL 커팅 패턴(240)이 형성되어, SSL을 더 작은 단위로 분리시킬 수 있다.
각 층의 게이트 라인의 계단부에는 콘택들(235, 예를 들면 235a 내지 235e)이 연결될 수 있다. 상술한 바와 같이, 단절 영역(250)을 통해 상기 게이트 라인들이 서로 연결될 수 있으므로, 콘택들(235)은 하나의 셀 블록(CB) 내에서 서로 다른 서브 블록들(SUB1, SUB2)로 분산되어 배열될 수 있다.
예를 들면, 도 30에 도시된 바와 같이, 콘택들(235)은 평면 방향에서 제1 서브 블록(SUB1) 및 제2 서브 블록(SUB2) 상에서 교대로 지그재그로 배열될 수 있다.
상술한 바와 같이, 상기 수직형 메모리 장치의 회로 설계에 따라, 상기 커팅 패턴의 형성과 함께, 상기 서브-커팅 패턴 및/또는 상기 SSL 커팅 패턴을 활용하여, 상기 수직형 메모리 장치의 동작 단위를 조절할 수 있다. 또한, 상기 게이트 라인들에 연결되는 상기 콘택들의 수를 감소시켜 상부 배선 형성을 위한 패터닝 마진을 확보할 수 있다.
전술한 예시적인 실시예들에 따른 수직형 메모리 장치는 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 비휘발성 메모리 장치에 적용되어 공정 및 동작의 편의성, 신뢰성을 향상시킬 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 채널 기둥
102, 202: 층간 절연막 103: 불순물 영역
105: 몰드 구조물 105a: 예비 계단형 몰드 구조물
105b: 계단형 몰드 구조물 110: 포토레지스트 패턴
115: 몰드 보호막 120: 채널 홀
122, 122a, 122b: 유전막 구조물 124, 124a, 124b: 채널
126, 126a: 충진 패턴 128, 128a: 수직 채널 구조체
130: 캡핑 패드 140: 제1 상부 절연막
150: 개구부 150a: 제1 개구부
150b: 제2 개구부 160: 갭
170, 270: 게이트 라인 175: 인터페이스 막
180: 커팅 패턴 182, 183, 200: 제1 커팅 패턴
184, 210: 제2 커팅 패턴 185, 185a: 스페이서
186: 더미 커팅 패턴 187: 더미 스페이서
190: 제2 상부 절연막 192, 230: 콘택
195: 플러그 205: 서브-커팅 패턴
225: 서브-스페이서 240: SSL 커팅 패턴
250: 단절 영역

Claims (10)

  1. 기판;
    상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들;
    상기 채널들을 감싸며 상기 제1 방향을 따라 서로 이격되도록 적층되고, 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 연장하는 복수의 게이트 라인들;
    상기 게이트 라인들을 절단하며 연장하는 제1 커팅 패턴; 및
    상기 제1 커팅 패턴과 교차하며 병합되는 제2 커팅 패턴을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 커팅 패턴은 상기 제2 방향으로 연장하며, 상기 기판의 상기 상면에 대해 평행하며 상기 제2 방향과 교차하는 제3 방향을 따라 복수의 상기 제1 커팅 패턴들이 배열되고,
    상기 제2 커팅 패턴은 상기 제3 방향으로 연장하며 복수의 상기 제1 커팅 패턴들과 병합되는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제2 커팅 패턴은 복수의 상기 제1 커팅 패턴들의 말단부들과 병합되는 수직형 메모리 장치.
  4. 제2항에 있어서, 상기 제2 커팅 패턴은 복수의 상기 제1 커팅 패턴들의 말단부들의 내측에서 상기 제1 커팅 패턴들과 병합되는 수직형 메모리 장치.
  5. 제2항에 있어서, 상기 제3 방향으로 연장하며, 상기 게이트 라인들 및 상기 제2 커팅 패턴과 상기 제2 방향으로 이격된 더미 커팅 패턴을 더 포함하는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층되는 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인들 및 스트링 선택 라인(String Selection Line: SSL)을 포함하고,
    상기 제1 커팅 패턴은 상기 SSL, 상기 워드 라인들 및 상기 GSL을 상기 제1 방향으로 함께 절단하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 제2 커팅 패턴은 상기 GSL의 상기 제2 방향으로의 길이를 한정하는 수직형 메모리 장치.
  8. 기판;
    상기 기판 상에 배치되며,
    상기 기판의 상면에 대해 수직한 제1 방향으로 연장하는 채널들; 및
    상기 채널들을 감싸며 상기 제1 방향을 따라 서로 이격되어 적층되고, 각각 상기 기판의 상기 상면에 대해 평행한 제2 방향으로 연장하는 게이트 라인들을 포함하며, 상기 기판의 상기 상면에 대해 평행하며 상기 제2 방향과 교차하는 제3 방향을 따라 배열되는 복수의 게이트 라인 적층체들; 및
    상기 게이트 라인 적층체들의 측부를 상기 제2 방향 및 상기 제3 방향을 따라 둘러싸는 공통 소스 라인(Common Source Line: CSL)을 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 게이트 라인 적층체의 상기 게이트 라인들은 계단 형상으로 적층되며, 상기 공통 소스 라인은 상기 제2 방향으로 연장되는 제1 부분들 및 상기 제3 방향으로 연장되는 제2 부분을 포함하는 수직형 메모리 장치.
  10. 제8항에 있어서, 상기 공통 소스 라인의 상기 제1 부분에 의해 상기 게이트 라인 적층체들이 분리되며,
    상기 공통 소스 라인의 상기 제2 부분에 의해 상기 게이트 라인들 중 최하층의 게이트 라인의 계단부가 정의되는 수직형 메모리 장치.
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