KR19990057329A - 반도체 소자의 캐패시터 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽식각시 펜스의 무너짐을 방지할 수 있는 기술에 관한 것이다.
이를 위해 본 발명은 일측과 타측에 홈을 구비하는 제 1절연막 상부의 제 2절연막이 노출될때 까지 식각하여 홈 상부의 일측과 타측에 각각 반사방지막패턴과 제 3절연막패턴, 제 1폴리실리콘막패턴을 형성한 후, HF 케미컬을 이용하여 5 ∼ 15초 동안 클리닝공정을 실시함으로서 코아-산화막인 제 3절연막의 손실을 유발하여 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽을 식각할때 측벽 펜스가 두꺼워져 펜스의 무너짐을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.

Description

반도체 소자의 캐패시터 제조방법
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽식각시 펜스의 무너짐을 방지할 수 있는 기술에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 하나의 트랜지스터와 하나의 캐패시터로 사용되는 DRAM 소자에서는 셀 크기와 토폴러지(Topologe)는 작아지는 반면 대용량의 캐패시터가 요구 되고 있다.
일반적으로 캐패시터 용량은 로 알려져 있다. 따라서 용량(C)를 극대화 시키는 방법은 면적(A)를 넓게 하거나, 전극판 간격(d)를 좁게 하거나 또는 유전 상수가 높은 물질을 사용하는데 유전 상수가 높은 물질은 예를들어 Ta2O5, TiO2, SrTiO3등이 있으나, 상기 박막의 특성이나 신뢰도에서 그 특성이 우수하지 못하다.
한편, 면적(A)를 극대화 시키는 방향으로 기술들이 개발되고 있으나, 제한된 셀 면적에서 (A)를 극대화시키면 필연적으로 저장전극의 높이가 증가하거나, 제조공정이 복잡해진다.
도 1 은 종래 기술에 따른 반도체 소자의 캐패시터 공정단면도이다.
먼저, 반도체 기판(도시 안됨) 상부에 하부구조물(도시 안됨)로 필드산화막, 게이트산화막, 게이트전극, 소오스/드레인 전극으로 구성되는 모스 전계효과 트랜지스터를 형성한 후, 제 1절연막(10)과 제 2절연막(12)을 순차적으로 형성한다.
이 때, 상기 제 1절연막(10)은 비.피.에스.지(BoroPhosphoSilicate Glass 이하, BPSG)막으로, 제 2절연막(12)은 테오스(Tetra ethyl ortho silicate 이하, TEOS)막으로 형성한다.
다음, 상기 제 2절연막(12)에서 식각마스크로 이용하여 상기 제 1절연막(10)의 일정 깊이가 노출되는 일측과 타측에 홈(14a, 14b)를 동시에 형성한다.
그 다음, 상기 구조의 전표면에 제 1폴리실리콘막(16)과 피.에스.지(PhosphoSilicate Glass 이하, PSG)막으로 이루어진 제 3절연막(18)을 순차적으로 형성하고 패터닝한 다음, 전표면에 제 2폴리실리콘막(20)을 형성한다.
상기한 종래 기술에 따르면, 제 1폴리실리콘막 및 PSG막을 패터닝한후 측벽(sidewall)을 형성전 HF 케미컬을 이용하여 1초간 세정한 다음, 측벽형성 공정을 진행하고 식각하여 실린더형의 캐패시터를 형성한다.
그러나, 실린더형 캐패시터를 형성하기 위해 측벽식각시 측벽의 마이크로-브리지(μ-bridge)현상을 막기 위하여 과도식각을 실시함으로서 이에 따라 필연적으로 펜스가 형성되는데 코어(core)-산화막을 제거하기 위해 습식식각하여 O/N/O 구조의 유전체막을 형성전 프리-클리닝(pre-cleaning)하는 도중에 펜스(fence)가 무너지게 되어 캐패시터의 정전용량 감소 및 무너진 측벽이 측벽사이에 브리지를 형성하여 소자의 공정수율을 떨어뜨리는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 일측과 타측에 홈을 구비하는 제 1절연막 상부의 제 2절연막이 노출될때 까지 식각하여 홈 상부의 일측과 타측에 각각 반사방지막패턴과 제 3절연막패턴, 제 1폴리실리콘막패턴을 형성한 후, HF 케미컬을 이용하여 5 ∼ 15초 동안 클리닝공정을 실시함으로서 코아-산화막인 제 3절연막의 손실을 유발하여 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽을 식각할때 측벽 펜스가 두꺼워져 펜스의 무너짐을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그목적이 있다.
도 1 은 종래 기술에 따른 반도체 소자의 캐패시터 공정단면도
도 2a 내지 도 2h 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도
<도면의 주요 부분에 대한 부호의 설명>
10, 30 : 제 1절연막 12, 32 : 제 2절연막
14a, 14b, 34a, 34b : 홈 16, 36 : 제 1폴리실리콘막
18, 38 : 제 3절연막 20, 42 : 제 2폴리실리콘막
40 : 반사방지막
상기 목적을 달성하기 위해 본 발명에 따르면,
반도체 기판 상에 제 1절연막과 제 2절연막을 순차적으로 형성하는 공정과,
상기 제 2절연막에서 식각마스크를 이용하여 제 1절연막이 노출되는 홈을 일측과 타측에 형성하는 공정과,
상기 구조의 전표면에 제 1폴리실리콘막을 형성하는 공정과,
상기 홈을 메꾸는 제 3절연막을 형성하는 공정과,
상기 제 3절연막 상부에 반사방지막을 형성하는 공정과,
상기 반사방지막에서 식각마스크로 상기 제 2절연막이 노출될때 까지 순차적으로 식각하여 상기 홈 상부의 일측과 타측에 반사방지막패턴과 제 3절연막패턴, 제 1폴리실리콘막패턴을 형성하는 공정과,
상기 구조에서의 클리닝공정으로 상기 반사방지막 하부가 언더컷이지게 형성하는 공정과,
상기 구조의 전표면에 제 2폴리실리콘막을 형성하는 공정과,
상기 제 2폴리실리콘막을 전면식각하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2h 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(도시 안됨) 상부에 하부구조물(도시 안됨)로 필드산화막, 게이트산화막, 게이트전극, 소오스/드레인 전극으로 구성되는 모스 전계효과 트랜지스터를 형성한 후, 제 1절연막(30)과 제 2절연막(32)을 순차적으로 형성한다.
이 때, 상기 제 1절연막(30)은 BPSG막으로, 제 2절연막(32)은 피.이.테오스(PE-Tetra ethyl ortho silicate 이하, PE-TEOS)막으로 형성한다.
다음, 상기 제 2절연막(32)에서 식각마스크를 이용하여 제 1절연막(30)이 노출되는 홈(34a, 34b)을 일측과 타측에 형성한다.(도 2a 참조)
그 다음, 상기 구조의 전표면에 도전층 재질의 제 1폴리실리콘막(36)을 형성한다.(도 2b 참조)
다음, 상기 홈(34a, 34b)을 메꾸는 제 3절연막(38)을 형성한다.
여기서, 상기 제 3절연막(38)은 코아(core)산화막으로서 PSG막으로 형성한다.(도 2c 참조)
그 다음, 상기 제 3절연막(38) 상부에 질화막 재질의 반사방지막(40)을 형성한다.
여기서, 상기 반사방지막(40)은 150 ∼ 350Å 두께로 형성되며, 펜스(fence)의 무너짐을 방지하는 역활을 한다.(도 2d 참조)
다음, 상기 반사방지막(40)에서 식각마스크로 상기 제 2절연막(32)이 노출될때 까지 순차적으로 식각하여 상기 홈(34a, 34b) 상부의 일측과 타측에 반사방지막(40)패턴과 제 3절연막(38)패턴, 제 1폴리실리콘막(36)패턴을 형성한다.(도 2e 참조)
그 다음, 상기 구조에서의 클리닝공정으로 상기 반사방지막(40) 하부가 언더컷이진 패턴을 형성한다.
여기서, 상기 클리닝공정은 HF 케미컬을 이용하여 5 ∼ 15초 동안 실시함으로서 코아-산화막인 제 3절연막(38)의 손실(loss)을 유발하여 후속공정의 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽식각시 펜스의 두께를 두껍게하여 펜스의 무너짐을 방지할 수 있다.(도 2f 참조)
다음, 상기 구조의 전표면에 측벽역활을 하는 제 2폴리실리콘막(42)을 형성하고 전면식각하여 실린더 형태의 저장전극을 형성한 다음, 후속공정의 유전체막 및 플레이트전극을 형성하여 정전용량이 증가된 캐패시터를 형성한다.(도 2g 및 도 2h 참조)
상기한 바와같이 본 발명에 따르면, 측벽(sidewall) 형성시 프로파일(profile)의 탑(top)쪽에 코아-산화막 손실 만큼의 굴곡을 주어 측벽식각시 측벽 펜스가 두꺼워져 펜스의 무너짐을 막을 수 있어 그로 인한 파티클(particle)을 줄일 수 있으며, 전극간의 접촉면적 증가로 캐패시터의 정전용량이 증가시키며, 리프레쉬(refresh) 테스트시 비트(bit) 패일(fail)을 감소시켜 소자의 공정수율을 향상시키는 이점이 있다.

Claims (4)

  1. 반도체 기판 상에 제 1절연막과 제 2절연막을 순차적으로 형성하는 공정과,
    상기 제 2절연막에서 식각마스크를 이용하여 제 1절연막이 노출되는 홈을 일측과 타측에 형성하는 공정과,
    상기 구조의 전표면에 제 1폴리실리콘막을 형성하는 공정과,
    상기 홈을 메꾸는 제 3절연막을 형성하는 공정과,
    상기 제 3절연막 상부에 반사방지막을 형성하는 공정과,
    상기 반사방지막에서 식각마스크로 상기 제 2절연막이 노출될때 까지 순차적으로 식각하여 상기 홈 상부의 일측과 타측에 반사방지막패턴과 제 3절연막패턴, 제 1폴리실리콘막패턴을 형성하는 공정과,
    상기 구조에서의 클리닝공정으로 상기 반사방지막 하부가 언더컷이지게 형성하는 공정과,
    상기 구조의 전표면에 제 2폴리실리콘막을 형성하는 공정과,
    상기 제 2폴리실리콘막을 전면식각하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제 1 항에 있어서, 상기 제 1,2,3절연막은 각각 BPSG막, PETEOS막, PSG막으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제 1 항에 있어서, 상기 반사방지막은 150 ∼ 350Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  4. 제 1 항에 있어서, 상기 클리닝공정은 HF 케미컬을 이용하여 5 ∼ 15초 동안 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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