KR19990065382A - 캐패시터 측벽에 스페이서를 구비한 반도체 메모리 장치의제조 방법 및 그 구조 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것이다. 본 발명에 따르면, 캐패시터 측벽에 스페이서를 형성한 뒤, 그 상부에 절연막을 형성하여 셀 영역과 코어 영역간의 단차를 감소시킨다. 이와 같이 셀 영역과 코어 영역간의 단차를 감소시킴으로써, 상기 절연막 상부에 형성되는 메탈 라인들간의 브리지가 발생되지 않는다.

Description

캐패시터 측벽에 스페이서를 구비한 반도체 메모리 장치의 제조 방법 및 그 구조

본 발명은 반도체 메모리 장치의 제조 방법 및 그 구조에 관한 것으로, 특히 메모리 셀과 코어 영역간의 단차를 개선한 반도체 메모리 장치 및 그 구조에 관한 것이다.

최근 반도체 메모리 장치의 집적도가 증가됨에 따라 하나의 칩당 단위 셀의 면적 또한 급격히 감소되거 있다. 이처럼 단위 셀의 면적이 감소됨에 따라, 메모리 셀 내에 캐패시터를 형성할 수 있는 면적 또한 감소되고 있는 실정이다.

메모리 셀중에서도 특히, 디램셀은 캐패시터의 용량이 동작속도 및 동작특성을 좌우하게 되므로, 캐패시터의 용량을 증가시키기 위한 캐패시터 제조방법이 무엇보다도 절실히 요구되고 있는 실정이다. 이와 같은 요구로 인해 본 반도체 제조 분야에서는, 반도체 메모리 셀의 제한된 단위 면적당 캐패시턴스를 증가시키기 위한 하나의 방법으로서, 비트 라인 상부에 캐패시터를 형성하는 비트 라인 상 캐패시터(Capacitor Over Bit-line ; 이하 COB라 칭함) 공정을 사용하기 시작하였고, 더 나아가 이를 응용하여 원통(cylinder)형, 박스(box)형, 핀(fin)형 등의 3차원적 구조의 스택형 캐패시터들을 제조하기에 이르렀다. 그러나 상기한 스택형 캐패시터제조 방법은 캐패시터의 구조를 변화시키는 방법으로서, 제한된 단위 면적내에 보다 큰 표면적을 가지는 캐패시터를 형성하기 위해서 캐패시터의 높이를 점차 증가시키게 되었다. 그 결과, 셀 영역과 셀을 제외한 영역간의 단차짐이 커지게 되어 후속의 사진 공정을 실시하는 과정에서 노광시 빔(beam)의 포커스 마진이 줄어들게 되어 메탈 라인들간에 브리지가 발생하거나, 메탈 라인의 두께가 디자인 룰에 비해 얇게 형성되는 문제점이 발생하게 된다. 따라서 본 분야에서는, 이와 같은 문제를 해소하기 위해 상기 셀과 코어 영역간의 단차를 줄이기 위한 방법으로서, 캐패시터의 플레이트 전극을 형성한 뒤 BPSG(Boron Phosphorud Silica Glass)막을 형성하는 방법을 사용하였다.

도 1은 종래 방법에 따라 제조된 반도체 메모리 장치의 단면도로서, 상기 메탈 라인들간의 브리지를 발생시키는 스페이서 메탈 118이 형성되어 있는 상태를 나타낸다. 도 1을 참조하면, 소자분리막 102에 의해 활성 영역과 비활성 영역이 정의되어 있는 반도체 기판 100에 워드 라인으로서 기능하는 게이트 전극과 드레인 및 소오스 영역으로서 기능하는 불순물 확산 영역으로 이루어진 트랜지스터(도시되지 않음)와 비트 라인 104, 그리고 층간 절연막 106 및 상기 층간 절연막 106이 식각되는 것을 방지하기 위한 식각 방지막 108을 형성한다. 이어서, 상기 트랜지스터의 소오스 영역을 노출시키는 개구를 형성한 뒤, 도전물을 채워넣어 스토리지 전극 110을 형성한 뒤, 그 상부에 차례로 고유전막 112, 플레이트 전극 114을 더 형성하여 캐패시터를 완성한다. 그리고 상기 플레이트 전극 114 상부에 상기 캐패시터가 형성되어 있는 셀 영역과 그 주변 영역인 코어 영역간의 단차를 줄이기 위한 절연막, 예컨대 BPSG 116을 형성한 뒤, 그 상부에 메탈 라인을 형성함으로써 반도체 메모리 장치를 완성한다. 이와 같이 종래에는 셀 영역과 코어 영역간의 단차를 단차를 줄이기 위한 방법으로서, 캐패시터의 플레이트 전극 114을 형성한 뒤 BPSG(Boron Phosphorud Silica Glass) 116을 더 형성하여 단차를 줄이고자 하였으나, 셀 영역과 코어 영역간의 단차가 매우 심하여 완전한 단차해소는 이루지는 못하였다. 그 결과, 상기 BPSG 116 상부에 메탈 라인을 형성하는 과정에서, 상기 캐패시터가 형성되어 있는 셀 영역과 그 주변의 코어 영역간의 경사가 큰 부분에서는, 메탈이 완전히 제거되지 않아 스페이서 메탈 118이 남게 된다. 이러한 스페이서 메탈 118로 인해, 패터닝된 메탈 라인들간에 브리지가 발생되어 반도체 메모리 장치의 신뢰성 저하 및 동작의 불량이 유발되는 문제가 완전히 해소되지 못하였다.

메탈 라인들간의 브리지 발생을 해소하기 위한 또 다른 방법으로서, 셀 영역과 코어 영역 전면에 형성되는 BPSG막의 각도를 조정하기도 하였으나, 이 방법 또한 공정 변동으로 인해 단차 문제를 완전히 해소하지 못하였다.

따라서 본 발명의 목적은, 셀과 코어 영역간의 단차를 감소시키기 위한 반도체 장치의 제조 방법을 제공하는데 있다.

본 발명의 다른 목적은, 셀과 코어 영역간의 단차를 감소시켜 메탈과 메탈간의 브리지 또는 얇아지는 문제를 해소할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.

상기의 목적들을 달성하기 위해서 본 발명은, 하부 전극과 상부 전극 사이에 유전체막이 개재되어 있는 캐패시터를 구비하는 반도체 메모리 장치의 제조 방법에 있어서, 상기 상부 전극의 전면 상부에 제1절연막을 형성하는 단계와; 상기 제1절연막을 식각하여 상기 상부 전극 측벽에 스페이서를 형성하는 단계와; 상기 스페이서가 형성되어 있는 상부 전극 상부에 제2절연막을 전면 형성한 뒤, 메탈 라인들을 형성함으로써 반도체 메모리 장치를 완성하는 단계를 포함함을 특징으로 하는 방법을 제공한다.

또한 상기 목적들을 달성하기 위해서 본 발명은, 하부 전극과 상부 전극 사이에 유전체막이 개재되어 있는 캐패시터를 구비하는 반도체 메모리 장치에 있어서, 상기 상부 전극의 전면 상부에 형성되어 있는 제1절연막과; 상기 제1절연막을 식각함으로서 상기 상부 전극 측벽에 형성된 스페이서와; 상기 스페이서가 형성되어 있는 상부 전극의 전면 상부에 형성되어 있는 제2절연막 및 상기 제2절연막 상부에 형성되어 있는 메탈 라인들을 구비함을 특징으로 하는 장치를 제공한다.

도 1은 종래 방법에 따라 제조된 반도체 메모리 장치의 단면도

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다. 발명의 도면들 중 동일한 기능 또는 동일 재질의 막들은 이해의 편의를 제공하기 위해 가능한한 동일한 부호들로 나타내었으며, 통상적인 제조공정의 분위기 및 특성들은 본 발명의 요지를 모호하지 않게 하기 위해 상세히 설명되지 않는다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.

먼저 도 2a를 참조하면, 캐패시터 상부에 스페이서를 형성하기 위한 제1절연막 216을 증착하는 단계가 도시되어 있다. 반도체 기판 200에 소자분리막 202를 형성하여 활성 영역과 비활성 영역을 정의한 뒤, 상기 활성 영역에 워드 라인으로서 기능하는 게이트 전극과, 드레인 및 소오스 영역으로서 기능하는 불순물 확산 영역을 형성하여 트랜지스터(도시되지 않음)를 완성한다, 이어서, 비트 라인 204 및 층간 절연막 206, 그리고 후속의 식각공정으로부터 상기 층간 절연막 206이 식각되는 것을 방지하기 위한 식각 방지막 208을 형성한 뒤, 캐패시터의 하부 전극으로서 기능하는 스토리지 전극 210을 형성한다. 상기 스토리지 전극 210은, 상기 트랜지스터의 소오스 영역을 노출시키는 개구를 형성한 뒤, 도전물을 채워넣음으로써 형성하는 것이 통상적이다. 상기 스토리지 전극 210을 형성한 뒤, 그 상부에 고유전막 212을 개재하여 플레이트 전극 214을 더 형성함으로써 캐패시터를 완성한다. 그리고 나서, 상기 캐패시터가 형성되어 있는 반도체 기판 전면 상부에 제1절연막 216을 형성한다. 상기 제1절연막 216은, 유동성이 없는 산화막등이나 유동성이 있는 BPSG등으로 형성하는 것이 바람직하다.

도 2b는 상기 제1절연막 216을 에치백하여 캐패시터 측벽에 스페이서 107를 형성하는 단계이다. 도면을 참조하면, 상기 스토리지 전극 210, 고유전막 212 및 스토리지 전극 214이 적층된 구조의 캐패시터 및 반도체 기판 전면 상부에 형성된 제1절연막 216에 전면 에치백을 실시하여 스페이서 107을 형성한다. 상기 스페이서 107은 상기 캐패시터의 측벽에 형성되어, 후속의 공정에서 증착되는 또 다른 절연막의 굴곡을 완만하게 형성되도록 하는 지지대와 같은 역할을 하게 된다.

도 2C는 본 발명에 따라 반도체 메모리 장치를 완성하는 단계이다. 상기 캐패시터 측벽에 스페이서 107가 형성되어 반도체 기판 200 전면 상부에 제2절연막 218을 형성한다.바람직하게는, 상기 제2절연막 218을 형성하는 단계 이전에, 상기 플레이트 전극 214을 패터닝한다. 상기 제2절연막 218은 유동성이 있는 막질로서, 예컨대 BPSG, PSG등으로 형성한다. 상기 제2절연막 218은, 상기 캐패시터 측벽에 형성되어 있는 스페이서 217로 인해, 굴곡이 심하지 않은 완만한 곡선을 이루며 형성되어진다. 이어서, 상기 완만하게 형성된 제2절연막 218 상부에 메탈을 형성한 뒤, 이를 패터닝하여 메탈 라인들을 형성한다. 상기 메탈 라인을 패터닝함에 있어서, 하부에 완만한 곡선으로 형성되어 있는 제2절연막 217으로 인해 스페이서 메탈이 발생되지 않아 브리지가 발생되는 문제를 해소할 수 있다.

상기한 바와 같이 본 발명에 따르면, 캐패시터 측벽에 스페이서를 형성한 뒤, 그 상부에 절연막을 형성하므로 셀 영역과 코어 영역간의 단차를 감소시킨다. 이와 같이 셀 영역과 코어 영역간의 단차를 감소시킴으로 인해, 상기 절연막 상부에 형성되는 메탈 라인들간에 브리지를 발생되지 않는 효과를 거둘 수 있다.

상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

1. 하부 전극과 상부 전극 사이에 유전체막이 개재되어 있는 캐패시터를 구비하는 반도체 메모리 장치의 제조 방법에 있어서,

   상기 캐패시터 상부 전극 상부에 제1절연막을 형성하는 단계와;

   상기 제1절연막을 식각하여 상기 상부 전극 측벽에 스페이서를 형성하는 단계와;

   상기 스페이서가 형성되어 있는 상부 전극 상부에 제2절연막을 전면 형성한 뒤, 메탈 라인들을 형성함으로써 메탈 라인들간에 브리지가 유발되지 않는 반도체 메모리 장치를 완성하는 단계를 포함함을 특징으로 하는 방법.
2. 제 1항에 있어서, 상기 제2절연막을 형성하기 전에 상기 상부 전극을 패터닝하는 단계를 더 포함함을 특징으로 하는 방법.
3. 제 1항에 있어서, 상기 제2절연막은 캐패시터 상부 전극 측벽에 형성된 스페이서로 인해 단차가 완만하게 형성됨을 특징으로 하는 방법.
4. 제 1항에 있어서, 상기 메탈 라인들은 상기 제2절연막의 완만한 단차로 인해 브리지 또는 얇아지는 현상이 해소되거나 적어도 최소화됨을 특징으로 하는 방법.
5. 제 1항에 있어서, 상기 제1절연막은 산화막 또는 유동성이 있는 물질로서, 예를 들어 비피에스지, 또는 피에스지등으로 형성함을 특징으로 하는 방법.
6. 제 1항에 있어서, 상기 제 2절연막은 유동성이 있는 물질로서, 예컨대 비피에스지, 또는 피에스지등으로 형성함을 특징으로 하는 방법.
7. 하부 전극과 상부 전극 사이에 유전체막이 개재되어 있는 캐패시터를 구비하는 반도체 메모리 장치에 있어서,

   상기 캐패시터 상부 전극 상부에 형성되어 있는 제1절연막과;

   상기 제1절연막을 식각함으로서 상기 상부 전극 측벽에 형성된 스페이서와;

   상기 스페이서가 형성되어 있는 상부 전극의 전면 상부에 형성되어 있는 단차가 완만한 제2절연막 및 상기 제2절연막 상부에 형성되어 있는 메탈 라인들을 구비함을 특징으로 하는 장치.
8. 제 7항에 있어서, 상기 제2절연막은 스페이서로 인해 단차가 완만하게 형성됨을 특징으로 하는 장치.
9. 제 7항에 있어서, 상기 메탈 라인들은 상기 제2절연막의 완만한 단차로 인해 브리지 또는 얇아지는 현상이 해소되거나 적어도 최소화됨을 특징으로 하는 장치.
10. 제 7항에 있어서, 상기 제1절연막은 산화막 또는 유동성이 있는 물질로서, 예컨대 비피에스지, 또는 피에스지등임을 특징으로 하는 장치.
11. 제 7항에 있어서, 상기 제 2절연막은 유동성이 있는 물질로서, 예컨대 비피에스지, 또는 피에스지등임을 특징으로 하는 장치.