JP2848260B2

JP2848260B2 - 半導体装置およびその製造方法

Info

Publication number: JP2848260B2
Application number: JP7013143A
Authority: JP
Inventors: 直之吉田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-01-30
Filing date: 1995-01-30
Publication date: 1999-01-20
Anticipated expiration: 2014-01-20
Also published as: JPH08204150A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にスタック型ダイナミックＲＡＭおよ
びその製造方法に関する。

【０００２】

【従来の技術】近年、ＬＳＩの高集積化に伴い、電荷を
蓄積するためのキャパシタ面積はますます小さくなり、
ソフトエラーに強い充分な容量が得られなくなってい
る。単位占有面積あたりのキャパシタ面積を増加させる
ために、サイドウォール付きスタック構造や円筒型スタ
ック構造のメモリセルが提案されている。

【０００３】まずサイドウォール付きスタック型ダイナ
ミックＲＡＭについて図４，図５を参照して説明する。
まず、図４（ａ）に示すように、Ｐ型シリコン基板１の
表面に選択酸化法を用いて厚さ４００ｎｍのフィールド
酸化膜２を形成して活性領域を区画する。次に、活性領
域の表面にゲート酸化膜３を形成しゲート電極４Ｇ、ソ
ース・ドレイン領域５−１，５−２を形成する。４Ｗは
隣接するワード線の一部をなすゲート電極配線である。
次に厚さ８００ｎｍのＢＰＳＧ膜６を堆積した後に、Ｎ
型不純物拡散層（ソース・ドレイン領域の一方５−２）
にまで達する０．５μｍ角程度のコンタクトホール９を
形成する。次に厚さ４００ｎｍの第１の多結晶シリコン
膜７と厚さ１００ｎｍの２酸化シリコン膜８を順次堆積
する。次に、リソグラフィー技術を用いて第１の多結晶
シリコン膜７および２酸化シリコン膜８をパターニング
する。２酸化シリコン膜８は、波長３６５ｎｍのｉ線に
よる露光時に多結晶シリコン膜の表面からの反射による
悪影響を低減する防眩膜である。つまり２酸化シリコン
膜８を設けない場合に比較してパターニング精度が向上
する。ここで防眩膜というのは、多結晶シリコン膜に直
接フォトレジスト膜を設けるときの界面の反射を低減す
るためのもので、理想的には反射防止膜が好ましいが、
種々の材料上等の制約があるので、必ずしも反射を防止
できなくてもよい。

【０００４】次に、図４（ｂ）に示すように、厚さ１０
０ｎｍの第２の多結晶シリコン膜１１を堆積する。次に
異方性エッチングにより第２の多結晶シリコン膜１１を
異方性の反応性イオンエッチングにより選択的に除去し
て、図４（ｃ）に示すように、側壁１１ａを形成する。
この場合、２酸化シリコン膜８のエッチング終点を分光
分析法などで検出することにより、オーバーエッチング
を避けることができる。次に、図５に示すように、誘電
体膜１２を形成し、多結晶シリコン膜でなる上部電極
（セルプレート１３）を形成する。

【０００５】次に円筒型のスタック型ダイナミックＲＡ
Ｍについて図６，図７を参照して説明する。図６（ａ）
に示すように、ＢＰＳＧ膜６を堆積するところまでは、
サイドウォール付きスタック型ダイナミックＲＡＭの場
合と同様である。次に厚さ３００ｎｍの第１の多結晶シ
リコン膜７Ａを堆積する。次にＮ型不純物拡散層（５−
２）に達する０．５μｍ角程度のコンタクトホール９を
開孔する。

【０００６】次に図６（ｂ）に示すように、厚さ１００
ｎｍの第２の多結晶シリコン膜１１Ａを堆積する。

【０００７】次に図７（ａ）に示すように、リソグラフ
ィー技術を用いてパターニングしてキャパシタの下部電
極の形成を終る。次に、図７（ｂ）に示すように、誘電
体膜１２を形成し、セルプレート１３を形成する。

【０００８】なお、円筒型なる語は厳密にいうと正しく
ない。一端が閉じられたパイプ型とでもいうべきである
が、ここでは慣用に従って円筒型と称することにする。

【０００９】

【発明が解決しようとする課題】上述したサイドウォー
ル付きスタック構造は、隣接するメモリセルのキャパシ
タの下部電極の間隔（図４（ｃ）のｄ）をリソグラフィ
ーの限界解像度より側壁１１ａの厚さの２倍分狭くする
ことができるため、キャパシタ面積を増大できる。しか
し、下部電極がコンタクトホールを完全に埋めてしまっ
ているので円筒型スタック構造に比較すると半導体基板
の占有面積当りの容量値は大きくならない。

【００１０】また、円筒型スタック構造は、コンタクト
ホールの内壁部を積極的に容量値に寄与させているので
占有面積当りの容量値を大きくできる。また、コンタク
トホール形成のための露光時に反射率の高い多結晶シリ
コン膜があるので焦点合せを正確に行なわないと反射光
の影響によりコンタクトホールの大きさがばらついてし
まい、フォーカスマージンが狭くなり、再現性よく製造
する上での障害がある。この問題点は、第１の多結晶シ
リコン膜７Ａを厚さ１００ｎｍの２酸化シリコン膜など
の防眩膜で被覆してからコンタクトホールを形成すれば
防止できる。しかし、そうすると、ＢＰＳＧ膜上で下部
電極の厚さが２酸化シリコン膜（容量値に寄与しない）
厚さだけ大きくなり、メモリセル部と周辺回路部との段
差が増大し、後工程のアルミニウム系配線の形成が困難
になってしまうので利用できない。

【００１１】ところでサイドウォール付円筒型のキャパ
シタを実現できれば容量値を増大できることは容易に着
想されるところである。そこでまずサイドウォール付き
を出発点にして円筒型化することを考えてみる。まず、
第１の多結晶シリコン膜７の厚さを薄くしてコンタクト
ホールを埋めてしまわないようにしなければならない
が、そうすると側壁１１ａの形成方法はさておいて仮令
形成できたとしてもその高さが低くなってしまう。ま
た、多結晶シリコン膜の高い反射率の悪影響をさけるた
めの防眩膜の形成をどのように組み入れることができる
かということが問題となる。

【００１２】次に、円筒型にサイドウォールをつけるこ
とを考えてみると、例えば第１の多結晶シリコン膜を形
成し、コンタクトホールを形成し、更にパターニングし
てから第２の多結晶シリコン膜を堆積し、異方性エッチ
ングを行なうことによって一応形成可能である。その場
合、多結晶シリコン膜の反射率の問題は残孔し、コンタ
クトホール底部でＮ型拡散層（５−２）が露出し損傷を
うけるのを避ける工夫が必要となる。

【００１３】従って、本発明の目的は、サイドウォール
付きと円筒型の双方の利点を併せ持つキャパシタを有す
る半導体装置およびそれを再現性よく実現できる製造方
法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
その表面部に選択的に形成された第１導電型不純物拡散
層を有する第２導電型半導体基板上の絶縁膜の表面から
前記第１導電型不純物拡散層に達して設けられたコンタ
クトホール上にこれと連結する開口を有して前記コンタ
クトホール周辺の前記絶縁膜の表面を被覆する第１の導
電膜でなる環状導電体と、前記環状導電体の外周側面を
被覆する第２の導電膜でなる第１の側壁と、前記コンタ
クトホールの底面を被覆する第１の部分ならびに前記コ
ンタクトホールの側面および前記環状導電体の開口の側
面を被覆するパイプ状の第２の部分を有する第３の導電
膜でなる第２の側壁とからなる下部電極を有するスタッ
ク型キャパシタを備え、前記第１、第２および第３の導
電膜がいずれも第１導電型多結晶シリコン膜であるとい
うものである。

【００１５】

【００１６】また、本発明の半導体装置の製造方法は、
その表面部に選択的に形成された第１導電型不純物拡散
層を有する半導体基板上に第１の絶縁膜、第１の導電膜
および露光時の防眩膜となる第２の絶縁膜を順次に堆積
したのち、フォトリソグラフィー技術により、前記第２
の絶縁膜の表面から前記第１導電型不純物拡散層に達す
る貫通孔を設けることにより前記第１の導電膜および第
１の絶縁膜にそれぞれ開口およびコンタクトホールを形
成し、フォトリソグラフィー技術により前記貫通孔の外
側を囲む領域の前記第２の絶縁膜および第１の導電膜を
除去して環状導電膜を形成する工程と、前記貫通孔に対
応した溝が残る程度の厚さの第２の導電膜を全面に堆積
し、フォトレジスト膜を形成し全面露光し現像すること
によって前記溝部に所定量残存させてエッチング用マス
クを形成し、異方性エッチングにより前記第２の導電膜
を選択的に除去するとともに前記第２の絶縁膜を除去
し、前記エッチング用マスクを除去することにより、前
記環状導電体の外周側面を被覆する第１の側壁と前記コ
ンタクトホールの底面を被覆する第１の部分ならびに前
記コンタクトホールの側面および前記環状導電体の開口
の側面を被覆するパイプ状の第２の部分を有する第２の
側壁とを形成する工程とによりスタック型キャパシタの
下部電極を形成する工程を有するというものである。

【００１７】ここで、第１および第２の導電膜をいずれ
も例えば第１導電型多結晶シリコン膜とし、第２の絶縁
膜を酸化シリコン膜とすることができる。

【００１８】

【作用】下部電極がコンタクトホール上に開口を有する
環状導電体と、環状導電体の外周側面を被覆する第１の
側壁（サイドウォール）と、コンタクトホールの内壁を
被覆する第２の側壁とからできているので、従来の円筒
型の下部電極の外周に第１の側壁を設けたものと同じ表
面積にできる。

【００１９】第１の導電膜の表面を第２の絶縁膜でなる
防眩膜で被覆してからコンタクトホールを設け、パター
ニングするので露光時の反射光の影響を軽減できる。更
に、溝部にエッチング用マスクを形成してから異方性ド
ライエッチングを行なって、第１，第２の側壁を形成す
るのでコンタクトホール底面に第２の導電膜を残すこと
ができる。また、この異方性ドライエッチングで第２の
導電膜を残すことができる。また、この異方性ドライエ
ッチングで第２の絶縁膜を除去できるばかりでなく、こ
の第２の絶縁膜のエッチング終点を検出すれば、オーバ
ーエッチングにより側壁の高さが低くなるのを避けるこ
とができる。

【００２０】

【実施例】次に本発明について図面を参照して説明す
る。

【００２１】図１（ａ）〜（ｃ），図２は本発明の一実
施例について説明するための工程順に示す半導体チップ
の縦断面図である。

【００２２】まず、図１（ａ）に示されるようにＰ型シ
リコン基板１の表面に選択酸化法を用いて厚さ４００ｎ
ｍのフィールド酸化膜２を形成して活性領域を区画す
る。次に活性領域の表面にゲート酸化膜３を形成し、多
結晶シリコン膜やポリサイド膜などを形成しパターニン
グすることによりゲート電極４Ｇやゲート電極配線４Ｗ
を形成する。ここで、活性領域上でゲート電極と称し、
フィールド酸化膜上に延在している部分をゲート電極配
線と称している。これらのものは、ワード線の一部をな
している。図示した４Ｇと４Ｗは隣接するワード線に属
している。次にイオン注入法を利用してソース・ドレイ
ン領域５−１，５−２（Ｎ型不純物拡散層）を形成す
る。次に厚さ８００ｎｍのＢＰＳＧ膜６を堆積した後
に、厚さ４００ｎｍのＮ型にドーピングされた第１の多
結晶シリコン膜７Ｂを堆積する。次に厚さ１００ｎｍの
２酸化シリコン膜を堆積する。次にＮ型拡散層５−２に
まで達する０．５μｍ角程度の貫通孔９Ａを形成する。
ここで貫通孔のＢＰＳＧ膜６以下の部分をスルーホール
９Ａ−１，第１の多結晶膜７Ｂ部分を開口９Ａ−２と称
することにする。この貫通孔９Ａを形成するためのｉ線
を使用したフォトリソグラフィー工程で、第１の多結晶
シリコン膜７Ｂの表面を防眩膜（８）で被覆した状態で
フォトレジスト膜の露光を行なうのでフォーカスマージ
ンが狭くなるのは避けられる。

【００２３】次に図１（ｂ）に示すように、リソグラフ
ィー技術を用いて２酸化シリコン膜８および第１の多結
晶シリコン膜７Ｂをパターニングして、環状導電体７Ｂ
ａを形成する。このときも、２酸化シリコン膜８が防眩
膜として作用するので精度のよいパターニングができ
る。

【００２４】次に厚さ１００ｎｍのＮ型にドーピングさ
れた第２の多結晶シリコン膜１１Ｂを堆積した後、フォ
トレジスト膜を塗布法で形成し、露光量を調整して全面
露光を行い、厚さ５００ｎｍ程度のフォトレジスト膜を
貫通孔９Ａに対応する溝１０の底部にのみエッチング用
マスク１２として残存させる。続いて第２の多結晶シリ
コン膜８および２酸化シリコン膜８を異方性エッチング
（ＨＢｒとＣｌ₂の混合ガスを使用する反応性イオンエ
ッチング）で除去することにより、図１（ｃ）に示すよ
うに第１の側壁１１Ｂａ，第２の側壁（１１Ｂｂ−１，
１１Ｂｂ−２）を形成する。このエッチングの終点の検
出は分光分析により、例えばＳｉがエッチングされると
きに発光する光を検出して行なう。この発光強度は第２
の多結晶シリコン膜１１Ｂの平坦部がエッチングされる
ときに強くなり、２酸化シリコン膜８がエッチングされ
始めると弱くなり、第１の多結晶シリコン膜７Ｂがエッ
チングされ始めると再び強くなるので、その時点でエッ
チングを中止すればよい。このようにして、オーバーエ
ッチングを最小限に留めることができる。また、溝１０
の底部にはエッチング用マスク１２があるのでコンタク
トホール底部の第２の多結晶シリコン膜はエッチバック
されずに残っている。次にフォトレジスト膜（１２）を
剥離する。

【００２５】次に、図２に示すように、誘電体膜１２を
形成し、セルプレート１３を形成する。

【００２６】こうして形成された半導体装置は、その表
面部に選択的に形成されたＮ型不純物拡散層５−１，５
−２を有するＰ型シリコン基板１上のＢＰＳＧ膜６の表
面からＮ型不純物拡散層５−２に達して設けられたコン
タクトホール９Ａ−１上にこれと連結する開口９Ａ−２
を有してコンタクトホール９Ａ−１周辺のＢＰＳＧ膜６
の表面を被覆する第１の多結晶シリコン膜でなる環状導
電体７Ｂａと、環状導電体７Ｂａの外周側面を被覆する
第２の多結晶シリコン膜でなる第１の側壁１１Ｂａと、
コンタクトホール９Ａ−１の底面を被覆する第１の部分
１１Ｂｂ−１ならびにコンタクトホール９Ａ−１の側面
および環状導電体７Ｂａ被覆するパイプ状の第２の部分
１１Ｂａ−２を有する第３の多結晶シリコン膜でなる第
２の側壁とからなる下部電極を有するスタック型キャパ
シタを備えるというものである。

【００２７】本実施例の容量値の増大について従来例と
比較して説明する。図３は各種のキャパシタの下部電極
の容量値に寄与する面積（キャパシタ面積）を見積るた
めの斜視図である。

【００２８】単純スタック型（図５で側壁１１ａのない
もの）では、図３（ａ）に示す直方体の表面積から底面
の面積を引いたものがキャパシタ面積であり、４．４μ
ｍ²となる。円筒型（図７（ｂ））では図３（ｂ）に示
すように、これに、０．３μｍ角，高さ１．１μｍの角
柱の側面の面積が加わり、５．９２μｍ²となる。サイ
ドウォール付（図５）では、図３（ｃ）に示すように、
側壁の厚さが０．１μｍとすると、５．３６μｍ²とな
る。本実施例のものでは、図３（ｄ）に示すように、こ
れに０．３μｍ角，高さ１．１μｍの角柱の側面の面積
１．５２μｍ²が加わり、６．８５μｍ²となる。これ
は、サイドウォール付きの１．２８倍、円筒型の１．１
６倍にあたる。

【００２９】以上、第１，第２の側壁を形成するための
異方性エッチングで２酸化シリコン膜を除去してしまう
例について述べた。この異方性エッチングを２酸化シリ
コン膜８の表面が露出した時点で中止し、次いで２酸化
シリコン膜を選択エッチングしてもよい。そうすると、
環状導電体７Ｂａの表面から約１００ｎｍ上方に伸びた
第１，第２の側壁を形成できるので容量値を大きくする
のに有利である。

【００３０】防眩膜としては２酸化シリコン膜のほか窒
化チタン膜を用いることができる。第１，第２の導電膜
としては多結晶シリコン膜のほかタングステンやモリブ
デン膜などの高融点金属膜を用いることができる

【発明の効果】以上説明したように本発明による半導体
装置はサイドウォール付きでかつ円筒型のスタック型キ
ャパシタを有しているので、キャパシタ面積を増大させ
ることができ、小さい表面積でも十分なキャパシタ容量
を確保して、ソフトエラーに強いＤＲＡＭを得ることが
できる。

【００３１】また、本発明による半導体装置の製造方法
では、コンタクトホールの環状導電体を形成するときの
露光時に第１の導電膜の表面が防眩膜で被覆されている
ので、フォーカスマージンの拡大あるいは正確なパター
ニングが可能となり均一なキャパシタを再現性よく形成
できる。この防眩膜は第１，第２の側壁を形成するため
の反応性イオンエッチングの終点の検出に利用できる。
またこのエッチング時にコンタクトホールに対応する溝
の底面をフォトレジスト膜でなるエッチング用マスクで
保護しているので第１導電膜不純物拡散層が損傷するの
を防ぐことができる。このように、本発明の半導体装置
の製造方法は防眩膜を有効に使用して再現性よくサイド
ウォール付きの円筒型スタック構造のキャパシタを有す
るＤＲＡＭなどの半導体装置が得られる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例について説明するための
（ａ）〜（ｃ）に分図して示す工程順断面図である。

【図２】図１に続いて示す断面図である。

【図３】各種のキャパシタのキャパシタ面積の見積りを
するための斜視図である。

【図４】サイドウォール付きスタック構造のＤＲＡＭに
ついての説明のための（ａ）〜（ｃ）に分図して示す工
程順断面図である。

【図５】図４に続いて示す断面図である。

【図６】円筒型スタック構造のＤＲＡＭについての説明
のための（ａ），（ｂ）に分図して示す工程順断面図で
ある。

【図７】図６に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。

【符号の説明】

１Ｐ型シリコン基板２フィールド酸化膜３ゲート酸化膜４Ｇゲート電極４Ｗゲート電極配線５−１，５−２ソース・ドレイン領域（Ｎ型不純物
拡散層）６ＢＰＳＧ膜７，７Ａ，７Ｂ第１の多結晶シリコン膜８２酸化シリコン膜９，９Ａ−１コンタクトホール９Ａ貫通孔９Ａ−２開口１０溝１１，１１Ａ，１１Ｂ第２の多結晶シリコン膜１１ａ側壁（サイドウォール）１１Ｂａ第１の側壁１１Ｂｂ−１第２の側壁の第１の部分１１Ｂｂ−２第２の側壁の第１の部分１２誘電体膜１３セルプレート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】その表面部に選択的に形成された第１導
電型不純物拡散層を有する第２導電型半導体基板上の絶
縁膜の表面から前記第１導電型不純物拡散層に達して設
けられたコンタクトホール上にこれと連結する開口を有
して前記コンタクトホール周辺の前記絶縁膜の表面を被
覆する第１の導電膜でなる環状導電体と、前記環状導電
体の外周側面を被覆する第２の導電膜でなる第１の側壁
と、前記コンタクトホールの底面を被覆する第１の部分
ならびに前記コンタクトホールの側面および前記環状導
電体の開口の側面を被覆するパイプ状の第２の部分を有
する第３の導電膜でなる第２の側壁とからなる下部電極
を有するスタック型キャパシタを備え、前記第１、第２
および第３の導電膜がいずれも第１導電型多結晶シリコ
ン膜であることを特徴とする半導体装置。
【請求項２】その表面部に選択的に形成された第１導
電型不純物拡散層を有する半導体基板上に第１の絶縁
膜、第１の導電膜および露光時の防眩膜となる第２の絶
縁膜を順次に堆積したのち、フォトリソグラフィー技術
により、前記第２の絶縁膜の表面から前記第１導電型不
純物拡散層に達する貫通孔を設けることにより前記第１
の導電膜および第１の絶縁膜にそれぞれ開口およびコン
タクトホールを形成し、フォトリソグラフィー技術によ
り前記貫通孔の外側を囲む領域の前記第２の絶縁膜およ
び第１の導電膜を除去して環状導電膜を形成する工程
と、前記貫通孔に対応した溝が残る程度の厚さの第２の
導電膜を全面に堆積し、フォトレジスト膜を形成し全面
露光し現像することによって前記溝部に所定量残存させ
てエッチング用マスクを形成し、異方性エッチングによ
り前記第２の導電膜を選択的に除去するとともに前記第
２の絶縁膜を除去し、前記エッチング用マスクを除去す
ることにより、前記環状導電体の外周側面を被覆する第
１の側壁と前記コンタクトホールの底面を被覆する第１
の部分ならびに前記コンタクトホールの側面および前記
環状導電体の開口の側面を被覆するパイプ状の第２の部
分を有する第２の側壁とを形成する工程とによりスタッ
ク型キャパシタの下部電極を形成する工程を有すること
を特徴とする半導体装置の製造方法。
【請求項３】第１および第２の導電膜がいずれも第１
導電型多結晶シリコン膜であり、第２の絶縁膜が酸化シ
リコン膜である請求項２記載の半導体装置の製造方法。