KR930011231A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

반도체 메모리 장치 및 그 제조방법 Download PDF

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강창석
김영욱
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김광호
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Abstract

내용 없음

Description

반도체 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 트렌치 셀과 AST셀을 비교한 레이아웃도.
제2a도 내지 제2d도는 종래의 기술에 의한 반도체 메모리 장치의 제조공정을 도시한 공정순서도.
제3도는 본 발명에 따른 반도체 메모리 장치의 단면도.
제4a도 내지 제4f도는 본 발명에 따른 반도체 메모리 장치의 제조공정을 도시한 일실시예의 공정순서도.

Claims (8)

  1. 반도체 기판상에 소오스, 드레인 및 게이트 전극을 구비하는 한개의 트랜지스터와 한개의 트렌치형 또는 스택-트렌치 병합형 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서, 그 일부분은 상기 트랜지스터의 소오스영역과 연결되어 상기 캐패시터의 스토리지전극과 상기 트랜지스터의 소오스영역을 전기적으로 연결시키는 도전층을 구비하여 이루어짐을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 도전층은 상기 트랜지스터를 절연시키기 위한 절연막과 상기 캐패시터의 스토리지전극과의 사이에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 도전층은 약 500Å~1000Å정도의 두께로 형성된 불순물이 도핑된 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 기판상에 소오스, 드레인 및 게이트 전극을 구비하는 한개의 트랜지스터와, 한개의 트렌치형 또는 스택-트렌치 병합형 캐패시터로 이루어진 메모리 셀을 복수개 구비하는 반도체 메모리 장치에 있어서, 상기 트랜지스터를 절연시키기 위해 제1절연막을 형성하는 공정 : 상기 트랜지스터의 소오스영역을 노출시키는 공정 : 상기 소오스영역을 노출시키는 공정후 결과물 전면에 제1도전층, 제2절연막을 차례로 형성하는 공정 : 상기 소오스영역 상부의 제2절연막위에 소정의 제1마스크패턴을 적용하여 상기 제2절연막 및 제1도전층을 식각함으로써 상기 소오스영역을 재노출시키는 공정 : 상기 제1마스크패턴을 적용하여 상기 노출된 소오스영역을 통한 반도체기판을 식각함으로써 트렌치를 형성하는 공정 : 상기 트렌치 형성후 제1마스크패턴 및 제2절연막을 제거하는 공정과, 상기 제1마스크패턴 및 제2절연막의 제거공정후, 결과물 전면에 제3절연막을 형성하는 공정 : 상기 제3절연막 형성후, 결과물 전면에 대하여 에치백하는 공정 : 및 상기 에치백 공정후, 결과물 전면에 제2도전층을 형성하여 캐패시터의 제1전극으로 사용되는 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  5. 제4항에 있어서, 상기 제2도전층은 불순물이 도핑된 다결정 실리콘임을 특징으로 하는 반도체 메모리 장치의 제조방법.
  6. 제5항에 있어서, 상기 제1도전층의 두께는 500Å~10000Å인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  7. 제4항 혹은 제5항의 어느 한 항에 있어서, 상기 제3절연막은 HTO막 혹은 열산화막인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
  8. 제7항에 있어서, 상기 제3절연막의 두께는 300Å~10000Å인 것을 특징으로 하는 반도체 메모리 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910020631A 1991-11-19 1991-11-19 반도체 메모리 장치 및 그 제조방법 KR950002033B1 (ko)

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