KR970018402A - 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조방법 - Google Patents

미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조방법 Download PDF

Info

Publication number
KR970018402A
KR970018402A KR1019950030678A KR19950030678A KR970018402A KR 970018402 A KR970018402 A KR 970018402A KR 1019950030678 A KR1019950030678 A KR 1019950030678A KR 19950030678 A KR19950030678 A KR 19950030678A KR 970018402 A KR970018402 A KR 970018402A
Authority
KR
South Korea
Prior art keywords
conductive layer
pattern
layer pattern
interlayer insulating
forming
Prior art date
Application number
KR1019950030678A
Other languages
English (en)
Other versions
KR0161438B1 (ko
Inventor
김도형
이주영
박영소
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950030678A priority Critical patent/KR0161438B1/ko
Priority to JP17390396A priority patent/JP4159624B2/ja
Priority to US08/687,055 priority patent/US5763323A/en
Publication of KR970018402A publication Critical patent/KR970018402A/ko
Priority to US09/002,766 priority patent/US6104050A/en
Application granted granted Critical
Publication of KR0161438B1 publication Critical patent/KR0161438B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/905—Plural dram cells share common contact or common trench
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법에 관하여 개시한다. 본 발명은 반도체 기판의 셀 영역에 형성된 복수 개의 제1 도전층 패턴과, 층간 절연층을 매개로 상기 제1 도전층 패턴과 직교하는 복수 개의 제2 도전층 패턴과 상기 제2 도전층 패턴의 윗면과 측벽을 각각 보호하는 식각 저지층 패턴 및 스페이서를 마스크로 이용하여 사진 식각 공정으로 형성한 접촉창을 포함하는 것을 특징으로 한다. 본 발명에 의해서, 접촉창을 형성하기 위한 상기 포토레지스트 패턴을 라인 모양으로 형성하기 때문에 집적도의 증가에 따라 상기 매몰 접촉창의 크기가 감소하여도 사진 묘화 공정이 용이하고, 상기 식각 저저층 패턴 및 상기 스페이서에 의해서 보호되는 방향은 정렬이 필요없다.

Description

미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 상기 제5도에서 CC′선에 따른 구조를 보여주는 단면도이다.
제7도는 상기 제5도에서 DD′선에 따른 구조를 보여주는 단면도이다.

Claims (31)

  1. 반도체 기판 ; 상기 반도체 기판의 셀 영역에 형성된 복수 개의 제1 도전층 패턴 ; 상기 제1 도전층 패턴위에 형성된 제1 층간 절연층 ; 상기 제1 층간 절연층을 위에 형성된 복수 개의 제2 도전층 패턴 ; 상기 제2도전층 패턴 위에 형성된 식각 저지층 패턴 ; 상기 제2 도전층 패턴의 측벽을 보호하는 스페이서 ; 및 상기 반도체 기판의 표면을 대기 중에 노출하도록 상기 식각 저지층 패턴 및 상기 스페이서를 마스크로 이용하여 사진 식각 공정으로 형성한 접촉창을 가지며, 상기 식각 저지층 패턴 및 상기 제1 도전층 위에 형성된 제2층간 절연층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 도전층 패턴은 측벽에 다른 스페이서를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 도전층 패턴은 트랜지스터의 게이트라인인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2 도전층 패턴은 상기 제1 층간 절연층을 매개로 상기 제1 도전층 패턴과 직교하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제2 도전층 패턴은 비트 라인인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1 층간 절연층 내에 상기 반도체 기판과 상기 제2 도정층 패턴을 전기적으로 연결하기 위한 보조 도전층 패턴을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제2 도전층 패턴과 상기 식각 저지층 패턴은 동일한 배치를 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 식각 저지층 패턴은 질화막 패턴 및 상기 질화막 패턴 위의 실리콘막 패턴을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 스페이서는 실리콘 질화막으로 형성한 것을 특징으로 하는 반도체 메모리 장치.
  10. 반도체 기판의 셀 영역에 복수 개의 제1 도전층 패턴을 형성하는 단계 ; 상기 복수 개의 제1 도전층 패턴을 포함하여 상기 반도체 기판의 전면에 제1 층간 절연층을 형성하는 단계 ; 상기 제1층간 절연층 위에 제2 도전층 및 식각 저지층을 차례로 형성하는 단계 ; 상기 제2 도전층 및 상기 식각 저지층을 사진 식각하여 상기 제1 층간 절연층 위에 복수 개의 제2도전층 패턴 및 상기 제2 도정층 패턴 위에 형성된 식각 저지층 패턴을 형성하는 단계 ; 상기 제2 도정층 패턴 및 상기 식각 저지층 패턴의 측벽에 스페이서를 형성하는 단계 ; 상기 식각 저지층 패턴을 포함하여 상기 제1 층간 절연층 위에 제2 층간 절연층을 형성하는 단계 ; 상기 제2 층간 절연층 위에 정해진 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계 ; 및 상기 포토레지스트 패턴 · 상기 식각 저지층 패턴 및 상기 스페이서를 마스크로 상기 반도체 기판의 표면을 대기 중에 노출하는 접촉창을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 도전층 패턴을 형성하는 단계 후에 상기 제1 도전층 패턴의 측벽에 다른 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 접촉창을 형성하는 단계에서 상기 다른 스페이서를 마스크로 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 제10항에 있어서, 상기 제2 도전층 패턴은 티타늄 · 티타늄 질화막 또는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  14. 제10항에 있어서, 상기 제2 도전층 패턴은 상기 제1 도전층 패턴과 직교하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  15. 제10항에 있어서, 상기 제2 도전층 패턴 및 상기 제2 식각 저지층 패턴은 동일한 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제10항에 있어서, 상기 제2 식각 저지층 패턴은 실리콘 질화막 패턴 및 상기 실리콘 질화막 패턴 위에 형성된 실리콘막 패턴으로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 실리콘막 패턴은 다결정 실리콘막 또는 불순물을 포함하는 다결정 실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  18. 제10항에 있어서, 상기 스페이서는 이방성 식각 방법으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  19. 제10항에 있어서, 상기 포토레지스트 패턴은 상기 제2 도전층 패턴과 직교하는 라인 형태로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  20. 제10항에 있어서, 상기 제1 층간 절연층 및 제2 층간 절연층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  21. 반도체 기판의 셀 영역에 복수 개의 제1 도전층 패턴을 형성하는 단계 ; 상기 복수 개의 제1 도전층 패턴을 포함하여 상기 반도체 기판의 전면에 제1 층간 절연층을 형성하는 단계 ; 상기 제1 층간 절연층의 정해진 위치에 상기 반도체 기판을 대기 중에 노출하는 제1 접촉창을 형성하는 단계 ; 상기 제1 접촉창을 통하여 상기 반도체 기판에 전기적으로 연결하는 보조 도전층 패턴을 형성하는 단계 ; 상기 보조 도전층 패턴을 포함하여 상기 제1 층간 절연층 위에 제2 층간 절연층을 형성하는 단계 ; 상기 제2 층간 절연층에 상기 보조 도전층 패턴의 표면을 대기 중에 노출하는 제2 접촉창을 형성하는 단계 ; 상기 제2 접촉창을 통하여 상기 보조 도전층 패턴에 전기적으로 접촉하는 제2 도전층 및 식각 저지층을 차례로 상기 제2 층간 절연층 위에 형성하는 단계 ; 상기 제2 도전층 및 상기 식각 저지층을 사진 식각하여 상기 제2 층간 절연층 위에 복수 개의 제2 도전층 패턴 및 상기 제2 도전층 패턴 위에 형성된 시각 저지층 패턴을 형성하는 단계 ; 상기 제2 도전층 패턴 및 상기 식각 저지층 패턴의 측벽에 스페이서를 형성하는 단계 ; 상기 식각 저지층 패턴을 포함하여 상기 제2 층간 절연층 위에 제3층간 절연층을 형성하는 단계 ; 상기 제3 층간 절연층 위에 정해진 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계 ; 및 상기 포토레지스트 패턴 · 상기 식각 저지층 패턴 및 상기 스페이서를 마스크로 상기 반도체 기판의 표면을 대기 중에 노출하는 접촉창을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  22. 제21항에 있어서, 상기 제1 도전층 패턴을 형성하는 단계 후에 상기 제1 도전층 패턴의 측벽에 다른 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  23. 제22항에 있어서, 상기 접촉창을 형성하는 단계에서 상기 다른 스페이서를 마스크로 이용하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  24. 제21항에 있어서, 상기 제2 도전층 패턴은 티타늄 · 티타늄 질화막 또는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  25. 제21항에 있어서, 상기 제2 도전층 패턴은 상기 제1 도전층 패턴과 직교하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  26. 제21항에 있어서, 상기 제2 도전층 패턴 및 상기 제2 식각 저지층 패턴은 동일한 마스크를 이용하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  27. 제21항에 있어서, 상기 제2 식각 저지층 패턴은 실리콘 질화막 패턴 및 상기 실리콘 질화막 패턴 위에 형성된 실리콘막 패턴으로 이루어진 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  28. 제27항에 있어서, 상기 실리콘막 패턴은 다결정 실리콘막 또는 불순물을 포함하는 다결정 실리콘막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  29. 제21항에 있어서, 상기 스페이서는 이방석 식각 방법으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  30. 제21항에 있어서, 상기 포토레지스트 패턴은 상기 제2 도전층 패턴과 직교하는 라인 형태로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  31. 제21항에 있어서, 상기 제1 층간 절연층 · 제2 절연층 및 제3 층간 절연층은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
KR1019950030678A 1995-09-19 1995-09-19 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법 KR0161438B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950030678A KR0161438B1 (ko) 1995-09-19 1995-09-19 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법
JP17390396A JP4159624B2 (ja) 1995-09-19 1996-07-03 微細コンタクトホールを有する半導体メモリ装置の製造方法
US08/687,055 US5763323A (en) 1995-09-19 1996-08-07 Methods for fabricating integrated circuit devices including etching barrier layers and related structures
US09/002,766 US6104050A (en) 1995-09-19 1998-01-05 Methods for fabricating integrated circuit devices including etching barrier layers and related structures

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950030678A KR0161438B1 (ko) 1995-09-19 1995-09-19 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR970018402A true KR970018402A (ko) 1997-04-30
KR0161438B1 KR0161438B1 (ko) 1999-02-01

Family

ID=19427195

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030678A KR0161438B1 (ko) 1995-09-19 1995-09-19 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US5763323A (ko)
JP (1) JP4159624B2 (ko)
KR (1) KR0161438B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6066548A (en) * 1996-10-31 2000-05-23 Micron Technology, Inc. Advance metallization process
KR100263905B1 (ko) * 1998-05-18 2000-09-01 윤종용 식각 장벽막 패턴을 이용한 콘택홀의 제조방법
US6486527B1 (en) 1999-06-25 2002-11-26 Macpherson John Vertical fuse structure for integrated circuits containing an exposure window in the layer over the fuse structure to facilitate programming thereafter
US6610607B1 (en) 2000-05-25 2003-08-26 International Business Machines Corporation Method to define and tailor process limited lithographic features using a modified hard mask process
KR100356775B1 (ko) 2000-12-11 2002-10-18 삼성전자 주식회사 2중층의 캐핑 패턴을 사용하여 반도체 메모리소자를형성하는 방법 및 그에 의해 형성된 반도체 메모리소자
KR100640639B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
KR100721786B1 (ko) * 2006-11-03 2007-06-04 주식회사 오륙개발 연약지반을 보강하면서 앵커ㆍ네일을 시공하는 방법
US9627310B2 (en) * 2012-04-11 2017-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with self-aligned interconnects

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162349A (ja) * 1987-12-18 1989-06-26 Ricoh Co Ltd 半導体装置の製造方法
US5240505A (en) * 1989-08-03 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of an apparatus for forming thin film for semiconductor device
US5275972A (en) * 1990-02-19 1994-01-04 Matsushita Electric Industrial Co., Ltd. Method for fabricating a semiconductor integrated circuit device including the self-aligned formation of a contact window
KR950010041B1 (ko) * 1992-03-28 1995-09-06 현대전자산업주식회사 콘택 홀(contact hole) 구조 및 그 제조방법
JP3241106B2 (ja) * 1992-07-17 2001-12-25 株式会社東芝 ダイナミック型半導体記憶装置及びその製造方法
US5391895A (en) * 1992-09-21 1995-02-21 Kobe Steel Usa, Inc. Double diamond mesa vertical field effect transistor
KR970004922B1 (ko) * 1993-07-27 1997-04-08 삼성전자 주식회사 고집적 반도체 배선구조 및 그 제조방법
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법
KR970009053B1 (en) * 1993-12-27 1997-06-03 Hyundai Electronics Ind Manufacturing method of semiconductor device
JP3802942B2 (ja) * 1994-09-01 2006-08-02 株式会社ルネサステクノロジ 半導体装置、半導体記憶装置および半導体記憶装置の製造方法
US5795810A (en) * 1995-03-29 1998-08-18 Texas Instruments Incorporated Deep mesa isolation in SOI
US5589413A (en) * 1995-11-27 1996-12-31 Taiwan Semiconductor Manufacturing Company Method of manufacturing self-aligned bit-line during EPROM fabrication

Also Published As

Publication number Publication date
US5763323A (en) 1998-06-09
US6104050A (en) 2000-08-15
KR0161438B1 (ko) 1999-02-01
JP4159624B2 (ja) 2008-10-01
JPH0992800A (ja) 1997-04-04

Similar Documents

Publication Publication Date Title
JP3075509B2 (ja) 半導体装置、ｄｒａｍセルおよび製造方法
US4430791A (en) Sub-micrometer channel length field effect transistor process
KR19990001440A (ko) 반도체장치의 배선 형성 방법
KR0161731B1 (ko) 반도체소자의 미세콘택 형성방법
KR970013367A (ko) 반도체 장치 및 그 제조방법
JPH0685277A (ja) 非揮発性メモリ装置用コンタクト整合
TW409342B (en) Contact fabrication method for semiconductor device
KR970018402A (ko) 미세 크기의 접촉창을 가지는 반도체 메모리 장치 및 그 제조방법
US6258696B1 (en) System and method for fabricating semiconductor device and isolation structure thereof
KR950000519B1 (ko) 폴리실리콘층을 이용한 자기정렬콘택 제조방법
JPH06177265A (ja) 半導体装置およびその製造方法
KR920007446B1 (ko) 콘택트 호울을 갖는 반도체 집적회로장치
US6066873A (en) Method and apparatus for preventing P1 punchthrough
JP3361377B2 (ja) 半導体装置及びその製造方法
KR100209223B1 (ko) 미세 콘택 형성을 위한 고집적 반도체 장치 제조방법
KR970003468A (ko) 반도체소자의 콘택홀 형성방법
KR100329070B1 (ko) 반도체소자의콘택형성방법
KR0158903B1 (ko) 반도체소자의 게이트전극 콘택 및 그 제조방법
KR970013046A (ko) 반도체 소자의 제조 방법
KR100207489B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR100447258B1 (ko) 반도체소자의캐패시터형성방법
JP3007994B2 (ja) Ｍｏｓ半導体装置の製造方法
KR960006703B1 (ko) 반도체 소자의 배선 제조방법
JP3076951B2 (ja) 半導体装置の製造方法
US6921919B2 (en) Semiconductor device and method of forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080729

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee