KR100329070B1 - 반도체소자의콘택형성방법 - Google Patents

반도체소자의콘택형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 반도체기판 상부에 형성된 제1물질층 상부에 절연막을 형성하고 상기 제1물질층에 제2물질층을 콘택시키는 공정에 있어서, 최소크기로 설계된 콘택부분의 일측을 오버랩하도록 패드박막을 형성하고 상기 콘택부분을 중심으로 상기 패드박막이 형성된 부분과 반대방향으로부터 상기 패드박막이 형성된 부분으로 콘택마스크를 쉬프트시킨 다음, 상기 콘택마스크와 패드박막을 이용한 식각공정으로 상기 제1물질층을 노출시키는 미세한 콘택홀을 형성하고 상기 제1물질층에 제2물질층을 콘택을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하는 기술이다.

Description

반도체소자의 콘택 형성방법
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 한계에 이른 리소그래피(lithography) 공정을 극복하기 위하여 별도의 패드 마스크를 이용하여 미세콘택을 형성함으로서 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰도를 향상시킬 수 있는 기술에 관한 것이다.
반도체소자가 고집적화됨에 따라 패턴형성능력 그리고 미스얼라인 마진(misalign margin) 등의 리소그래피공정이 한계에 부딪혔다. 그로 인하여, 고집적화된 반도체소자가 요구하는 콘택형성이 어렵게 되어 반도체소자의 고집적화가 어려운 문제점이 발생하였다.
제1도는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도이다.
제1도를 참조하면, 반도체기판(31) 상부에 워드라인(33), 제1산화막(35) 스페이서 및 불순물 접합영역(37)을 형성한다. 이때, 상기 제1산화막(35) 스페이서는 상기 워드라인(33) 측벽에 형성된 것이다. 그 다음에, 전체표면상부에 평탄화된 제2산화막(39)을 형성한다. 이때, 상기 제2산화막(39)은 유동성을 갖는 절연물질로 형성된 것이다. 일반적으로, 상기 제2산화막(39)은 비.피.에스.지. (BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함)가 사용된다. 그리고, 상기 BPSG 는 800 내지 900℃ 온도의 열공정으로 평탄화된다.
그 다음에, 상기 제2산화막(39) 상부에 감광막패턴(41)을 형성한다. 이때, 상기 감광막패턴(41)은 최소크기의 콘택마스크(도시안됨)를 이용한 식각공정으로 형성된 것이다.
여기서, 상기 워드라인(33)간의 거리를 "β" 라 하고, 상기 감광막 패턴(41) 간격을 "α" 라 할 때, 상기 α 는 β 보다 크거나 같은 크기로 형성된 것이다.
상기 제1도에서의 반도체소자와 같은 상태에서 상기 감광막패턴(41)을 마스크로하여 상기 반도체기판(31)을 노출시키는 콘택홀(도시안됨)을 형성하고 상기 콘택홀을 전도물질(도시안됨)로 매립하면, 상기 전도 물질과 워드라인(33)이 단락되어 반도체소자의 특성 및 신뢰성이 저하되고 반도체소자의 고집적화가 어렵게 되었다.
따라서, 본 발명은 종래기술에 따른 문제점을 해결하기 위하여, 본 발명에 따른 별도의 패드마스크를 이용하여 미세콘택을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 고집적화를 가능하게 하는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명인 반도체소자의 콘택 형성방법의 특징은, 반도체기판 상부에 형성된 제1물질층 상부에 제2물질층을 콘택시키는 반도체소자의 콘택 형성방법에 있어서,
반도체 기판 상부에 제1물질층을 형성하는 공정과,
상기 제1물질층 상부에 평탄화된 절연막을 형성하는 공정과,
상기 절연막 상부에 패드박막을 형성하되, 최소크기로 설계된 상기 제1물질층의 콘택부분을 일측에서 오버랩시켜 형성하는 공정과,
상기 패드박막이 형성된 부분으로 상기 콘택마스크를 쉬프트시켜 감광막패턴을 형성하는 공정과,
상기 감광막패턴과 상기 패드박막을 마스크로하여 상기 절연막을 식각함으로써 상기 제1물질층을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 제2물질층을 상기 제1물질층에 콘택시키는 공정을 포함하는데 있다.
또한, 상기 절연막은 BPSG 와 같이 유동성이 우수한 절연물질로 형성된 것과,
상기 패드박막은 상기 절연막과 식각선택비 차이를 갖는 전도물질로 형성된 것과,
상기 패드박막의 오버랩 정도는 상기 콘택부분 전체폭의 반 미만인 것과,
상기 콘택마스크는 상기 콘택부분 전체폭의 반 미만으로 쉬프트되는 것과,
이상의 목적을 달성하기 위한 본 발명인 반도체소자의 콘택 형성방법의 다른 특징은, 반도체기판 상부에 워드라인, 불순물 접합영역 및 제1절연막 스페이서를 형성하는 공정과,
전체표면상부에 일정두께 제2절연막을 형성하는 공정과,
전체표면상부를 평탄화시키는 제3절연막을 형성하는 공정과,
상기 제3절연막 상부에 워드라인을 오버랩하도록 패드박막을 형성하는 공정과,
전체표면상부에 감광막패턴을 형성하는 공정과,
상기 감광막패턴과 패드박막을 마스크로하여 상기 불순물 접합영역을 노출시키는 콘택홀을 형성하는 공정과,
상기 콘택홀을 통하여 상기 불순물 접합영역에 도전층을 접속시키는 공정을 포함하는데 있다.
또한, 상기 패드박막은 상기 절연막과 식각선택비 차이를 갖는 전도 물질로 형성된 것과,
상기 제3절연막은 BPSG 와 같이 유동성을 갖는 절연물질로 형성되는 것과,
상기 감광막패턴은 상기 패드박막이 형성된 부분으로 쉬프트된 콘택 마스크를 이용한 식각공정으로 형성되는 것과,
상기 패드박막과 상기 패드박막의 반대편에 형성된 감광막패턴은 간격을 갖고 형성된 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
제2A도 내지 제2C도는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 개략도이다.
제2A도를 참조하면, 반도체기판(11) 상부에 워드라인(13), 제1산화막(15) 스페이서 및 불순물 접합영역(17)을 형성한다. 이때, 상기 제1산화막(15) 스페이서는 전체표면상부에 일정두께 제1산화막(15)을 증착한다. 그리고, 상기 제1산화막(15)을 이방성식각함으로써 형성된 것이다. 그 다음에, 전체표면상부에 제2산화막(19)을 일정두께 형성한다. 그리고, 전체표면상부를 평탄화시키는 제3산화막(21)을 형성한다. 이때, 상기 제3산화막(21)은 BPSG 로 형성된 것이다.
그 다음에, 상기 제3산화막(21) 상부에 패드실리콘막(23)을 형성한다. 이때, 상기 패드실리콘막(23)은 상기 워드라인(13)과 워드라인(13) 사이로 오버랩(overlap) 되도록 임의의 일측 워드라인(13) 상부에만 형성된 것이다.
그 다음에, 상기 제3산화막(21)과 패드실리콘막(23) 상부에 감광막패턴(25)을 형성한다. 이때, 상기 감광막패턴(25)은 상기 패드실리콘막(23)의 오버랩 방향과 반대방향으로 오버랩된 것이다.
여기서, 상기 "" 는 제2A도의 단면을 따라 도시된 콘택크기를 나타낸다.
제2B도를 참조하면, 상기 감광막패턴(25)과 패드실리콘막(23)을 마스크로하여 상기 제3산화막(21)과 제2산화막(19)을 식각함으로써 상기 반도체기판(11)의 예정된 부분, 즉 불순물 접합영역(17)을 노출시키는 콘택홀(27)을 형성한다. 그리고, 상기 콘택홀(27)을 통하여 상기 불순물 접합영역(17)에 다결정실리콘막(29)을 접속시킴으로써 콘택을 형성한다.
제2C도를 참조하면, 본 발명에 따라 활성영역(100), 워드라인(200), 패드실리콘막 마스크(300) 그리고 비트라인콘택마스크(400)의 레이아웃이 도시된 것이다. 여기서, 상기 비트라인마스크(400)은 본래의 위치에서 좌측으로 쉬프트(shift) 되고, 상기 패드실리콘막 마스크(300)는 상기 비트라인마스크(400)와 반대방향으로 상기 워드라인(200)을 오버랩한 것이다.
여기서, 상기 비트라인마스크(400)과 패드실리콘막 마스크(300)의 엇갈림으로 인하여 실제콘택되는 비트라인 콘택면적은 "A" 이다.
그리고, 상기 제2A도 및 제2B도는 상기 제2C도의 ⓐ - ⓐ 를 따른 콘택 형성공정이 도시된 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 형성 방법은, 종래의 콘택크기보다 작은 크기의 미세콘택을 형성함으로써 반도체소자의 고집적화를 가능하게 하고 그에 따른 반도체소자의 신뢰성을 향상시킬 수 있는 잇점이 있다.
제 1 도는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
제 2A도 내지 제 2C 도는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 개략도.
◈ 도면의 주요부분에 대한 부호의 명칭
11,31 : 반도체 기판 13,33 : 워드라인
15,35 : 제1산화막 17,37 : 불순물 접합영역
19,39 : 제2산화막 21 : 제3산화막
23 : 패드실리콘막 25,41 : 감광막패턴
27 : 콘택홀 29 : 다결정실리콘막
100 : 활성영역 200 : 워드라인
300 : 패드실리콘막 마스크 400 : 비트라인 콘택마스크
A : 실제콘택면적

Claims (10)

  1. 반도체기판 상부에 형성된 제1물질층 상부에 제2물질층을 콘택시키는 반도체소자의 콘택 형성방법에 있어서,
    반도체기판 상부에 제1물질층을 형성하는 공정과,
    상기 제1물질층 상부에 평탄화된 절연막을 형성하는 공정과,
    상기 절연막 상부에 패드박막을 형성하되, 최소크기로 설계된 상기 제1물질층의 콘택부분을 일측에서 오버랩시켜 형성하는 공정과,
    상기 패드박막이 형성된 부분으로 상기 콘택마스크를 쉬프트시켜 감광막패턴을 형성하는 공정과,
    상기 감광막패턴과 상기 패드박막을 마스크로하여 상기 절연막을 식각함으로써 상기 제1물질층을 노출시키는 콘택홀을 형성하는 공정과,
    상기 콘택홀을 통하여 제2물질층을 상기 제1물질층에 콘택시키는 공정을 포함하는 반도체소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 절연막은 BPSG 와 같이 유동성이 우수한 절연물질로 형성된 것을 특징으로하는 반도체소자의 콘택 형성방법.
  3. 제 1 항에 있어서,
    상기 패드박막은 상기 절연막과 식각선택비 차이를 갖는 전도물질로 형성된 것을 특징으로하는 반도체소자의 콘택 형성방법.
  4. 제 1 항에 있어서,
    상기 패드박막의 오버랩 정도는 상기 콘택부분 전체폭의 반 미만인 것을 특징으로하는 반도체소자의 콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 콘택마스크는 상기 콘택부분 전체폭의 반 미만으로 쉬프트되는 것을 특징으로하는 반도체소자의 콘택 형성방법.
  6. 반도체기판 상부에 워드라인, 불순물 접합영역 및 제1절연막 스페이서를 형성하는 공정과,
    전체표면상부에 일정두께 제2절연막을 형성하는 공정과,
    전체표면상부를 평탄화시키는 제3전연막을 형성하는 공정과,
    상기 제3절연막 상부에 워드라인을 오버랩하도록 패드박막을 형성하는 공정과,
    전체표면상부에 감광막패턴을 형성하는 공정과,
    상기 감광막패턴과 패드박막을 마스크로하여 상기 불순물 접합영역을 노출시키는 콘택홀을 형성하는 공정과,
    상기 콘택홀을 통하여 상기 불순물 접합영역에 도전층을 접속시키는 공정을 포함하는 반도체소자의 콘택 형성방법.
  7. 제 6 항에 있어서,
    상기 패드박막은 상기 절연막과 식각선택비 차이를 갖는 전도물질로 형성된 것을 특징으로하는 반도체소자의 콘택 형성방법.
  8. 제 6 항에 있어서,
    상기 제3절연막은 BPSG 와 같이 유동성을 갖는 절연물질로 형성되는 것을 특징으로하는 반도체소자의 콘택 형성방법.
  9. 제 6 항에 있어서,
    상기 감광막패턴은 상기 패드박막이 형성된 부분으로 쉬프트된 콘택 마스크를 이용한 식각공정으로 형성되는 것을 특징으로하는 반도체소자의 콘택 형성방법.
  10. 제 6 항에 있어서,
    상기 패드박막과 상기 패드박막의 반대편에 형성된 감광막패턴은 간격을 갖고 형성된 것을 특징으로하는 반도체소자의 콘택 형성방법.
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