JP4511642B2 - 強誘電体キャパシタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般に、強誘電体キャパシタに関する。特に、本発明は、強誘電体キャパシタの電気的な特性（performance）における劣化を防止するための技術と構造に関する。
【０００２】
【従来の技術】
図１には、先行技術の集積回路の、トランジスタおよび強誘電体キャパシタを含む強誘電体メモリセル１０の一部を示されている。シリコン基板または他の基板１２は、拡散領域１４を含み、それはメモリセルに使用されているトランジスタの一部を形成している。厚い酸化物層１６は、強誘電体キャパシタのための基板の部分を形成する。厚い酸化膜１６はパターン形成されて、そしてエッチングされ、拡散領域１４のための通路（access）が与えられる。強誘電体キャパシタは白金の下部電極１８、典型的にはジルコン酸チタン酸鉛（lead zirconate titanate，ＰＺＴ）である強誘電体層２０、および白金の上部電極２２を含んでいる。酸化物層２４が引き続いて堆積され、その酸化物層はパターン形成されエッチングされて、拡散領域１４、下部電極１８および上部電極２２のための通路が与えられる。局所的な相互接続層２６は堆積され、パターン形成され更にエッチングされて、下部電極１８のためのメタライゼーション２６Ｂだけでなく、拡散領域１４と上部電極２２との間の局所的な相互接続２６Ａを与える。
【０００３】
【発明が解決しようとする課題】
ある強誘電体物質、特にジルコン酸チタン酸鉛（laed zirconate titanate：ＰＺＴ）は、水素にさらされると、電気的なスイッチ特性の劣化に敏感であるということが強誘電体の分野において知られている。水素の供給源の一つは、しばしば集積回路に使用されるプラスチックパッケージ物資内に発見することができる。水素の別の供給源は、強誘電体キャパシタあるいはメモリセルを製造する際に使用される様々な酸化物層内に発見されている。
【０００４】
先行技術のメモリセル内に存在するメモリセル１０の断面部２８は、水素に敏感であるという問題を例示するために拡大されて図２に示されている。断面２８は、酸化物層１６、下部電極１８、誘電体層２０、上部電極２２、酸化物層２４および局所的な相互接続２６Ａを示している。酸化物層２４と強誘電体層２０との間には界面があるということに図２において注目しなさい。その界面は、強誘電体層２０の上部表面および側面（sides）に沿って広がっている。製造中および製造後に、水素は、酸化物層２４内に発生され、順に強誘電体層２４によって徐々に吸収される。図２に示された矢印は水素が強誘電体層２０へ拡散する可能な経路を一般に示している。水素にさらされると、強誘電体キャパシタによって生成されたスイッチング電荷量が徐々に劣化していくということが研究によって示されている。水素にさらされると、そのうち電気的なスイッチング特性が全く破壊される可能性がある。
【０００５】
したがって、望まれていることは、集積された強誘電体キャパシタにおいて水素への敏感性を縮小する技術と構造である。
【０００６】
したがって、本発明の主な目的は、水素への敏感性を縮小することによって、集積回路の強誘電体キャパシタおよび強誘電体トランジスタの電気的なスイッチング性能を改良することにある。
【０００７】
本発明の別の目的は、強誘電体メモリ回路の特性を改良することにある。
【０００８】
【課題を解決するための手段】
本発明の利点は、説明されている製造方法が現存する強誘電体キャパシタおよび強誘電体メモリの製造方法に一般的に適用できることである。
【０００９】
本発明の別の利点は、ここに説明されるように製造されたキャパシタを集積回路メモリや他の集積回路、ＲＦ／ＩＤ集積回路やカード、ディスクリートデバイス、あるいは改良された電気的なスイッチング特性および水素拡散への抵抗性が望まれている他のあらゆる応用のような、電子機器の製造物に広く使用できるということにある。
【００１０】
本発明の第１の一般的な実施例に従えば、強誘電体キャパシタは、下部電極と、上部電極と、下部電極および上部電極との間に配置され、上部電極へのメタライゼーションを可能とするコンタクト孔を除いて延び、上部電極を完全に被包する（encapsulate）強誘電体層とを含む。上部電極を全体的に被包すると、水素に対する強誘電体キャパシタの敏感性が縮小され、このため電気的なスイッチング特性が改善される。
【００１２】
キャパシタ内の強誘電体層は、ＰＺＴ、タンタル酸ストロンチウム・ビスマス（strontium bismuth tantalate：ＳＢＴ）あるいは他の知られている強誘電体物質を使用して、製造することができる。強誘電体キャパシタはトランジスタと共にして使用され、そのようなセルのアレイ内にあるメモリセルを形成する。
【００１３】
本発明に従って、強誘電体キャパシタを製造する第１の方法は、下部電極層、第１の強誘電体層および上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、それによって上部電極を完全に被包する工程と、第２の強誘電体層の上部電極を覆っていない領域の一部をエッチングして、第１の強誘電体層の一部を露出させる工程と、第１の強誘電体層の露出した部分および下部電極層をエッチングして下部電極を形成し、第１の強誘電体層の平面形状を下部電極の平面形状と同一の形状にする工程と、エッチングされた第１の強誘電体層および第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし、上部電極のメタライゼーションを可能とする工程と、絶縁物層および第１の強誘電体層を貫いてコンタクト孔をエッチングし、下部電極のメタライゼーションを可能とする工程と、を備える。
【００１６】
本発明に従って、強誘電体キャパシタを製造する第２の方法は、下部電極層、第１の厚さの第１の強誘電体層および上部電極層を順に形成する工程と、
上部電極層をエッチングし上部電極を形成する工程と、
第１の強誘電体層の上部電極に覆われていない領域の一部をエッチングして、下部電極層の一部を露出させる工程と、
エッチングされた第１の強誘電体層を覆って第２の厚さの第２の強誘電体層を形成して、それによって上部電極を完全に被包する工程と、
第２の強誘電体層および下部電極層をエッチングして下部電極を形成し、第２の強誘電体層の平面形状を下部電極の平面形状と同一の形状にする工程と、
エッチングされた第２の強誘電体層を覆って絶縁物層を形成する工程と、
絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし、上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
【００２０】
【発明の実施の形態】
本発明の上述した又は他の対象、特徴および有利な点は、添付図面を参照して進められる本発明の好ましい実施例の引き続く詳細な記述から容易に明らかになるであろう。
【００２１】
図１は、先行技術の集積回路の、トランジスタと強誘電体キャパシタとを含む強誘電体メモリの断面図である。
【００２２】
図２は、先行技術の強誘電体キャパシタの拡大図であり、電気的なスイッチング特性の劣化を生じる強誘電性絶縁体層への水素拡散の問題を特に示している。
【００２３】
図３から図９は、本発明の第１の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００２４】
図１０は、図３から図９に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【００２５】
図１１から図１７は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００２６】
図１８は、図１１から図１７に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【００２７】
図１９から図２４は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００２８】
図２５は、図１９から図２４に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【００２９】
図２６から図３２は、本発明の第２の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００３０】
図３３から図４１は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００３１】
図４２から図５０は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００３２】
図５１は、トランジスタおよび強誘電体キャパシタを有する強誘電体メモリセルの回路図である。
【００３３】
図５２は、完全にメタル配線された（metalized）集積回路強誘電体メモリの断面図であり、図５２では、本発明に従って、強誘電体キャパシタの上部電極が完全に被包されている。
【００３４】
図５３から図６９では、少なくとも２個のソース／ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタ（FET）の第１の具体例を形成するための改良された製造方法を示す一連の断面図であり、強誘電体ゲート構造物は強誘電体ゲート構造物と区別される水素障壁となるキャップ層（hydrogen-barrier cap layer）で被包されている。
【００３５】
図７０から図７７は、少なくとも２個のソース／ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一連の断面図であり、刻み目をつけられた（notched）強誘電性絶縁物は基板上に形成され、ゲートは強誘電性絶縁物の刻み目（notch）に形成され、ソース／ドレイン領域は基板に形成されている。
【００３６】
図７８から図８４は、少なくとも２個のソース／ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一連の断面図であり、第１の強誘電体層は基板を覆って形成され、ゲートは強誘電体層上に形成され、第２の強誘電体層は第１の強誘電体層およびゲートを覆って形成され、第１のおよび第２の強誘電体層はエッチングされ絶縁物の横方法の寸法を決定して、第２の強誘電体層はエッチングされゲートへ到達している（access）。
【００３７】
図８５から図８９は、集積回路上に存在する（resident）あらゆる強誘電体デバイスを水素による損傷から保護する方法を示す一連の断面図であり、その方法は、強誘電体装置から区別される水素障壁となるキャップ層を用いて強誘電体装置を被包する工程を備える。
【００３８】
図９０は、試験の目的のために使用される広い上部電極を有するが、強誘電体メモリアレイキャパシタに使用される電極とほぼ同じ面積の上部電極開口部を有するディスクリートの強誘電体キャパシタの断面図である。
【００３９】
図９１は、強誘電体キャパシタの振る舞いを切り替える印加電圧に対する電荷を示すヒステリシス・ループであり、特に切り替えられた電荷を（ＱＳＷ）を示している。
【００４０】
図９２は、強誘電体キャパシタのための切り替えられた電荷に対する印可された切り替え電圧レベルのグラフであり、特にＶ（９０）、すなわち切り替えられた電荷がその最終値のほぼ９０％を達成する電圧レベルを示す。
【００４１】
発明の詳しい説明
（本発明の実施の形態）
図３から図９を参照して、低減された水素敏感性を有する強誘電体メモリでの使用に適した第１の強誘電体キャパシタプロセスの一連の断面図を示している。
【００４２】
図３では、約７０００オングストロームのＢＰＳＧガラスである層１６が（示されていない）シリコン基板または他の基板上に堆積される。あらゆる酸化物層、窒化物層または他の適当な絶縁物層がＢＰＳＧ層１６に代わることができる。白金の下部電極層１８が、ＢＰＳＧ層１６を覆って約１７５０［オングストローム］の厚さに引き続いて堆積される。電極層１８に対しては白金が使用されるが、イリジウム（iridium）、イリジウム酸化物等を含み、強誘電体膜に適用できる他に知られた物質を使用できる。また、下部電極層１８は、白金の下部電極層１８の密着を容易にするために、厚さ約２００［オングストローム］のチタン密着層（titanium adhesion）を含む。第１の強誘電体層２０が、引き続いて下部電極層１８を覆って厚さ約３０００［オングストローム］に堆積される。強誘電体層２０に使用される物質は、理想的には、ドープされた又はドープされていないジルコン酸チタン酸鉛（lead zirconate titanate：ＰＺＴ）、ストロンチウム・ビスマス・タンタル酸（strontium bismuth tantalante：ＳＢＴ）あるいは薄膜形式で使用するために適している他のあらゆる知られた強誘電体物質である。強誘電体層２０が堆積された後に、第１のアニール（anneal）が行われる。第１のアニールは、約５［秒］間の６５０［℃］の熱処理を含み、この熱処理は約８［秒］間の８５０［℃］の熱処理によって後に引き継がれる。
【００４３】
白金の上部電極層２２は、引き続いて第１の強誘電体層２０を覆って厚さ約１７５０［オングストローム］に堆積される。上部電極層２２に使用される物質は、上記のように白金以外も使用できる。上部電極層２２は、エッチングされ１個以上の上部電極を形成する。白金は、典型的にはアルゴンおよび塩素雰囲気中において反応性イオンエッチング（reactive-ion etch）を使用してエッチングされるが、他のガスを使用できる。イオン・ミリング（ion milling）は、同様に代わりのエッチング技術である。個々の上部電極の寸法は、約３［μｍ］の上部電極間の間隔を持ち、１．５［μｍ］×１．５［μｍ］である名目上の寸法から望まれるように修正できる。白金の上部電極２２はエッチングされ個々の上部電極を決定した後、第２のアニールが実行される。第２のアニールは、酸素の雰囲気中において約６０［分］間の６５０［℃］の熱処理を含む。
【００４４】
図４では、第１の強誘電体層２０と同じ厚さ（３０００［オングストローム］）の第２の「キャップ」強誘電体層３０が第１の強誘電体層２０を覆って堆積され、これによって上部電極２２を完全に被包する（encapsulate）。第２の強誘電体層３０に使用される物質は、理想的にはドープされた又はドープされたないＰＺＴ、ＳＢＴまたは薄い膜形式での使用に適した知られている他のあらゆる強誘電体物質である。第２の強誘電体層は水素拡散への抵抗性あるいは水素「ゲッタリング」の性質のために使用され、その強誘電性のために使用されていないので、第１の強誘電体層および第２の強誘電体層は同じ強誘電体物質であることを必要としない。第２の強誘電体層３０が堆積された後、随意の第３の熱処理を実行することができる。随意の第３の熱処理は、酸素雰囲気中における約６０［分］の６５０［℃］の熱処理を含む。
【００４５】
図５では、第２の強誘電体層３０が第１の強誘電体層２０のために説明された同じ方法に従ってエッチングされる。第２の強誘電体層３０はエッチングされ、上部電極との相応な重なり、１．５［μｍ］から２．０［μｍ］の程度を残す。
【００４６】
図６では、第１の強誘電体層２０および下部電極１８が同時にエッチングされ、下部電極の寸法を決定する。図６に見られるように、下部電極１８の一端はエッチングされ下部電極の最終的なコンタクトが占める場所（room）を与える（allow）。下部電極１８の他端は、第２の強誘電体層３０と同じ寸法までエッチングされる。第１の強誘電体層２０および下部電極層１８は、アルゴンおよび四フッ化炭素の雰囲気中で反応性イオンエッチングを使用して同時にエッチングされるが、他のガスも使用できる。また、イオンミリングが代わりのエッチング技術として使用できる。第１の強誘電体層２０および下部電極１８がエッチングされた後に、随意の第１の回復アニールを実行できる。随意の第１の回復アニールは、酸素雰囲気中における５５０［℃］で約６０［分］の熱処理を含む。
【００４７】
図７においては、ＰＴＥＯＳガラス絶縁層２４が、エッチングされた第１の強誘電体層２０および第２の強誘電体層３０を覆って約５５００［オングストローム］の厚さで堆積される。絶縁層２４に代わって（for）他の絶縁層を使用できる。
【００４８】
図８においては、コンタクト孔がエッチングされ、上部電極２２および下部電極１８の通路を与える。コンタクト孔３２は下部電極１８への通路を与え、コンタクト孔３４は上部電極２２への通路を与える。コンタクト孔３４は、絶縁層２４および第２の強誘電体層３０を貫いて（through）エッチングされ上部電極のメタライゼーションを可能とする。コンタクト孔３２は、絶縁層２４および第１の強誘電体層２０を貫いてエッチングされ下部電極１８のメタライゼーションを可能とする。コンタクト３２およびコンタクト３４は理想的には２ステップでエッチングされることに注目しなさい。第１のエッチングステップはコンタクト孔にある絶縁層２４を除去する。絶縁酸化物質を、フッ素系（flourine-based）のウエットまたはドライエッチングを使用して、エッチングして取り去ることができる。勾配がつけられた側面（profile）をコンタクト孔にエッチングして形成することが望ましい。絶縁酸化物質を除去した後、コンタクト孔にある残りの強誘電体物質が上記の強誘電体エッチングに従ってエッチングされて取り去られる。図８においてコンタクト孔３２および３４がほぼ同じ厚さ、つまり強誘電体物質の３０００［オングストローム］を加えたガラスの５０００［オングストローム］を貫いてエッチングされる。したがって、コンタクト孔３２および３４のエッチングを同時に実行できる。コンタクト孔３２および３４をエッチングした後、随意の第２の回復アニールを実行できる。随意の第２の回復アニールは、酸素雰囲気中における５５０［℃］で約６０［分］の熱処理を含む。
【００４９】
図９では、コンタクト３２および３４はメタライズされ下部電極１８および上部電極２２への電気的な経路が与えられる。窒化チタンの局所的な相互接続、ローカル・インターコネクト（local interconnect）のメタライゼーション層を厚さ約８００［オングストローム］で堆積して、エッチングし下部電極１８のための金属コンタクト３６および各上部電極２２のための金属コンタクト３８を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図５２に示されているが、他のメタライゼーション手順を使用できる。例えば、厚さ約８０００［オングストローム］のアルミニウム層によって続かれる厚さ約１５００［オングストローム］のチタン層を使用し金属コンタクト３６および３８を形成できる。窒化チタン層を形成した後、他のメタライゼーション技術を同様に使用できる。
【００５０】
図３から図９に関する上記のキャパシタ構造の平面図を図１０に示す。下部電極１８および第１の強誘電体層２０が、第１の矩形を形成する同一地域に存在する（coincident）層として示されている。下部電極１８、第１の強誘電体層２０、および第２の強誘電体層３０である小さい方の第２の矩形が形成されている。下部電極へのコンタクト孔３２および上部電極へのコンタクト孔３４が円形の特徴（feature）として示されている。局所相互接続の金属の接続ストラップ（strap）３８は、コンタクト孔３４および４０と重なった個々の矩形として示され、ストラップ３８は上部電極２２を接続する。コンタクト孔４０は、図３から図９には示されていないが、他の構造物、例えば図５２に示されるようなトランジスタの拡散層領域へのコンタクトを示す。
【００５１】
（参考のための実施の形態）
図１１から図１７を参照して、水素への低減された敏感性を有する強誘電体メモリに使用に適した第２の強誘電体キャパシタプロセスの一連の断面図が示されている。
【００５２】
図１１は図３と同じ断面図であり、厚いガラス層１６、下部電極１８、第１の強誘電体層２０、および上部電極層２２の一連の堆積を示している。上記の材料および厚さの全ては、図１１にあるものと同じである。第１の強誘電体層１８が堆積された後、第１のアニールを実行できる。白金の上部電極層２２をエッチングし、個々の上部電極２２を形成する。上部電極２２をエッチングした後、第２のアニールを実行できる。
【００５３】
図１２においては、第１の強誘電体層２０が、エッチングされた上部電極２２と横方向のある重なりを持ってエッチングされる。下部電極層１８はエッチングされ下部電極の寸法を決定する。図１２に見られるように、下部電極１８の一端は、エッチングされ、下部電極の最終的なコンタクトが占める十分な場所（room）を与える。下部電極１８の他端は、第１の強誘電体層２０と同じ寸法にエッチングされる。下部電極１８および第１の強誘電体層２０のためのエッチング技術は図３から図１１に関連して上に記述されている。第１の強誘電体層２０および下部電極１８をエッチングした後、随意の第１の回復アニールを実行できる。随意の第１の回復アニールは、酸素雰囲気中における５５０［℃］で約６０［分］の熱処理を含む。
【００５４】
図１３においては、第１の強誘電体層２０とほぼ同じ厚さ（３０００［オングストローム］）の第２の「キャップ」強誘電体層３０が第１の強誘電体層２０を覆って堆積され、それによって上部電極２２を完全に被包する（encapsulate）。第２の強誘電体層３０を堆積した後、随意の第３のアニールを実行できる。随意の第３のアニールは、酸素雰囲気中における６５０［℃］で約６０［分］の熱処理を含む。
【００５５】
図１４においては、第２の強誘電体層３０は、第１の強誘電体層２０のために説明された同じエッチング方法に従ってエッチングされる。第２の強誘電体層３０はエッチングされ、下部電極１８との相応な重なり、約１．５［μｍ］から２．０［μｍ］を残す。第２の強誘電体層３０をエッチングした後、随意の第２の回復アニールを実行できる。
【００５６】
図１５においては、ＰＴＥＯＳガラス絶縁物層２４がエッチングされた第２の強誘電体層３０を覆って厚さ約５０００［オングストローム］が堆積される。
【００５７】
図１６においては、コンタクト孔がエッチングされ上部電極２２および下部電極１８の経路が与えられる。コンタクト孔３２は下部電極１８への経路を与え、コンタクト孔３４は上部電極２２への経路を与える。図１６において、コンタクト孔３２および３４の両方は絶縁物層２４および第２の強誘電体層３０を貫通してエッチングされ、上部電極および下部電極のメタライゼーションを可能とする。コンタクト孔３２および３４は物質の同じ厚さを貫いてエッチングされるので、コンタクト孔３２および３４の深さは同一である。コンタクト孔３２および３４は理想的には同時に２ステップでエッチングされ、絶縁酸化物質及び残りの強誘電体層を除去する。使用されたエッチングの型は、図８を参照して記述されているものと同じである。コンタクト孔３２および３４をエッチングして後、随意の第２の回復アニールを実行できる。
【００５８】
図１７においては、コンタクト孔３２および３４はメタライズされて、下部電極１８および上部電極２２への電気的な通路が与えられる。窒化チタンの局所的な相互接続のためのメタライゼーション層は厚さ８００［オングストローム］に堆積されて、エッチングされ下部電極１８のための金属コンタクト３６を、そして各上部電極２２のための金属コンタクト３８を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図５２に示されているが、他のメタライゼーション手順を使用できる。
【００５９】
図１８には、図１１から図１７に関して上に記載されたキャパシタ構造の平面図が示されている。下部電極１８は第１の矩形を形成するものとして示されている。下部電極１８および第１の強誘電体層２０である小さい方の第２の矩形が形成される。第２の強誘電体層３０は下部電極１８に重なり、破線で示される矩形として示されている。下部電極および上部電極へのコンタクト孔３２および３４は円形の特徴として示されている。上部電極２２を接続する局所的な相互接続の金属の接続ストラップ（strap）３８層が、コンタクト孔３４および４０に重なる個々の矩形として示されている。コンタクト孔４０が図１１から図１７には示されていないが、図５２に示されているようにトランジスタの拡散領域のような別の構造物への接続部を表している。
【００６０】
（参考のための実施の形態）
図１９から図２４を参照して、低減された水素敏感性を有する強誘電体メモリに使用することに適する第３の強誘電体キャパシタプロセスの一連の断面図が示されている。
【００６１】
図１９から図２１は、先に示された図１１から図１３と断面図、物質、エッチング工程およびアニール工程において共に同じである。図１９は、順に形成された厚いガラス層１６、下部電極層１８、第１の強誘電体層２０および上部電極２２を示していて、上部電極層２２はエッチングされ個々の上部電極２２を形成する。図２０は、下部電極を形成するために第１の強誘電体層２０のエッチングと下部電極層１８のエッチングを示している。図２１では、第１の強誘電体層２０と同じ厚さ（３０００［オングストローム］）の第２の「キャップ」強誘電体層３０が第１の強誘電体層２０を覆って堆積され、それによって上部電極２２を完全に被包する。強誘電体層２０は堆積された後に第１のアニールを行い、上部電極層２２がエッチングされた後に第２のアニールを行い、第２の強誘電体層３０を堆積した後に随意の第３のアニールを行う。第１の強誘電体層２０および下部電極１８がエッチングされた後に随意の第１の回復アニールを行う。
【００６２】
図２２では、ＰＴＥＯＳガラス層２４が、エッチングされていない第２の強誘電体層３０を覆って約５０００［オングストローム］の厚さに堆積される。
【００６３】
図２３では、コンタクト孔がエッチングされ上部電極２２および下部電極１８への通路を与える。コンタクト孔３２は下部電極１８への通路を与え、コンタクト３４は上部電極２２への通路を与える。図２３では、コンタクト孔３２とコンタクト孔３４は共に、絶縁物層２４および第２の強誘電体層３０を貫いてエッチングされ、上部電極および下部電極へのメタライゼーションを可能とする。コンタクト孔３２および３４の深さは同じであり、なぜなら同じ厚さの物質を貫いてエッチングされるからである。コンタクト孔３２および３４は理想的には２ステップで同時にエッチングされ、絶縁酸化物層、その後残りの強誘電体物質を除去する。使用されたエッチングの型は、図８を参照して記述されているものと同じく使用されている。コンタクト孔３２および３４が開口された後に、第２の随意の回復アニールを実行する。
【００６４】
図２４では、コンタクト孔３２および３４はメタライズされ、下部電極１８及び上部電極２２への通路を与える。窒化チタンの局所的な相互接続のメタライゼーション層は厚さ約８００［オングストローム］に堆積されて、エッチングされ下部電極１８のための金属コンタクト３６および各上部電極２２のための金属コンタクト３８を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図５２に示されるが、他のメタライゼーション手順を使用できる。
【００６５】
図１９から図２４に関して上に記述されたキャパシタ構造の平面図が図２５に示される。下部電極１８は第１の矩形を形成するものとして示される。下部電極１８および第１の強誘電体層２０である小さい方の第２の矩形が形成される。第２の強誘電体層３０は、大きな余裕（margin）によって下部電極１８と重なる破線の矩形として示される。示されている大きな余裕は、エッチングされない連続した第２の強誘電体層３０の範囲に当たる。下部電極のコンタクト孔３２および上部電極のコンタクト孔３４は、円形の特徴を示している。上部電極２２を接続する局所的な相互接続である金属の接続ストラップ３８はコンタクト孔３４及び４０に重なる個々の矩形として示されている。コンタクト孔４０は図１９から図２４に示されていないが、図５２に示されるようなものとして、トランジスタの拡散領域のような他の構造物へのコンタクトを表している。
【００６６】
（本発明の実施の形態）
図２６から図３２を参照すると、水素への低減された敏感性を有する強誘電体メモリに使用するために適した第４の強誘電体キャパシタプロセスの一連の断面図が示されている。望まれるならば、以下に記述される第４の強誘電体キャパシタプロセスでは、第２の強誘電体層３０の厚さが、第１の強誘電体層２０と異なることを許容される。
【００６７】
図２６は、以前に記述された図３、図１１および図１９と同じである。第１の強誘電体層２０が堆積された後に第１のアニールが実行され、上部電極層２２がエッチングされた後に第２のアニールが実行される。
【００６８】
図２７では、第１の強誘電体層２０のみがエッチングされ、エッチングされた上部電極２２と相応に重なる。図２７では、下部電極層１８はエッチングされない状態のままである。第１の強誘電体層２０をエッチングした後に、随意の第１の回復アニールを実行する。
【００６９】
図２８では、第１の強誘電体層２０と異なる厚さ（３０００［オングストローム］より厚くまたは３０００［オングストローム］より深く）の第２の「キャップ」強誘電層３０’が第１の強誘電体層２０を覆って堆積され、それによって上部電極２２を完全に被包する。材料の使用がより少なく、エッチングが容易であり、より平坦であり、加えて他の処理上の理由から、厚い第２の強誘電体層３０’はより薄いことが望ましい。しかしながら、望まれるならば、同じまたはより厚い強誘電体層３０’が使用できる。第２の強誘電体層３０’のために使用される物質は上記のものと同じであり、第１の強誘電体層２０において使用される物質以外に異なることが可能である。第２の強誘電体層３０’を堆積した後に、随意の第３のアニールを実行できる。
【００７０】
図２９では、第２の強誘電体層３０’および下部電極層１８が同時にエッチングされ、下部電極を形成する。下部電極層１８および第２の強誘電体層３０’をエッチングした後に、随意の第２の回復アニールを実行できる。
【００７１】
図３０では、エッチングされた強誘電体層３０’を覆って５０００［オングストローム］の厚さにＰＴＥＯＳガラス絶縁物層２４が堆積される。
【００７２】
図３１では、コンタクト孔がエッチングされ、上部電極２２および下部電極１８への通路を生じる。コンタクト孔３２は下部電極１８への通路を生じ、コンタクト孔３４は上部電極２２への通路を生じる。図３１では、コンタクト孔３２および３４は共に絶縁物層２４および第２の強誘電体層３０’を貫いてエッチングされ、上部電極及び下部電極へのメタライゼーションを可能とするということに注目しなさい。コンタクト孔３２および３４はエッチングされ物質の同じ厚さを貫通するので、それらの深さは同じである。コンタクト孔３２および３４は、絶縁酸化物層を、それから残りの強誘電体物質を除去するために、理想的には２ステップで同時にエッチングされる。使用されたエッチングの型は、図８を参照して記述されるものと同じものが使用される。コンタクト孔３２および３４をエッチングした後に、随意の第３の回復アニールを実行できる。
【００７３】
図３２では、コンタクト孔３２および３４がメタライズされ、下部電極１８および上部電極２２への電気的な通路が与えられる。引き続く酸化物層およびメタライゼーション層を示す強誘電体層メモリセルのための全メタライゼーション手順が図５２に示されるが、他のメタライゼーション手順を使用することもできる。
【００７４】
図２６〜図３２に関連して上に記載されたキャパシタの構造の平面図は示されていないが、図１８に示されている平面図に似ている。一つの違いは、強誘電体層３０’は下部電極１８に重なっていないが、それに対して下部電極１８に同じ場所を占めている（coincident）。
【００７５】
（参考のための実施の形態）
図３３〜図４１を参照して、水素への低減された敏感性を有する強誘電体メモリに適した第５の強誘電体キャパシタの一連の断面図が示されている。
【００７６】
図３３では、厚さ７０００［オングストローム］のＢＰＳＧガラス層１６がシリコン基板あるいは他の基板（図示せず）上に堆積される。白金の下部電極層１８は、ＢＰＳＧガラス層１６を覆って厚さ１７５０［オングストローム］程度に堆積される。また、下部電極層１８は厚さ２００［オングストローム］程度のチタンの密着層を含み、ＢＰＳＧガラス層１６へ白金の下部電極層１８の密着を容易にしている。強誘電体層２０が、３０００［オングストローム］の厚さに下部電極層１８を覆って引き続いて堆積される。強誘電体層２０に使用される物質は、理想的にはドープされた又はドープされないジルコン酸チタン酸鉛（laed zirconate titanate：ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（strontium bismuth tantalate：ＳＢＴ）、あるいは薄い層形状での使用に適した他の知られている強誘電性物質である。
【００７７】
図３４では、強誘電体層２０は部分的にエッチングされ、１個以上の切れ込み４２が（indentation）形成される。切れ込み４２は、以下に詳細に説明するように、上部電極を完全に収容する（receive）ために十分な深さにまでエッチングされるべきである。使用されるエッチング技術は、強誘電体層をエッチングするときに使用される同じ反応性イオンエッチングである。強誘電体層２０が部分的にエッチングされた後、第１のアニールを実行する。第１のアニールは、約５［秒］で８５０［℃］の熱処理が後に続く、約５［秒］で６５０［℃］の熱処理を含む。
【００７８】
図３５では、引き続いて、白金の上部電極層２２が強誘電層２０を覆って厚さ約１７５０［オングストローム］に堆積される。上部電極層２２はコンフォーマル（conformal）,つまり下地の形状と共形であり、たとえば下地の形状を反映していて、このため切れ込み４２の夫々を十分に埋め込まれる（fill）。
【００７９】
図３６では、上部電極層２２はエッチングされて取り去られ、切れ込み４２に１個以上の上部電極を形成する。白金は、典型的にはアルゴンと塩素の雰囲気中で反応性イオンエッチングを使用してエッチングされる。代わりのエッチングには、イオンミリングあるいは化学的機械的研磨（ＣＭＰ）が含まれる。個々の上部電極の寸法は、上部電極間の各３［μｍ］の間隔と共に、名目上の寸法１．５［μｍ］×１．５［μｍ］から望むように変更できる。白金の上部電極層２２はエッチングされ個々の上部電極を規定した（define）後に、第２のアニールを実行する。第２のアニールは、酸素雰囲気中における約６０［分］で６５０［℃］の熱処理を含む。
【００８０】
図３７では、強誘電体層２０はエッチングされ上部電極２２との横方向の相応な重なりを残す。
【００８１】
図３８では、下部電極層１８はエッチングされ下部電極の寸法を規定する。図３８に見ることができるように、下部電極１８の一端はエッチングされ最終的な下部電極への接続のための空間を与える。下部電極１８の他端は、第２の強誘電体層３０と同じ寸法にエッチングされる。下部電極層１８は、アルゴン及び塩素雰囲気中において反応性イオンエッチングを使用してエッチングされる。下部電極層１８がエッチングされた後に、随意の第１の回復アニールを実行できる。随意の第１の回復アニールは、酸素雰囲気中において約６０［分］間で５５０［℃］の熱処理を含む。
【００８２】
図３９では、ＰＴＥＯＳガラス絶縁物層２４は、エッチングされた強誘電体層２０を覆って約５０００［オングストローム］に堆積される。
【００８３】
図４０では、コンタクト孔はエッチングされ上部電極２２および下部電極１８への通路を生じる。コンタクト孔３２は下部電極１８への通路を与え、コンタクト孔３４は上部電極２２への通路を与える。コンタクト孔３４及び３２は、絶縁物層２４を貫いてエッチングされ、上部電極２２および下部電極１８のメタライゼーションを可能とする。コンタクト孔３２及び３４は、単一のエッチング工程でエッチングされることに注目すべきである。絶縁酸化物質は、フッ素系（fluorine-based）ウエットエッチまたはドライエッチを使用して、エッチングされ取り去られる。エッチングして傾斜がつけられた側面をコンタクト孔に形成することが望ましい。図４０では、コンタクト孔３２及び３４は、物質のほぼ同じ厚さ、つまりガラス絶縁層２４の５０００［オングストローム］を貫いてエッチングされることに注目しなさい。コンタクト孔３２及び３４は以前に記載したように開口された後に、第２の随意の回復アニールを実行できる。
【００８４】
図４１では、コンタクト孔３２及び３４はメタライズされ、以前に上で記載したように、下部電極１８および上部電極２２への電気的な通路を与える。
【００８５】
図３３〜図４１に関して上に記述されたキャパシタ構造の平面図は、図１０に示された平面図と類似している。唯一の違いは、強誘電体層３０に当たる第２のレベルがないことである。しかしながら、平面図の輪郭は同じである。
【００８６】
（参考のための実施の形態）
図４２〜図５０を参照して、水素の低減された敏感性を有する強誘電体メモリにおける使用に適した第６の強誘電体キャパシタプロセスの一連の断面図が示される。
【００８７】
図４２では、厚さ７０００［オングストローム］程度のＢＰＳＧガラス層１６がシリコン基板あるいは他の基板（図示せず）上に堆積される。白金の上部電極層１８が、引き続いてＢＰＳＧガラス層１６を覆って約１７５０［オングストローム］の厚さに堆積される。また、下部電極層１８は２００［オングストローム］程度のチタンの密着層を含み、ＢＰＳＧガラス層１６への白金の下部電極層１８の密着を容易にしている。
【００８８】
図４３では、下部電極層１８がエッチングされ下部電極を形成する。
【００８９】
図４４では、強誘電体層２０が、下部電極を覆って約３０００［オングストローム］の厚さに引き続いて堆積される。強誘電体層２０に使用される物質は、理想的には、ドープされた又はドープされないＰＺＴ、ＳＢＴあるいは薄い層状の形成での使用に適した他の知られた強誘電体物質である。
【００９０】
図４５では、強誘電体層２０は、部分的にエッチングされ１個以上の切れ込み４２を形成する。切れ込み４２は、更に以下に詳細に説明されるように、上部電極を完全に収容する（receive）ために十分な深さにエッチングされるべきである。使用されるエッチング技術は、強誘電体層をエッチングするときに使用される同じ反応性イオンエッチングである。強誘電体層２０が部分的にエッチングされた後、第１のアニールを実行する。第１のアニールは、約５［秒］で８５０［℃］の熱処理が後に続く、約５［秒］で６５０［℃］の熱処理を含む。
【００９１】
図４６では、引き続いて、白金の上部電極層２２が強誘電層２０を覆って厚さ約１７５０［オングストローム］に堆積される。上部電極層２２はコンフォーマル（conformal）,つまり共形であり、このため切れ込み４２の夫々内に十分に埋め込まれる（fill）。
【００９２】
図４７では、上部電極層２２はエッチングされて取り去られ、切れ込み４２内に１個以上の上部電極を形成する。白金は、典型的にはアルゴンと塩素の雰囲気中で反応性イオンエッチングを使用してエッチングされる。個々の上部電極の寸法は、上部電極間の各３［μｍ］の間隔と共に、名目上の寸法１．５［μｍ］×１．５［μｍ］から望むように変更できる。白金の上部電極層２２をエッチングし個々の上部電極を規定した（define）後に、第２のアニールを実行する。第２のアニールは、酸素雰囲気中における約６０［分］で６５０［℃］の熱処理を含む。
【００９３】
図４８では、ＰＴＥＯＳガラス絶縁物層２４は、エッチングされた強誘電体層２０を覆って約５０００［オングストローム］に堆積させる。
【００９４】
図４９では、コンタクト孔はエッチングされ上部電極２２および下部電極１８への通路を与える。コンタクト孔３２は下部電極１８への通路を与え、コンタクト孔３４は上部電極２２への通路を与える。コンタクト孔３４は絶縁物層２４を貫いてエッチングされ上部電極２２へのメタライゼーションを可能とする。しかしながら、コンタクト孔３２は、強誘電体層２０だけでなく絶縁物層２４をも貫いてエッチングされる。したがって、コンタクト孔３２及び３４は、２つの分離されたエッチング工程でエッチングされることに注目すべきである。絶縁酸化物質は、フッ素系（fluorine-based）ウエットエッチまたはドライエッチを使用して、エッチングされ取り去られる。強誘電体物質は、反応性イオンエッチングを使用してエッチングされる。エッチングして傾斜がつけられた側面をコンタクト孔に形成することが望ましい。プロセスにおけるこの位置で、随意の回復アニールを実行できる。
【００９５】
図５０では、コンタクト孔３２及び３４はメタライズされ、以前に上で記載したように、下部電極１８および上部電極２２への電気的な通路が与えられる。
【００９６】
図４２〜図５０に関して上に記述されたキャパシタ構造の平面図は、図２５に示された平面図と類似している。異なることは、強誘電体層３０に当たる第２のレベルがないことであり、加えて強誘電性物質２０の対する輪郭は取り去られるべきであることである。
【００９７】
図５１を参照して、典型的な不揮発性強誘電体メモリのための回路図が示され、そのメモリは強誘電体キャパシタ５４に結合されたトランジスタ５２を有している。図５１での配置は、１個のトランジスタと１個のキャパシタのメモリセル、あるいは１Ｔ／１Ｃセルとして知られている。トランジスタ５２の一方の電流ノードはビット線を形成し、また１４、４６、４８として命名され、図５２に示される集積されたセル内の領域に対応する。トランジスタ５２の他方の電流ノードは、ノード５６において強誘電体キャパシタ５４に結合される。トランジスタ５２のゲート１５は、メモリセルのワード線を形成する。キャパシタ５４の一端はノード５６においてトランジスタ５２へ結合され、キャパシタ５４の他端はメモリセルのプレート線を形成する。プレート線ノードは、１８、３６、４８として命名され図５２に示される集積されたセル内の領域に対応する。
【００９８】
図５２を参照すれば、ビット線、ワード線及びプレート線を有する完全にメタライズされた集積回路の強誘電体メモリセルの断面図が示されている。メモリセルはシリコン基板あるいはエピタキシャル領域１２と、基板１２内に形成され、第１および第２の拡散領域１４、薄いゲート酸化膜（oxide）１３、並びワード線を形成するゲート１５を含むトランジスタとを含む。厚い酸化物層１６は、基板１２上に形成されコンタクト孔を含み、第１及び第２の拡散領域１４のメタライゼーションを可能とする。図５２において、各層内にあるコンタクト孔および様々な層の各々を形成するための正確な手順は、十分には記述されていないことに注目すべきであり、実際には、コンタクト孔は引き続くプロセスステップにおいて形成されてもよい。強誘電体キャパシタは、引き続いて厚い酸化物層１６上に形成され、下部電極１８、強誘電体層２０＋３０、および上部電極２２を含んでおり、強誘電体層２０＋３０は、部分的にあるいは完全に、上部電極２２を被包する。強誘電体層２０＋３０はコンタクト孔を含み上部電極２２のメタライゼーションを可能とする。
【００９９】
第１の絶縁物層２４は厚い酸化層１６および強誘電体キャパシタを覆って形成され、コンタクト孔を含み、第１および第２の拡散領域１４のメタライゼーション、強誘電体キャパシタの上部電極２２および下部電極１８のメタライゼーションを可能とする。パターンが形成された第１のメタライゼーション層３６、３８、４６が、第１の拡散領域１４を金属コンタクト４６と接続するために、上部電極２２と第２の拡散領域１４と間の局所的に相互接続を形成するために、そして下部電極１８を金属コンタクト３６とメタライズするために、堆積される。
【０１００】
第２の絶縁物層４４は第１のメタライゼーション層３６、３８、４６を覆って形成され、第１の拡散領域１４および下部電極３６のメタライゼーションを可能とするためにコンタクト孔を含む。パターンが形成された第２のメタライゼーション層４８は第１の拡散領域を１４を接続してメモリセルのビット線を形成すると共に、下部電極１８を接続しメモリセルのプレート線を形成する。最終的に、パッシベーション層５０が第２のメタライゼーション層４８を覆って形成される。
【０１０１】
第１の絶縁物層２４及び第２の絶縁物層４４は、典型的には、ドープされた又はドープされない薄い酸化物層であるけれど、水素の拡散に対してより多く抵抗が必要とされるならば、これらの層もＰＺＴまたはＳＢＴのような強誘電体物質で作ることができる。更に、パッシベーション層５０は、典型的にはシリコン窒化物等で形成されるが、ＰＺＴあるいはＳＢＴのような強誘電体物質で作ることができる。上で述べた３層の全ては、望まれるように同じあるいは異なる強誘電体物質で製造することができ、強誘電体キャパシタの強誘電体層に使用された物質と必ずしも同じ物質である必要でない。強誘電体物質のパッシベーションに関する更なる教えは、「強誘電体集積回路のための、固いセラミック物質を使用するパッシベーション方法および構造」と命名された米国特許第５，４３８，０２３号に見いだすことができ、その特許はラムトロンコーポレーション、本発明の譲受人へ付与されている。水素への敏感性を更に縮小するために特別な注意が払われていると同時に、これらの工程は製造コストと複雑性を増加させる可能性がある。
【０１０２】
強誘電体電界効果トランジスタ
強誘電体ＦＥＴは、しばしば「ＭＦＳＦＥＴ」と参照され、「ＭＦＳＦＥＴ」は「金属−強誘電体−半導体電界効果トランジスタ（Metal-Ferroelectric-Semiconductor Feild-Effect-Transistor）」を意味し、強誘電体メモリデバイスのための記憶要素として提案されてきた。強誘電体ＦＥＴは、二酸化シリコンゲート絶縁物層が強誘電体ゲート絶縁物層に置き換えられたということを除いて、標準的なＭＯＳＦＥＴに類似する。強誘電体ＦＥＴは分離のスイッチデバイス及び強誘電体キャパシタが使用されている１Ｔ−１Ｃあるいは２Ｔ−２Ｃメモリセルに対する対案である。
【０１０３】
動作においては、強誘電体ゲート絶縁物層の分極が、ゲート領域の直下にあるチャネルの蓄積（accumulate）あるいは空乏化（depletion）／反転（inversion）を誘導する。したがって、強誘電体ＦＥＴは強誘電体の分極状態に依存してオンあるいはオフになり、このため記憶要素として使用できる。
【０１０４】
強誘電体ＦＥＴは標準的な強誘電体メモリセルへのよい対案と考えられている。なぜなら、読みだし／書き込み機構が非破壊的に行われ、単一の強誘電体ＦＥＴのセルサイズが小さいからである。やや古くさくなるが、強誘電体ＦＥＴのプロセスには固有の問題があるため、広範な適用を妨げてきた。強誘電体ＦＥＴに伴う問題の一つは、チャネルが堆積中に及び／または引き続くアニールサイクル中に形成され、強誘電体ゲート絶縁物層とチャネルが形成される半導体層との間にある界面において起こる相互拡散である。強誘電体ＦＥＴの別の問題は、引き続くプロセスステップ中で起こる強誘電体ゲート絶縁物層の劣化である。一旦、相互拡散が起こると、２個のキャパシタの直列接続が実際に形成される。第１のキャパシタは強誘電性であるが、第２のキャパシタは非強誘電性であって、実際にはこれが印加される外部電圧の大部分を吸収してしまう。これは、電気的な性能の大幅な縮小を引き起こし、引き続く熱的なアニールによって回復されることはない。
【０１０５】
図５３〜図６９は、少なくとも２個のソース／ドレイン領域と強誘電体ゲート構造物とを含む強誘電体ＦＥＴの第１の具体例を形成するための改良された製造方法を例示し、強誘電体ゲート構造物（structure）は強誘電体ゲートの構造物とは別個の水素へのバリアのキャップ層（hydrogen-barrier cap layer）で被包されている。水素へのバリアのキャップ層は、引き続くプロセスステップによる水素から劣化を避けると共に、引き続く回復アニールの必要性を最小にしあるいは除去する。結果として、強誘電体ゲートと半導体領域との間の相互拡散も最小化される。
【０１０６】
図５３を参照して、シリコン基板、他の半導体基板あるいはエピタキシャル層１００が示され、強誘電体トランジスタのためのソース／ドレイン領域が形成されている。
【０１０７】
図５４では、Ｎウエル１０２及びＰウエル１０４のような拡散領域が半導体基板１００内へ拡散される。
【０１０８】
図５５では、フィールド酸化物領域１０６、１０８および１１０は厚さ約１［μｍ］まで熱的に成長されウエル１０２および１０４を電気的に分離する。
【０１０９】
図５６では、３個の層が形成される。強誘電体ゲート絶縁層１１２は厚さ約５００［オングストローム］から５０００［オングストローム］に形成される。強誘電体層１１２は、ドープされた又はドープされていないＰＺＴ、ＳＢＴ、チタン酸バリウム・ストロンチウム（barium strontium titanate：ＢＳＴ）等のようなよく知られているあらゆる強誘電性の構成物（composition）で形成され得る。次いで、ポリシリコンゲート層１１４が厚さ約５００［オングストローム］〜５０００［オングストローム］に形成される。最後に、「固いマスク（hard mask）」の二酸化シリコン層１１６が、名目上の厚さ約３０００［オングストローム］に形成される。
【０１１０】
図５７では、層１１６の表面がパターン形成され、層１１２、１１４および１１６が、ウエットエッチングおよび反応性イオンエッチング（reactive-ion etch：「ＲＩＥ」）の組み合わを使用してエッチングされる。エッチングステップは完了した後に、固いマスク層１１６Ａの残存物と共にゲート構造物１１２Ａおよび１１４Ａが第１のＰチャネル強誘電体ＦＥＴのために形成される。固いマスク層１１６Ｂの残存物と共にゲート構造物１１２Ｂおよび１１４Ｂが第１のＮチャネル強誘電体ＦＥＴのために形成される。図５７において、強誘電体絶縁物層１１２Ａおよび１１２Ｂとポリシリコンゲート１１４Ａおよび１１４Ｂとを含む強誘電体ゲート構造物が直接にシリコン基板１００上に形成され、シリコン基板１００はソース／ドレイン領域を含む。
【０１１１】
図５８では、酸化物領域１０６、１０８および１１０と固いマスク領域１１６Ａおよび１１６Ｂとによってマスクされトランジスタに対する適当な極性となるソース／ドレイン領域がイオン注入される。ソース／ドレイン領域１１８Ａおよび１１８Ｂは、理想的には、Ｐチャネル強誘電体ＦＥＴを形成するために量的に多くＰ型不純物がドープされ、ソース／ドレイン領域１２０Ａおよび１２０Ｂは、理想的には、Ｎチャネル強誘電体ＦＥＴが形成するためには量的に多くＮ型不純物がドープされる。
【０１１２】
図５９では、固いマスク層１１６の残存物１１６Ａおよび１１６Ｂがエッチングによって除去される。
【０１１３】
図６０では、キャップ層１２２がソース／ドレイン領域および酸化物領域を含み強誘電体トランジスタの全表面を覆って、厚さ約５００［オングストローム］〜５０００［オングストローム］に堆積される。キャップ層１２２のために使用される物質は、強誘電体ゲート絶縁物層１１２に対して、つまりＰＺＴ、ＳＢＴ、ＢＳＴまたは他の知られている強誘電体物質に対して上で参照されるような標準的な強誘電体物質である。加えて、キャップ層１２２は、ドープされた及びドープされていない窒化物（nitrides）、チタン酸塩（titanates）、ジルコン酸塩（zirconates）、ニオブ酸塩（niobates）、タンタル酸塩（tantalates）、スズ酸塩（satnnates）、ハフニウム酸塩（hafnates）、マンガン酸塩（manganates）からなるグループから選択される強誘電性セラミック物質あるいは非強誘電性セラミック物質でありうる。
【０１１４】
図６１では、キャップ層１２２はソース／ドレイン領域にわたってＲＩＥエッチングされ、被包する層１２２Ａおよび１２２Ｂを形成する。層１２２Ａおよび１２２Ｂは、それぞれの強誘電体ＦＥＴの強誘電体ゲート構造物を完全に被包することに注目しなさい。
【０１１５】
図６２では、薄いシリコン酸化窒化物（oxi-nitride）層１２４は、被包された強誘電体ＦＥＴを覆って、名目上の厚さ約２０００［オングストローム］に形成される。
【０１１６】
図６３では、厚い酸化物層１２６は層１２４を覆って厚さ約４０００［オングストローム］〜５０００［オングストローム］に形成される。
【０１１７】
図６４では、厚い酸化物層１２６は平坦化され平坦化された酸化物層１２６’を形成する。
【０１１８】
引き続くメタライゼーションステップを示すことを明瞭にする目的で、図６５は図６４の左半分の拡大された視野、つまりＮウエル１０２内に形成されたＰチャネル強誘電体トランジスタを示している。
【０１１９】
図６６では、ビア１２８および１３２は平坦化された酸化物層１２６’および薄い酸化窒化物層１２４を貫いて形成され、ソース／ドレイン領域１１８Ａおよび１１８Ｂへの通路を与える。また、ビア１３０は、平坦化された酸化物層１２６’、薄い酸化窒化物層１２４、およびキャップ層を貫いて形成され、ゲート１１４Ａを含む強誘電体ゲート構造物への通路を生じる。
【０１２０】
ソース／ドレイン領域１１８Ａおよび１１８Ｂだけでなくゲート１１４Ａをメタライズする方法も図６７〜図６９に示されている。図６７では、タングステン層１３４が十分な厚さに形成され、図６６に示されるビア１２８、１３０および１３２を完全に埋め込み満たす。図６８では、タングステン層１３４が、平坦化された酸化物層１２６’の表面までエッチングされ取り除かれ、タングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃが形成される。タングステンプラグ１３４Ａおよび１３４Ｃはソース／ドレイン領域への電気的な接触を与え、タングステンプラグ１３４Ｂはゲート１１４Ａへの電気的な接触を与える。図６９では、従来のアルミニウムあるいは他の金属層１３６（図示せず）がパターン形成されて、エッチングされタングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃをそれぞれに用いる電気的な接触である金属領域１３６Ａ、１３６Ｂおよび１３６Ｃを形成する。
【０１２１】
図７０〜図７７は、少なくとも２個のソース／ドレイン領域と強誘電体ゲート構造物とを含む強誘電体ＦＥＴの第２の具体例を形成し、強誘電体ＦＥＴには窪みが付けられた（notched）強誘電体絶縁物が基板上に形成され、ゲートが強誘電体絶縁物の窪み（notch）に形成され、ソース／ドレイン領域が基板内に形成される。
【０１２２】
図７０を参照して、部分的に製造された強誘電体ＦＥＴの部分が示され、シリコン基板または他の半導体基板１００、ＮウエルまたはＰウエル１０２、厚い酸化物層１０６および１０８、そして厚さ約２００〜５０００［オングストローム］に形成された強誘電体層１１２を含む。強誘電体層１１２は、上で詳細に記述されたにあらゆる強誘電体物質でありうる。
【０１２３】
図７１では、２つのエッチングステップの結果が示されている。第１のエッチングステップは強誘電体層１１２をエッチングし、強誘電体ＦＥＴのゲート構造物に使用される強誘電体ゲート層の水平方向の寸法を形成する。第２のエッチングステップは強誘電体１１２の上面をエッチングし窪み１１１を形成する。窪み１１１直下の強誘電体の絶縁物領域１１２は、強誘電体層１１２の最初の厚さに依存して、厚さ約５０〜２０００［オングストローム］にエッチングされる。
【０１２４】
図７２では、ゲート層１３３は部分的に形成されたトランジスタを覆って形成される。ゲート層１３３はポリシリコン、白金、イリジウム、またはあらゆる他の適した電極材料でありうる。ゲート層１３３は、窪み１１１を埋めるために十分な厚さ約３００〜５０００［オングストローム］に堆積される。
【０１２５】
図７３では、ゲート層１３３は完全にエッチングされ取り去られ、ゲート１３３を形成する。ゲート１３３は前の窪み１１１を埋め込んで満たし、強誘電体絶縁物層１１２によって３面を接して完全に囲まれることに注目すべきである。ゲート１３３の直下にあるゲート絶縁物の活性部分は、完全に囲まれ、このため水素にさらされることおよび対応する電気的な特性の劣化から保護される。
【０１２６】
図７４では、適当な極性のソース／ドレイン領域１１８Ａおよび１１８Ｂが形成される。
【０１２７】
図７５では、酸化物層１２６が形成されて、そして平坦化される。
【０１２８】
図７６では、ビアが、酸化物層１２６内にエッチングされる。ビア１２８および１３２はソース／ドレイン領域１１８Ａおよひ１１８Ｂへの通路を形成し、ビア１３０はゲート１３３への通路を形成する。
【０１２９】
図７７では、タングステン層１３４（図示せず）が形成されてエッチングされタングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃを作り出し、それらはそれぞれソース／ドレイン領域１１８Ａ、ゲート１３３、および１１８Ｂとの電気的な接続である。また、図７７には、タングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃとの電気的な接続であるエッチングされたアルミニウムあるいは他の金属領域１３６Ａ、１３６Ｂおよび１３６Ｃがそれぞれ示されている。
【０１３０】
図７８〜図８４は、少なくとも２個のソース／ドレイン領域および強誘電体ゲートを含む強誘電体ＦＥＴの第３の具体例を形成するための改良された製造方法を例示し、第１の強誘電体層が基板を覆って形成され、ゲートが第１の強誘電体層上に形成され、第２の強誘電体層が第１の強誘電体層およびゲートを覆って形成され、そして第１および第２の強誘電体層がエッチングされ絶縁物の水平方向の寸法を規定し、そして第２の強誘電体層はエッチングされゲートに到達する。
【０１３１】
図７８を参照して、部分的に製造された強誘電体ＦＥＴが示され、それはシリコン基板あるいは他の半導体基板１００、ＮウエルまたはＰウエル１０２、厚いフィールド酸化物層１０６および１０８、そして厚さ約５０〜２０００［オングストローム］に形成された強誘電体層１１２を含む。強誘電体層１１２は、上で詳細に記述されたように、あらゆる強誘電体物質である。
【０１３２】
図７９では、示されるように、ゲート層がエッチングされ、強誘電体ＦＥＴのゲート構造物に使用された強誘電体の絶縁物層の水平方向の寸法よりの僅かに小さい大きさにゲート１３３を形成する。ゲート１３３のための材料および厚さは、上に詳細に記述されている。
【０１３３】
図８０では、キャップ層１１３がゲート１３３および第１の強誘電体層１１２を覆って形成される。キャップ層１１３は、ＰＺＴ、ＳＢＴ、ＢＳＴまたは他の知られている強誘電体物質のようなドープされた又はドープされていない強誘電体物質である。加えて、キャップ層１１３は、ドープおよびドープされていない窒化物（nitrides）、チタン酸塩（titanates）、ジルコン酸塩（zirconates）、ニオブ酸塩（niobates）、タンタル酸塩（tantalates）、スズ酸塩（satnnates）、ハフニウム酸塩（hafnates）、マンガン酸塩（manganates）からなるグループから選択されるセラミック物質でありうる。
【０１３４】
図８１では、層１１２及び１１３がエッチングされ、強誘電体ゲート構造物の水平寸法を規定すると共に、３面に接してゲート１３３を囲む。強誘電体の絶縁物層１１２の活性部分は完全に囲まれて、このため水素による劣化から保護されるということに注目すべきである。また、ソース／ドレイン領域１１８Ａおよび１１８Ｂの形成は図７４に示されている。
【０１３５】
図８２では、酸化物層１２６が形成されて、そして平坦化される。
【０１３６】
図８３では、ビアが酸化物層１２６にエッチングされる。ビア１２８および１３２はソース／ドレイン領域１１８Ａおよび１１８Ｂへの通路を与え、ビア１３０はゲート１３３への通路を与える。
【０１３７】
図８４では、タングステン層１３４（図示せず）が形成されて、エッチングされタングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃを作り出し、これらはそれぞれソース／ドレイン領域１１８Ａ、ゲート１３３およびソース／ドレイン領域１１８Ｂとの電気的な接続である。また、図８４には、それぞれタングステンプラグ１３４Ａ、１３４Ｂ、および１３４Ｃとの電気的な接続であるエッチングされたアルミニウムあるいは他の金属領域１３６Ａ、１３６Ｂおよび１３６Ｃが示される。
【０１３８】
他の強誘電性デバイス
図８５〜図８９は、集積回路上に備えられた（resident）あらゆる強誘電性デバイスを水素による損傷から保護する方法を例示し、その方法は強誘電性デバイスとは別個の水素に対するバリア・キャップ層を用いて強誘電性デバイスを被包するステップを備える。
【０１３９】
図８５を参照すれば、半導体基板あるいは他の基板１００が示されている。強誘電性デバイス１４０が示され、それは第１および第２の金属コンタクト１４２および１４４を有する。２個のコンタクトのみが示されているけれども、あらゆる数を使用できる。強誘電性デバイス１４０は、集積された若しくはバルクのキャパシタ、センサ、または引き続く半導体プロセスステップにおいて損傷を受けうる強誘電体物質を含むあらゆるデバイスでありうる。
【０１４０】
図８６では、コンタクト１４２および１４４を含む強誘電性デバイス１４０はキャップ層１２２で覆われる。キャップ層１２２は、ドープされた又はドープされていないＰＺＴ、ＳＢＴ、ＢＳＴまたは他の知られている強誘電体物質を含む強誘電体物質である。また、キャップ層１２２は、ドープされているおよびドープされていない窒化物（nitrides）、チタン酸塩（titanates）、ジルコン酸塩（zirconates）、ニオブ酸塩（niobates）、タンタル酸塩（tantalates）、スズ酸塩（satnnates）、ハフニウム酸塩（hafnates）、マンガン酸塩（manganates）からなるグループから選択される強誘電性セラミック物質あるいは非強誘電性セラミック物質でありうる。層１２２の厚さは、強誘電性デバイス１４０の寸法およびプロセスの制約によって決定される。名目上のレベルはこの開示の中に記述されたものと類似しているが、望まれるならば他のより厚い層も使用できる。
【０１４１】
図８７では、キャップ層１２２がエッチングされ、強誘電性デバイス１４０を完全に被包すると共に、金属コンタクト１４２および１４４に到達するビア１４６および１４８を与える。
【０１４２】
図８８では、金属コンタクト１４２および１４４が、アルミニウムあるいは他の知られたメタライゼーション物質を用いてメタライズされ、集積回路の他の部分への電気的な接続を与える。
【０１４３】
図８９では、酸化物層あるいはパッシベーション層１２６が形成され、望まれるならば、平坦化される。
【０１４４】
本発明に従うデバイス構造は、様々なプロセスステップ中に水素にさらされることに関連する接合部分の劣化（line degradation）に耐性の規準を与える。加えて、本発明の構造と方法は、以下に詳細に説明されるように、いくつかのカギとなる強誘電体性能のパラメータに重要な改善をもたらすことが見いだされた。また、これらの発見を支持するデータは以下に提供される。以下に提示されたカギとなる強誘電体の性能のパラメータには、反対状態の電荷、反対状態の電荷のエイジング（aging）率、切り替えられた（switched）電荷がその最終値の約９０％達する電圧であるＶ（９０％）、切り替えられた電荷、ある知られた切り替え反復数において測定された疲労した切り替えられた電荷（fatigued switched charge）、がある。
【０１４５】
上記の性能パラメータにおける改善は、図２４、図３２または図５２に見られるように、十分に形成され全体に「被包された」強誘電体キャパシタにおいて測定された性能パラメータに対応して、図１、図２、図３、図１１、図１２、図１９、図２０、図２６または図２７に見られるように、部分的に形成され「被包されていない」強誘電体キャパシタにおいて測定される。図３３〜図４１および図４２〜図５０に示される部分的に被包された強誘電体キャパシタに対しては、改善は、十分に形成され部分的に被包された強誘電体キャパシタに類似した大きさの被包されていない参照用のキャパシタ（例えば、図１または図２に見ることができるように構造）に対して測定されなくてはならない。これは、図３３〜図４１および図４２〜図５０の調査から判るように、それの基本となる性能を測定できる部分的に形成され被包されていない強誘電体キャパシタがないからである。
【０１４６】
現時点において、電気的な性能における改善に対して信頼できると思われている理論の一つは、上部電極および下部電極間に配置された絶縁物強誘電体層と上部電極との界面において当然のことと考えられる（presumed）ストレス均衡が生じることの結果であるというものである。ストレス均衡が生じることは、部分的にあるいは全体的に上部電極を被包すると共に束縛する２個の強誘電体層によって拘束されているためであると信じられている。
【０１４７】
改善された電気的な性能のストレス縮小理論を更に強化することが、図９０に関連して記述されている。図９０は、試験の目的のために使用され、上部電極のコンタクトの開口３４の領域が、大きい上部電極２２'の領域に関連して、小さい典型的なディスクリートの強誘電体キャパシタの断面図である。本発明の実施の形態または参考のための実施の形態に示すメモリアレイキャパシタが、図９、図１７，図２４、図３２、図４１、図５０および図５２に示され、コンタクト開口３４の領域が図９０に示すものと同じである。しかしながら、これらの図面において上部電極２２の領域が、図９０に示される上部電極２２'よりもずっと小さく、そして上部電極２２の領域に対するコンタクト開口領域３４の比はずっと大きい。研究とデータによれば、電気的な性能における改善は図９、図１７、図２４、図３２、図４１、図５０および図５２に示されるメモリアレイ強誘電体キャパシタにおいてよりも図９０のディスクリート強誘電体キャパシタにおいて大きい。すなわち、図９０に示されるディスクリートキャパシタの上部電極２２'は、メモリアレイキャパシタにある上部電極２２よりも圧迫（constraint）されている可能性がある。
【０１４８】
反対状態の電荷
不揮発性半導体メモリ、特に強誘電体メモリの決定的な性能は電源のないときの保持である。保持は、与えられたデータ状態を書き込まれた時と引き続いて読まれる時の間において維持する能力である。あるデータ状態が、強誘電体キャパシタに書き込まれる、すなわち、２トランジスタ、２キャパシタ（「２Ｔ−２Ｃ」）メモリセルの場合には相補的なデータ状態が書き込まれる。もし望まれるならばある温度において、特定の期間の後に、データ状態は読み出されメモリセルにおいて元のデータ状態が維持されているが否かが決定される。更に、保持は、拡張された期間に対して元のデータ状態を維持した後に、同じ状態（同じ状態は「ＳＳ」である）のデータあるいは電荷（Ｑｓｓ）を維持する能力、および反対状態（反対状態は「ＯＳ」である）あるいは電荷（Ｑｏｓ）を読み出す能力に特徴づけられる。同じデータ状態を維持する故障は、滅多に生じない。不具合は、通常、強誘電体物質が常誘電体になる傾向にあるキュリー（Ｃｕｒｉｅ）点に近傍の上昇された温度における動作に関係している。小さなＱｏｓ電荷では、反対データの状態を読み出す強誘電体メモリセルの不具合を示す。この不具合の機構は、「インプリント（imprint）」として知られ、しばしば強誘電体メモリにおける不具合の原因である。インプリントとは、一旦初期データ状態が時間および温度のストレスのもとで蓄積されると、反対データ状態を維持する能力がないことであり、つまり元のデータ状態が選ばれ、又は元のデータが強誘電体キャパシタ若しくは強誘電体膜にインプリントされてしまうことである。
【０１４９】
反対状態の電荷は、したがって、被包されていない２個の強誘電体キャパシタに対して測定され、１５０［℃］において８８［時間］まで外挿され、完成され被包された形式である同じ２個のキャパシタのための反対状態の電荷に対抗して下記の結果と比較された。
切り替えられた全体の電荷は、両方のキャパシタで増加した。他の関連した試験および研究は、これらの結果を確認する。
【０１５０】
反対状態の電荷のエイジング率
一旦、反対状態の電荷が様々な時点で測定されると、時間が立つにつれてこの電荷が低下（decay）していく率が容易に計算できる。また、この「反対状態の電荷エイジング率」は、インプリント劣化として知られているが、強誘電体メモリの性能の別の重要な証拠（indicia）である。反対状態の電荷のエイジング率は、時間の１０進の一桁（natural decade of time）当たりの電荷損失の百分率で計算できる。計算された量は負の値を有し、なぜなら反対状態の電荷が時間と共に低下し、このため負の傾斜値を有する。
【０１５１】
したがって、反対状態の電荷のエイジング率は、２個の被包されていない強誘電体キャパシタに対して計算され、完成され被包された形式での同じ２個のキャパシタのための反対状態の電荷エイジング率に対抗して下記の結果と比較される。
エイジング率、つまり反対状態の電荷の低下の傾きは、両方のキャパシタで低下した。他の関連した試験および研究は、これらの結果を確認する。
【０１５２】
反対状態の電荷および関連するエイジング率の測定および試験は、ラムトロン・コーポレーションに付与された２個の共に継続する「ＰＺＴ強誘電体膜において保持性能を改良するためのカルシウムおよびストロンチウムの使用」特許出願第０８／６１６，８５６号、「強誘電体膜の保持性能およびインプリント劣化の測定する方法」特許出願第０８／６１６、９１３号において十分に説明され、権利を請求している。共に参照文献としてここに含まれている。
【０１５３】
Ｖ（９０％）
強誘電体メモリ性能の更なる証拠は、「Ｖ（９０％）」と称され、切り替えられた電荷（ＱＳＷ）がそれの最終値の約９０％に達する電圧である。切り替えられた電荷は、図９１に示されるように強誘電体キャパシタに関連するヒステリシス曲線上にある２つの電荷点Ｑ1およびＱ2間で測定された電荷の成分である。Ｖ（９０％）の値は、図９２に示されるように、印加された切り替え電圧に対して切り替えられた電荷をプロットすることによって容易に確認できる。Ｖ（９０％）は、可能な限り低い方が望ましい。低いＶ（９０％）の電圧は、許容できる低電圧のメモリ性能に関連づけられる。
【０１５４】
したがって、Ｖ（９０％）は、２個の被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ２個のキャパシタのためのＶ（９０％）の電圧に対抗して以下の結果と比較される。
Ｖ（９０％）の電圧は、両方のキャパシタに対して低下した。他の関連した試験および研究は、これらの結果を確認する。
【０１５５】
切り替えられた電荷（swtiched charge）
切り替えられた電荷は、図９１を参照して記述されたが、外部から印可された５［Ｖ］の切り替えパルスを使用して測定された。切り替えられた電荷は、２個の被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ２個のキャパシタに対する切り替えられた電荷に対抗して下記の結果と比較される。
切り替えられた電荷は、両方のキャパシタで増加した。他の関連した試験および研究は、これらの結果を確認する。
【０１５６】
疲労した切り替えられた電荷（fatigued switched charge）
疲労した切り替えられた電荷は、試験の下にあるキャパシタが繰り返して２つの分局状態の間を切り替えられた後の電荷であり、１０9切り替えの反復の後に外部から印加された５［Ｖ］の切り替えパルスを使用して測定される。疲労した切り替えられた電荷は、２つの被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ２個のキャパシタに対する疲労した切り替えられた電荷に対抗して下記の結果と比較される。
疲労した切り替えられた電荷は、両方のキャパシタに対して増加した。他の関連した試験および研究は、これらの結果を確認する。
【０１５７】
本発明の好ましい実施例において本発明の原理を例示し記述したが、そのような原理から離れることなく本発明は配置において細かな点において修正され得ることが当業者によって認識される。例えば、ここに記述された半導体プロセスの下記の側面、絶縁物の型、様々な層の厚さ、強誘電体物質の型、エッチングのプロセス、電極の物質、そしてアニール温度、持続時間や回数は必要に応じて変更され得る。また、本発明の強誘電体キャパシタの特定の応用は強誘電体メモリセルに制限されないが、理想的には、それが適している。
参考のための強誘電体キャパシタは、下部電極と、下部電極上に形成された強誘電体層とを含む。強誘電体層は、部分的にエッチングされ上部電極を収納する（receive）ための切れ込み（indentation）を形成する。絶縁物層は強誘電体層を覆って（over）形成され、上部電極へのメタライゼーションを可能とするコンタクト孔を含む。上部電極を部分的に被包すると、水素に対する強誘電体キャパシタの敏感性が縮小される。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、これによって上部電極を完全に被包するする工程と、第２の強誘電体層をエッチングする工程と、第１の強誘電体層および下部電極層をエッチングし下部電極を形成する工程と、エッチングされた第１の強誘電体層および第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極のメタライゼーションを可能とする工程と、絶縁物層および第１の強誘電体層を貫いてコンタクト孔をエッチングし下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層をエッチングする工程と、下部電極層をエッチングし下部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第２の強誘電体層が下部電極と重なるように第２の強誘電体層をエッチングする工程と、エッチングされた第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層をエッチングする工程と、下部電極層をエッチングし下部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の厚さの第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層をエッチングする工程と、第１の強誘電体層を覆って第２の厚さの第２の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第２の強誘電体層および下部電極層をエッチングし下部電極を形成する工程と、エッチングされた第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、強誘電体層を順に形成する工程と、強誘電体層を部分的にエッチングし切れ込みを形成する工程と、強誘電体層を覆ってコンフォーマルな（conformal）上部電極層を形成する工程と、上部電極層をエッチングして取り去り、切れ込みに上部電極を形成する工程と、強誘電体層をエッチングする工程と、下部電極層をエッチングして下部電極を形成する工程と、エッチングされた強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層を形成する工程と、下部電極層をエッチングし下部電極層を形成する工程と、下部電極層を覆って強誘電体層を形成する工程と、強誘電体層を部分的にエッチングし切れ込みを形成する工程と、強誘電体層を覆ってコンフォーマルな上部電極層を形成する工程と、上部電極層をエッチングして取り去り、切れ込みに上部電極を形成する工程と、強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層を貫いてコンタクト孔をエッチングし上部電極のメタライゼーションを可能とする工程と、絶縁物層および強誘電体層を貫いてコンタクト孔をエッチングし下部電極のメタライゼーションを可能とする工程と、を備える。
ビット線、ワード線、プレート線を有する、集積回路の強誘電体メモリセルは、シリコン基板あるいはエピタキシャル領域と、第１および第２の拡散領域、薄いゲート酸化膜（oxide）、並びにワード線を形成するゲート、を含みシリコン基板又はエピタキシャル領域上に形成されたトランジスタと、第１および第２の拡散領域のメタライゼーションを可能とするコンタクト孔を含みシリコン基板又はエピタキシャル領域上に形成された厚い酸化物層と、下部電極、上部電極、部分的にあるいは完全に上部電極を被包すると共に、上部電極のメタライゼーションを可能とするコンタクト孔を含む強誘電体層を含み、且つ厚い酸化膜上に形成された強誘電体キャパシタと、厚い酸化物層および強誘電体キャパシタを覆って形成され、第１および第２の拡散領域、強誘電体キャパシタの上部電極および下部電極のメタライゼーションを可能とするコンタクト孔を含む第１の絶縁物層と、第１の拡散領域を接続するための、上部電極および第２の拡散領域間を局所的な相互接続を形成するための、並びに下部電極をメタライズするためのパターンが形成された第１のメタライーゼション層と、第１の拡散領域および下部電極のメタライゼーションを可能とするコンタクト孔を含み、第１のメタライゼーション層を覆って形成された第２の絶縁物層と、第１の拡散領域を接続しビット線を形成すると共に、下部電極を接続しプレート線を形成するための、パターン形成された第２のメタライゼーション層と、第２のメタライゼーション層を覆って形成されたパッシベーション層と、を含む。望まれるならば、第１の絶縁物層、第２の絶縁物層、およびパッシベーション層のそれぞれを、水素による劣化へのより強固な抵抗体のための強誘電体層として形成できる。
【図面の簡単な説明】
【図１】図１は、先行技術の集積回路の、トランジスタと強誘電体キャパシタとを含む強誘電体メモリの断面図である。
【図２】図２は、先行技術の強誘電体キャパシタの拡大図であり、電気的なスイッチング特性の劣化を生じる強誘電性絶縁体層への水素拡散の問題を特に示している。
【図３】図３は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４】図４は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図５】図５は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図６】図６は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図７】図７は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図８】図８は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図９】図９は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１０】図１０は、図３から図９に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【図１１】図１１は、参考のための形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１２】図１２は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１３】図１３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１４】図１４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１５】図１５は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１６】図１６は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１７】図１７は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１８】図１８は、図１１から図１７に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【図１９】図１９は、本発明の第３の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２０】図２０は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２１】図２１は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２２】図２２は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２３】図２３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２４】図２４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２５】図２５は、図１９から図２４に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【図２６】図２６は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２７】図２７は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２８】図２８は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２９】図２９は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３０】図３０は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３１】図３１は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３２】図３２は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３３】図３３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３４】図３４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３５】図３５は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３６】図３６は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３７】図３７は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３８】図３８は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３９】図３９は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４０】図４０は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４１】図４１は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４２】図４２は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４３】図４３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４４】図４４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４５】図４５は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４６】図４６は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４７】図４７は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４８】図４８は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４９】図４９は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図５０】図５０は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図５１】図５１は、トランジスタおよび強誘電体キャパシタを有する強誘電体メモリセルの回路図である。
【図５２】図５２は、完全にメタル配線された（ｍｅｔａｌｉｚｅｄ）集積回路強誘電体メモリの断面図である。
【図５３】図５３は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５４】図５４は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５５】図５５は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５６】図５６は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５７】図５７は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５８】図５８は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５９】図５９は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６０】図６０は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６１】図６１は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６２】図６２は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６３】図６３は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６４】図６４は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６５】図６５は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６６】図６６は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６７】図６７では、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６８】図６８では、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６９】図６９では、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図７０】図７０は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７１】図７１は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７２】図７２は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７３】図７３は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７４】図７４は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７５】図７５は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７６】図７６は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７７】図７７は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７８】図７８は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図７９】図７９は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８０】図８０は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８１】図８１は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８２】図８２は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８３】図８３は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８４】図８４は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８５】図８５は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８６】図８６は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８７】図８７は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８８】図８８は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８９】図８９は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図９０】図９０は、試験の目的のために使用される広い上部電極を有するが、強誘電体メモリアレイキャパシタに使用される電極とほぼ同じ面積の上部電極開口部を有するディスクリートの強誘電体キャパシタの断面図である。
【図９１】図９１は、強誘電体キャパシタの振る舞いを切り替える印加電圧に対する電荷を示すヒステリシス・ループ図であり、特に切り替えられた電荷を（ＱＳＷ）を示している。
【図９２】図９２は、強誘電体キャパシタのための切り替えられた電荷に対する印可された切り替え電圧レベルのグラフであり、特にＶ（９０）、すなわち切り替えられた電荷がその最終値のほぼ９０％を達成する電圧レベルを示す。
【符号の説明】
１６…ＢＰＳＧガラス層、１８…下部電極、２０、３０、３０'…強誘電体層、２２…上部電極、２４…絶縁層、３２、３４…コンタクト孔、４２…切れ込み、１００…シリコン基板、１０２…Ｎウエル、１０４…Ｐウエル、１０６、１０８、１１０…フィールド酸化物領域、１１１…窪み、１１２、１１２Ａ、１１２Ｂ…強誘電体ゲート絶層層、１１４Ａ、１１４Ｂ…ポリシリコン、１１６…固いマスクの二酸化シリコン層、１１８Ａ、１１８Ｂ…ソース／ドレイン領域、１２２、１２２Ａ。１２２Ｂ…キャップ層、１２４…シリコン酸化窒化膜、１２６…厚い酸化物膜、１２８、１３２…ビア、１４０…強誘電性デバイス
【発明の属する技術分野】
この発明は、一般に、強誘電体キャパシタに関する。特に、本発明は、強誘電体キャパシタの電気的な特性（performance）における劣化を防止するための技術と構造に関する。
【０００２】
【従来の技術】
図１には、先行技術の集積回路の、トランジスタおよび強誘電体キャパシタを含む強誘電体メモリセル１０の一部を示されている。シリコン基板または他の基板１２は、拡散領域１４を含み、それはメモリセルに使用されているトランジスタの一部を形成している。厚い酸化物層１６は、強誘電体キャパシタのための基板の部分を形成する。厚い酸化膜１６はパターン形成されて、そしてエッチングされ、拡散領域１４のための通路（access）が与えられる。強誘電体キャパシタは白金の下部電極１８、典型的にはジルコン酸チタン酸鉛（lead zirconate titanate，ＰＺＴ）である強誘電体層２０、および白金の上部電極２２を含んでいる。酸化物層２４が引き続いて堆積され、その酸化物層はパターン形成されエッチングされて、拡散領域１４、下部電極１８および上部電極２２のための通路が与えられる。局所的な相互接続層２６は堆積され、パターン形成され更にエッチングされて、下部電極１８のためのメタライゼーション２６Ｂだけでなく、拡散領域１４と上部電極２２との間の局所的な相互接続２６Ａを与える。
【０００３】
【発明が解決しようとする課題】
ある強誘電体物質、特にジルコン酸チタン酸鉛（laed zirconate titanate：ＰＺＴ）は、水素にさらされると、電気的なスイッチ特性の劣化に敏感であるということが強誘電体の分野において知られている。水素の供給源の一つは、しばしば集積回路に使用されるプラスチックパッケージ物資内に発見することができる。水素の別の供給源は、強誘電体キャパシタあるいはメモリセルを製造する際に使用される様々な酸化物層内に発見されている。
【０００４】
先行技術のメモリセル内に存在するメモリセル１０の断面部２８は、水素に敏感であるという問題を例示するために拡大されて図２に示されている。断面２８は、酸化物層１６、下部電極１８、誘電体層２０、上部電極２２、酸化物層２４および局所的な相互接続２６Ａを示している。酸化物層２４と強誘電体層２０との間には界面があるということに図２において注目しなさい。その界面は、強誘電体層２０の上部表面および側面（sides）に沿って広がっている。製造中および製造後に、水素は、酸化物層２４内に発生され、順に強誘電体層２４によって徐々に吸収される。図２に示された矢印は水素が強誘電体層２０へ拡散する可能な経路を一般に示している。水素にさらされると、強誘電体キャパシタによって生成されたスイッチング電荷量が徐々に劣化していくということが研究によって示されている。水素にさらされると、そのうち電気的なスイッチング特性が全く破壊される可能性がある。
【０００５】
したがって、望まれていることは、集積された強誘電体キャパシタにおいて水素への敏感性を縮小する技術と構造である。
【０００６】
したがって、本発明の主な目的は、水素への敏感性を縮小することによって、集積回路の強誘電体キャパシタおよび強誘電体トランジスタの電気的なスイッチング性能を改良することにある。
【０００７】
本発明の別の目的は、強誘電体メモリ回路の特性を改良することにある。
【０００８】
【課題を解決するための手段】
本発明の利点は、説明されている製造方法が現存する強誘電体キャパシタおよび強誘電体メモリの製造方法に一般的に適用できることである。
【０００９】
本発明の別の利点は、ここに説明されるように製造されたキャパシタを集積回路メモリや他の集積回路、ＲＦ／ＩＤ集積回路やカード、ディスクリートデバイス、あるいは改良された電気的なスイッチング特性および水素拡散への抵抗性が望まれている他のあらゆる応用のような、電子機器の製造物に広く使用できるということにある。
【００１０】
本発明の第１の一般的な実施例に従えば、強誘電体キャパシタは、下部電極と、上部電極と、下部電極および上部電極との間に配置され、上部電極へのメタライゼーションを可能とするコンタクト孔を除いて延び、上部電極を完全に被包する（encapsulate）強誘電体層とを含む。上部電極を全体的に被包すると、水素に対する強誘電体キャパシタの敏感性が縮小され、このため電気的なスイッチング特性が改善される。
【００１２】
キャパシタ内の強誘電体層は、ＰＺＴ、タンタル酸ストロンチウム・ビスマス（strontium bismuth tantalate：ＳＢＴ）あるいは他の知られている強誘電体物質を使用して、製造することができる。強誘電体キャパシタはトランジスタと共にして使用され、そのようなセルのアレイ内にあるメモリセルを形成する。
【００１３】
本発明に従って、強誘電体キャパシタを製造する第１の方法は、下部電極層、第１の強誘電体層および上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、それによって上部電極を完全に被包する工程と、第２の強誘電体層の上部電極を覆っていない領域の一部をエッチングして、第１の強誘電体層の一部を露出させる工程と、第１の強誘電体層の露出した部分および下部電極層をエッチングして下部電極を形成し、第１の強誘電体層の平面形状を下部電極の平面形状と同一の形状にする工程と、エッチングされた第１の強誘電体層および第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし、上部電極のメタライゼーションを可能とする工程と、絶縁物層および第１の強誘電体層を貫いてコンタクト孔をエッチングし、下部電極のメタライゼーションを可能とする工程と、を備える。
【００１６】
本発明に従って、強誘電体キャパシタを製造する第２の方法は、下部電極層、第１の厚さの第１の強誘電体層および上部電極層を順に形成する工程と、
上部電極層をエッチングし上部電極を形成する工程と、
第１の強誘電体層の上部電極に覆われていない領域の一部をエッチングして、下部電極層の一部を露出させる工程と、
エッチングされた第１の強誘電体層を覆って第２の厚さの第２の強誘電体層を形成して、それによって上部電極を完全に被包する工程と、
第２の強誘電体層および下部電極層をエッチングして下部電極を形成し、第２の強誘電体層の平面形状を下部電極の平面形状と同一の形状にする工程と、
エッチングされた第２の強誘電体層を覆って絶縁物層を形成する工程と、
絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし、上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
【００２０】
【発明の実施の形態】
本発明の上述した又は他の対象、特徴および有利な点は、添付図面を参照して進められる本発明の好ましい実施例の引き続く詳細な記述から容易に明らかになるであろう。
【００２１】
図１は、先行技術の集積回路の、トランジスタと強誘電体キャパシタとを含む強誘電体メモリの断面図である。
【００２２】
図２は、先行技術の強誘電体キャパシタの拡大図であり、電気的なスイッチング特性の劣化を生じる強誘電性絶縁体層への水素拡散の問題を特に示している。
【００２３】
図３から図９は、本発明の第１の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００２４】
図１０は、図３から図９に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【００２５】
図１１から図１７は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００２６】
図１８は、図１１から図１７に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【００２７】
図１９から図２４は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００２８】
図２５は、図１９から図２４に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【００２９】
図２６から図３２は、本発明の第２の実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００３０】
図３３から図４１は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００３１】
図４２から図５０は、参考のための実施の形態に従う、低減された水素敏感性を有する強誘電体メモリにおいて使用に適した強誘電体キャパシタプロセスの一連の断面図である。
【００３２】
図５１は、トランジスタおよび強誘電体キャパシタを有する強誘電体メモリセルの回路図である。
【００３３】
図５２は、完全にメタル配線された（metalized）集積回路強誘電体メモリの断面図であり、図５２では、本発明に従って、強誘電体キャパシタの上部電極が完全に被包されている。
【００３４】
図５３から図６９では、少なくとも２個のソース／ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタ（FET）の第１の具体例を形成するための改良された製造方法を示す一連の断面図であり、強誘電体ゲート構造物は強誘電体ゲート構造物と区別される水素障壁となるキャップ層（hydrogen-barrier cap layer）で被包されている。
【００３５】
図７０から図７７は、少なくとも２個のソース／ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一連の断面図であり、刻み目をつけられた（notched）強誘電性絶縁物は基板上に形成され、ゲートは強誘電性絶縁物の刻み目（notch）に形成され、ソース／ドレイン領域は基板に形成されている。
【００３６】
図７８から図８４は、少なくとも２個のソース／ドレイン領域および強誘電体ゲート構造物を含む強誘電体の電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一連の断面図であり、第１の強誘電体層は基板を覆って形成され、ゲートは強誘電体層上に形成され、第２の強誘電体層は第１の強誘電体層およびゲートを覆って形成され、第１のおよび第２の強誘電体層はエッチングされ絶縁物の横方法の寸法を決定して、第２の強誘電体層はエッチングされゲートへ到達している（access）。
【００３７】
図８５から図８９は、集積回路上に存在する（resident）あらゆる強誘電体デバイスを水素による損傷から保護する方法を示す一連の断面図であり、その方法は、強誘電体装置から区別される水素障壁となるキャップ層を用いて強誘電体装置を被包する工程を備える。
【００３８】
図９０は、試験の目的のために使用される広い上部電極を有するが、強誘電体メモリアレイキャパシタに使用される電極とほぼ同じ面積の上部電極開口部を有するディスクリートの強誘電体キャパシタの断面図である。
【００３９】
図９１は、強誘電体キャパシタの振る舞いを切り替える印加電圧に対する電荷を示すヒステリシス・ループであり、特に切り替えられた電荷を（ＱＳＷ）を示している。
【００４０】
図９２は、強誘電体キャパシタのための切り替えられた電荷に対する印可された切り替え電圧レベルのグラフであり、特にＶ（９０）、すなわち切り替えられた電荷がその最終値のほぼ９０％を達成する電圧レベルを示す。
【００４１】
発明の詳しい説明
（本発明の実施の形態）
図３から図９を参照して、低減された水素敏感性を有する強誘電体メモリでの使用に適した第１の強誘電体キャパシタプロセスの一連の断面図を示している。
【００４２】
図３では、約７０００オングストロームのＢＰＳＧガラスである層１６が（示されていない）シリコン基板または他の基板上に堆積される。あらゆる酸化物層、窒化物層または他の適当な絶縁物層がＢＰＳＧ層１６に代わることができる。白金の下部電極層１８が、ＢＰＳＧ層１６を覆って約１７５０［オングストローム］の厚さに引き続いて堆積される。電極層１８に対しては白金が使用されるが、イリジウム（iridium）、イリジウム酸化物等を含み、強誘電体膜に適用できる他に知られた物質を使用できる。また、下部電極層１８は、白金の下部電極層１８の密着を容易にするために、厚さ約２００［オングストローム］のチタン密着層（titanium adhesion）を含む。第１の強誘電体層２０が、引き続いて下部電極層１８を覆って厚さ約３０００［オングストローム］に堆積される。強誘電体層２０に使用される物質は、理想的には、ドープされた又はドープされていないジルコン酸チタン酸鉛（lead zirconate titanate：ＰＺＴ）、ストロンチウム・ビスマス・タンタル酸（strontium bismuth tantalante：ＳＢＴ）あるいは薄膜形式で使用するために適している他のあらゆる知られた強誘電体物質である。強誘電体層２０が堆積された後に、第１のアニール（anneal）が行われる。第１のアニールは、約５［秒］間の６５０［℃］の熱処理を含み、この熱処理は約８［秒］間の８５０［℃］の熱処理によって後に引き継がれる。
【００４３】
白金の上部電極層２２は、引き続いて第１の強誘電体層２０を覆って厚さ約１７５０［オングストローム］に堆積される。上部電極層２２に使用される物質は、上記のように白金以外も使用できる。上部電極層２２は、エッチングされ１個以上の上部電極を形成する。白金は、典型的にはアルゴンおよび塩素雰囲気中において反応性イオンエッチング（reactive-ion etch）を使用してエッチングされるが、他のガスを使用できる。イオン・ミリング（ion milling）は、同様に代わりのエッチング技術である。個々の上部電極の寸法は、約３［μｍ］の上部電極間の間隔を持ち、１．５［μｍ］×１．５［μｍ］である名目上の寸法から望まれるように修正できる。白金の上部電極２２はエッチングされ個々の上部電極を決定した後、第２のアニールが実行される。第２のアニールは、酸素の雰囲気中において約６０［分］間の６５０［℃］の熱処理を含む。
【００４４】
図４では、第１の強誘電体層２０と同じ厚さ（３０００［オングストローム］）の第２の「キャップ」強誘電体層３０が第１の強誘電体層２０を覆って堆積され、これによって上部電極２２を完全に被包する（encapsulate）。第２の強誘電体層３０に使用される物質は、理想的にはドープされた又はドープされたないＰＺＴ、ＳＢＴまたは薄い膜形式での使用に適した知られている他のあらゆる強誘電体物質である。第２の強誘電体層は水素拡散への抵抗性あるいは水素「ゲッタリング」の性質のために使用され、その強誘電性のために使用されていないので、第１の強誘電体層および第２の強誘電体層は同じ強誘電体物質であることを必要としない。第２の強誘電体層３０が堆積された後、随意の第３の熱処理を実行することができる。随意の第３の熱処理は、酸素雰囲気中における約６０［分］の６５０［℃］の熱処理を含む。
【００４５】
図５では、第２の強誘電体層３０が第１の強誘電体層２０のために説明された同じ方法に従ってエッチングされる。第２の強誘電体層３０はエッチングされ、上部電極との相応な重なり、１．５［μｍ］から２．０［μｍ］の程度を残す。
【００４６】
図６では、第１の強誘電体層２０および下部電極１８が同時にエッチングされ、下部電極の寸法を決定する。図６に見られるように、下部電極１８の一端はエッチングされ下部電極の最終的なコンタクトが占める場所（room）を与える（allow）。下部電極１８の他端は、第２の強誘電体層３０と同じ寸法までエッチングされる。第１の強誘電体層２０および下部電極層１８は、アルゴンおよび四フッ化炭素の雰囲気中で反応性イオンエッチングを使用して同時にエッチングされるが、他のガスも使用できる。また、イオンミリングが代わりのエッチング技術として使用できる。第１の強誘電体層２０および下部電極１８がエッチングされた後に、随意の第１の回復アニールを実行できる。随意の第１の回復アニールは、酸素雰囲気中における５５０［℃］で約６０［分］の熱処理を含む。
【００４７】
図７においては、ＰＴＥＯＳガラス絶縁層２４が、エッチングされた第１の強誘電体層２０および第２の強誘電体層３０を覆って約５５００［オングストローム］の厚さで堆積される。絶縁層２４に代わって（for）他の絶縁層を使用できる。
【００４８】
図８においては、コンタクト孔がエッチングされ、上部電極２２および下部電極１８の通路を与える。コンタクト孔３２は下部電極１８への通路を与え、コンタクト孔３４は上部電極２２への通路を与える。コンタクト孔３４は、絶縁層２４および第２の強誘電体層３０を貫いて（through）エッチングされ上部電極のメタライゼーションを可能とする。コンタクト孔３２は、絶縁層２４および第１の強誘電体層２０を貫いてエッチングされ下部電極１８のメタライゼーションを可能とする。コンタクト３２およびコンタクト３４は理想的には２ステップでエッチングされることに注目しなさい。第１のエッチングステップはコンタクト孔にある絶縁層２４を除去する。絶縁酸化物質を、フッ素系（flourine-based）のウエットまたはドライエッチングを使用して、エッチングして取り去ることができる。勾配がつけられた側面（profile）をコンタクト孔にエッチングして形成することが望ましい。絶縁酸化物質を除去した後、コンタクト孔にある残りの強誘電体物質が上記の強誘電体エッチングに従ってエッチングされて取り去られる。図８においてコンタクト孔３２および３４がほぼ同じ厚さ、つまり強誘電体物質の３０００［オングストローム］を加えたガラスの５０００［オングストローム］を貫いてエッチングされる。したがって、コンタクト孔３２および３４のエッチングを同時に実行できる。コンタクト孔３２および３４をエッチングした後、随意の第２の回復アニールを実行できる。随意の第２の回復アニールは、酸素雰囲気中における５５０［℃］で約６０［分］の熱処理を含む。
【００４９】
図９では、コンタクト３２および３４はメタライズされ下部電極１８および上部電極２２への電気的な経路が与えられる。窒化チタンの局所的な相互接続、ローカル・インターコネクト（local interconnect）のメタライゼーション層を厚さ約８００［オングストローム］で堆積して、エッチングし下部電極１８のための金属コンタクト３６および各上部電極２２のための金属コンタクト３８を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図５２に示されているが、他のメタライゼーション手順を使用できる。例えば、厚さ約８０００［オングストローム］のアルミニウム層によって続かれる厚さ約１５００［オングストローム］のチタン層を使用し金属コンタクト３６および３８を形成できる。窒化チタン層を形成した後、他のメタライゼーション技術を同様に使用できる。
【００５０】
図３から図９に関する上記のキャパシタ構造の平面図を図１０に示す。下部電極１８および第１の強誘電体層２０が、第１の矩形を形成する同一地域に存在する（coincident）層として示されている。下部電極１８、第１の強誘電体層２０、および第２の強誘電体層３０である小さい方の第２の矩形が形成されている。下部電極へのコンタクト孔３２および上部電極へのコンタクト孔３４が円形の特徴（feature）として示されている。局所相互接続の金属の接続ストラップ（strap）３８は、コンタクト孔３４および４０と重なった個々の矩形として示され、ストラップ３８は上部電極２２を接続する。コンタクト孔４０は、図３から図９には示されていないが、他の構造物、例えば図５２に示されるようなトランジスタの拡散層領域へのコンタクトを示す。
【００５１】
（参考のための実施の形態）
図１１から図１７を参照して、水素への低減された敏感性を有する強誘電体メモリに使用に適した第２の強誘電体キャパシタプロセスの一連の断面図が示されている。
【００５２】
図１１は図３と同じ断面図であり、厚いガラス層１６、下部電極１８、第１の強誘電体層２０、および上部電極層２２の一連の堆積を示している。上記の材料および厚さの全ては、図１１にあるものと同じである。第１の強誘電体層１８が堆積された後、第１のアニールを実行できる。白金の上部電極層２２をエッチングし、個々の上部電極２２を形成する。上部電極２２をエッチングした後、第２のアニールを実行できる。
【００５３】
図１２においては、第１の強誘電体層２０が、エッチングされた上部電極２２と横方向のある重なりを持ってエッチングされる。下部電極層１８はエッチングされ下部電極の寸法を決定する。図１２に見られるように、下部電極１８の一端は、エッチングされ、下部電極の最終的なコンタクトが占める十分な場所（room）を与える。下部電極１８の他端は、第１の強誘電体層２０と同じ寸法にエッチングされる。下部電極１８および第１の強誘電体層２０のためのエッチング技術は図３から図１１に関連して上に記述されている。第１の強誘電体層２０および下部電極１８をエッチングした後、随意の第１の回復アニールを実行できる。随意の第１の回復アニールは、酸素雰囲気中における５５０［℃］で約６０［分］の熱処理を含む。
【００５４】
図１３においては、第１の強誘電体層２０とほぼ同じ厚さ（３０００［オングストローム］）の第２の「キャップ」強誘電体層３０が第１の強誘電体層２０を覆って堆積され、それによって上部電極２２を完全に被包する（encapsulate）。第２の強誘電体層３０を堆積した後、随意の第３のアニールを実行できる。随意の第３のアニールは、酸素雰囲気中における６５０［℃］で約６０［分］の熱処理を含む。
【００５５】
図１４においては、第２の強誘電体層３０は、第１の強誘電体層２０のために説明された同じエッチング方法に従ってエッチングされる。第２の強誘電体層３０はエッチングされ、下部電極１８との相応な重なり、約１．５［μｍ］から２．０［μｍ］を残す。第２の強誘電体層３０をエッチングした後、随意の第２の回復アニールを実行できる。
【００５６】
図１５においては、ＰＴＥＯＳガラス絶縁物層２４がエッチングされた第２の強誘電体層３０を覆って厚さ約５０００［オングストローム］が堆積される。
【００５７】
図１６においては、コンタクト孔がエッチングされ上部電極２２および下部電極１８の経路が与えられる。コンタクト孔３２は下部電極１８への経路を与え、コンタクト孔３４は上部電極２２への経路を与える。図１６において、コンタクト孔３２および３４の両方は絶縁物層２４および第２の強誘電体層３０を貫通してエッチングされ、上部電極および下部電極のメタライゼーションを可能とする。コンタクト孔３２および３４は物質の同じ厚さを貫いてエッチングされるので、コンタクト孔３２および３４の深さは同一である。コンタクト孔３２および３４は理想的には同時に２ステップでエッチングされ、絶縁酸化物質及び残りの強誘電体層を除去する。使用されたエッチングの型は、図８を参照して記述されているものと同じである。コンタクト孔３２および３４をエッチングして後、随意の第２の回復アニールを実行できる。
【００５８】
図１７においては、コンタクト孔３２および３４はメタライズされて、下部電極１８および上部電極２２への電気的な通路が与えられる。窒化チタンの局所的な相互接続のためのメタライゼーション層は厚さ８００［オングストローム］に堆積されて、エッチングされ下部電極１８のための金属コンタクト３６を、そして各上部電極２２のための金属コンタクト３８を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図５２に示されているが、他のメタライゼーション手順を使用できる。
【００５９】
図１８には、図１１から図１７に関して上に記載されたキャパシタ構造の平面図が示されている。下部電極１８は第１の矩形を形成するものとして示されている。下部電極１８および第１の強誘電体層２０である小さい方の第２の矩形が形成される。第２の強誘電体層３０は下部電極１８に重なり、破線で示される矩形として示されている。下部電極および上部電極へのコンタクト孔３２および３４は円形の特徴として示されている。上部電極２２を接続する局所的な相互接続の金属の接続ストラップ（strap）３８層が、コンタクト孔３４および４０に重なる個々の矩形として示されている。コンタクト孔４０が図１１から図１７には示されていないが、図５２に示されているようにトランジスタの拡散領域のような別の構造物への接続部を表している。
【００６０】
（参考のための実施の形態）
図１９から図２４を参照して、低減された水素敏感性を有する強誘電体メモリに使用することに適する第３の強誘電体キャパシタプロセスの一連の断面図が示されている。
【００６１】
図１９から図２１は、先に示された図１１から図１３と断面図、物質、エッチング工程およびアニール工程において共に同じである。図１９は、順に形成された厚いガラス層１６、下部電極層１８、第１の強誘電体層２０および上部電極２２を示していて、上部電極層２２はエッチングされ個々の上部電極２２を形成する。図２０は、下部電極を形成するために第１の強誘電体層２０のエッチングと下部電極層１８のエッチングを示している。図２１では、第１の強誘電体層２０と同じ厚さ（３０００［オングストローム］）の第２の「キャップ」強誘電体層３０が第１の強誘電体層２０を覆って堆積され、それによって上部電極２２を完全に被包する。強誘電体層２０は堆積された後に第１のアニールを行い、上部電極層２２がエッチングされた後に第２のアニールを行い、第２の強誘電体層３０を堆積した後に随意の第３のアニールを行う。第１の強誘電体層２０および下部電極１８がエッチングされた後に随意の第１の回復アニールを行う。
【００６２】
図２２では、ＰＴＥＯＳガラス層２４が、エッチングされていない第２の強誘電体層３０を覆って約５０００［オングストローム］の厚さに堆積される。
【００６３】
図２３では、コンタクト孔がエッチングされ上部電極２２および下部電極１８への通路を与える。コンタクト孔３２は下部電極１８への通路を与え、コンタクト３４は上部電極２２への通路を与える。図２３では、コンタクト孔３２とコンタクト孔３４は共に、絶縁物層２４および第２の強誘電体層３０を貫いてエッチングされ、上部電極および下部電極へのメタライゼーションを可能とする。コンタクト孔３２および３４の深さは同じであり、なぜなら同じ厚さの物質を貫いてエッチングされるからである。コンタクト孔３２および３４は理想的には２ステップで同時にエッチングされ、絶縁酸化物層、その後残りの強誘電体物質を除去する。使用されたエッチングの型は、図８を参照して記述されているものと同じく使用されている。コンタクト孔３２および３４が開口された後に、第２の随意の回復アニールを実行する。
【００６４】
図２４では、コンタクト孔３２および３４はメタライズされ、下部電極１８及び上部電極２２への通路を与える。窒化チタンの局所的な相互接続のメタライゼーション層は厚さ約８００［オングストローム］に堆積されて、エッチングされ下部電極１８のための金属コンタクト３６および各上部電極２２のための金属コンタクト３８を形成する。強誘電体メモリセルのための引き続く酸化物層およびメタライゼーション層を示す全メタライゼーション手順が図５２に示されるが、他のメタライゼーション手順を使用できる。
【００６５】
図１９から図２４に関して上に記述されたキャパシタ構造の平面図が図２５に示される。下部電極１８は第１の矩形を形成するものとして示される。下部電極１８および第１の強誘電体層２０である小さい方の第２の矩形が形成される。第２の強誘電体層３０は、大きな余裕（margin）によって下部電極１８と重なる破線の矩形として示される。示されている大きな余裕は、エッチングされない連続した第２の強誘電体層３０の範囲に当たる。下部電極のコンタクト孔３２および上部電極のコンタクト孔３４は、円形の特徴を示している。上部電極２２を接続する局所的な相互接続である金属の接続ストラップ３８はコンタクト孔３４及び４０に重なる個々の矩形として示されている。コンタクト孔４０は図１９から図２４に示されていないが、図５２に示されるようなものとして、トランジスタの拡散領域のような他の構造物へのコンタクトを表している。
【００６６】
（本発明の実施の形態）
図２６から図３２を参照すると、水素への低減された敏感性を有する強誘電体メモリに使用するために適した第４の強誘電体キャパシタプロセスの一連の断面図が示されている。望まれるならば、以下に記述される第４の強誘電体キャパシタプロセスでは、第２の強誘電体層３０の厚さが、第１の強誘電体層２０と異なることを許容される。
【００６７】
図２６は、以前に記述された図３、図１１および図１９と同じである。第１の強誘電体層２０が堆積された後に第１のアニールが実行され、上部電極層２２がエッチングされた後に第２のアニールが実行される。
【００６８】
図２７では、第１の強誘電体層２０のみがエッチングされ、エッチングされた上部電極２２と相応に重なる。図２７では、下部電極層１８はエッチングされない状態のままである。第１の強誘電体層２０をエッチングした後に、随意の第１の回復アニールを実行する。
【００６９】
図２８では、第１の強誘電体層２０と異なる厚さ（３０００［オングストローム］より厚くまたは３０００［オングストローム］より深く）の第２の「キャップ」強誘電層３０’が第１の強誘電体層２０を覆って堆積され、それによって上部電極２２を完全に被包する。材料の使用がより少なく、エッチングが容易であり、より平坦であり、加えて他の処理上の理由から、厚い第２の強誘電体層３０’はより薄いことが望ましい。しかしながら、望まれるならば、同じまたはより厚い強誘電体層３０’が使用できる。第２の強誘電体層３０’のために使用される物質は上記のものと同じであり、第１の強誘電体層２０において使用される物質以外に異なることが可能である。第２の強誘電体層３０’を堆積した後に、随意の第３のアニールを実行できる。
【００７０】
図２９では、第２の強誘電体層３０’および下部電極層１８が同時にエッチングされ、下部電極を形成する。下部電極層１８および第２の強誘電体層３０’をエッチングした後に、随意の第２の回復アニールを実行できる。
【００７１】
図３０では、エッチングされた強誘電体層３０’を覆って５０００［オングストローム］の厚さにＰＴＥＯＳガラス絶縁物層２４が堆積される。
【００７２】
図３１では、コンタクト孔がエッチングされ、上部電極２２および下部電極１８への通路を生じる。コンタクト孔３２は下部電極１８への通路を生じ、コンタクト孔３４は上部電極２２への通路を生じる。図３１では、コンタクト孔３２および３４は共に絶縁物層２４および第２の強誘電体層３０’を貫いてエッチングされ、上部電極及び下部電極へのメタライゼーションを可能とするということに注目しなさい。コンタクト孔３２および３４はエッチングされ物質の同じ厚さを貫通するので、それらの深さは同じである。コンタクト孔３２および３４は、絶縁酸化物層を、それから残りの強誘電体物質を除去するために、理想的には２ステップで同時にエッチングされる。使用されたエッチングの型は、図８を参照して記述されるものと同じものが使用される。コンタクト孔３２および３４をエッチングした後に、随意の第３の回復アニールを実行できる。
【００７３】
図３２では、コンタクト孔３２および３４がメタライズされ、下部電極１８および上部電極２２への電気的な通路が与えられる。引き続く酸化物層およびメタライゼーション層を示す強誘電体層メモリセルのための全メタライゼーション手順が図５２に示されるが、他のメタライゼーション手順を使用することもできる。
【００７４】
図２６〜図３２に関連して上に記載されたキャパシタの構造の平面図は示されていないが、図１８に示されている平面図に似ている。一つの違いは、強誘電体層３０’は下部電極１８に重なっていないが、それに対して下部電極１８に同じ場所を占めている（coincident）。
【００７５】
（参考のための実施の形態）
図３３〜図４１を参照して、水素への低減された敏感性を有する強誘電体メモリに適した第５の強誘電体キャパシタの一連の断面図が示されている。
【００７６】
図３３では、厚さ７０００［オングストローム］のＢＰＳＧガラス層１６がシリコン基板あるいは他の基板（図示せず）上に堆積される。白金の下部電極層１８は、ＢＰＳＧガラス層１６を覆って厚さ１７５０［オングストローム］程度に堆積される。また、下部電極層１８は厚さ２００［オングストローム］程度のチタンの密着層を含み、ＢＰＳＧガラス層１６へ白金の下部電極層１８の密着を容易にしている。強誘電体層２０が、３０００［オングストローム］の厚さに下部電極層１８を覆って引き続いて堆積される。強誘電体層２０に使用される物質は、理想的にはドープされた又はドープされないジルコン酸チタン酸鉛（laed zirconate titanate：ＰＺＴ）、タンタル酸ストロンチウム・ビスマス（strontium bismuth tantalate：ＳＢＴ）、あるいは薄い層形状での使用に適した他の知られている強誘電性物質である。
【００７７】
図３４では、強誘電体層２０は部分的にエッチングされ、１個以上の切れ込み４２が（indentation）形成される。切れ込み４２は、以下に詳細に説明するように、上部電極を完全に収容する（receive）ために十分な深さにまでエッチングされるべきである。使用されるエッチング技術は、強誘電体層をエッチングするときに使用される同じ反応性イオンエッチングである。強誘電体層２０が部分的にエッチングされた後、第１のアニールを実行する。第１のアニールは、約５［秒］で８５０［℃］の熱処理が後に続く、約５［秒］で６５０［℃］の熱処理を含む。
【００７８】
図３５では、引き続いて、白金の上部電極層２２が強誘電層２０を覆って厚さ約１７５０［オングストローム］に堆積される。上部電極層２２はコンフォーマル（conformal）,つまり下地の形状と共形であり、たとえば下地の形状を反映していて、このため切れ込み４２の夫々を十分に埋め込まれる（fill）。
【００７９】
図３６では、上部電極層２２はエッチングされて取り去られ、切れ込み４２に１個以上の上部電極を形成する。白金は、典型的にはアルゴンと塩素の雰囲気中で反応性イオンエッチングを使用してエッチングされる。代わりのエッチングには、イオンミリングあるいは化学的機械的研磨（ＣＭＰ）が含まれる。個々の上部電極の寸法は、上部電極間の各３［μｍ］の間隔と共に、名目上の寸法１．５［μｍ］×１．５［μｍ］から望むように変更できる。白金の上部電極層２２はエッチングされ個々の上部電極を規定した（define）後に、第２のアニールを実行する。第２のアニールは、酸素雰囲気中における約６０［分］で６５０［℃］の熱処理を含む。
【００８０】
図３７では、強誘電体層２０はエッチングされ上部電極２２との横方向の相応な重なりを残す。
【００８１】
図３８では、下部電極層１８はエッチングされ下部電極の寸法を規定する。図３８に見ることができるように、下部電極１８の一端はエッチングされ最終的な下部電極への接続のための空間を与える。下部電極１８の他端は、第２の強誘電体層３０と同じ寸法にエッチングされる。下部電極層１８は、アルゴン及び塩素雰囲気中において反応性イオンエッチングを使用してエッチングされる。下部電極層１８がエッチングされた後に、随意の第１の回復アニールを実行できる。随意の第１の回復アニールは、酸素雰囲気中において約６０［分］間で５５０［℃］の熱処理を含む。
【００８２】
図３９では、ＰＴＥＯＳガラス絶縁物層２４は、エッチングされた強誘電体層２０を覆って約５０００［オングストローム］に堆積される。
【００８３】
図４０では、コンタクト孔はエッチングされ上部電極２２および下部電極１８への通路を生じる。コンタクト孔３２は下部電極１８への通路を与え、コンタクト孔３４は上部電極２２への通路を与える。コンタクト孔３４及び３２は、絶縁物層２４を貫いてエッチングされ、上部電極２２および下部電極１８のメタライゼーションを可能とする。コンタクト孔３２及び３４は、単一のエッチング工程でエッチングされることに注目すべきである。絶縁酸化物質は、フッ素系（fluorine-based）ウエットエッチまたはドライエッチを使用して、エッチングされ取り去られる。エッチングして傾斜がつけられた側面をコンタクト孔に形成することが望ましい。図４０では、コンタクト孔３２及び３４は、物質のほぼ同じ厚さ、つまりガラス絶縁層２４の５０００［オングストローム］を貫いてエッチングされることに注目しなさい。コンタクト孔３２及び３４は以前に記載したように開口された後に、第２の随意の回復アニールを実行できる。
【００８４】
図４１では、コンタクト孔３２及び３４はメタライズされ、以前に上で記載したように、下部電極１８および上部電極２２への電気的な通路を与える。
【００８５】
図３３〜図４１に関して上に記述されたキャパシタ構造の平面図は、図１０に示された平面図と類似している。唯一の違いは、強誘電体層３０に当たる第２のレベルがないことである。しかしながら、平面図の輪郭は同じである。
【００８６】
（参考のための実施の形態）
図４２〜図５０を参照して、水素の低減された敏感性を有する強誘電体メモリにおける使用に適した第６の強誘電体キャパシタプロセスの一連の断面図が示される。
【００８７】
図４２では、厚さ７０００［オングストローム］程度のＢＰＳＧガラス層１６がシリコン基板あるいは他の基板（図示せず）上に堆積される。白金の上部電極層１８が、引き続いてＢＰＳＧガラス層１６を覆って約１７５０［オングストローム］の厚さに堆積される。また、下部電極層１８は２００［オングストローム］程度のチタンの密着層を含み、ＢＰＳＧガラス層１６への白金の下部電極層１８の密着を容易にしている。
【００８８】
図４３では、下部電極層１８がエッチングされ下部電極を形成する。
【００８９】
図４４では、強誘電体層２０が、下部電極を覆って約３０００［オングストローム］の厚さに引き続いて堆積される。強誘電体層２０に使用される物質は、理想的には、ドープされた又はドープされないＰＺＴ、ＳＢＴあるいは薄い層状の形成での使用に適した他の知られた強誘電体物質である。
【００９０】
図４５では、強誘電体層２０は、部分的にエッチングされ１個以上の切れ込み４２を形成する。切れ込み４２は、更に以下に詳細に説明されるように、上部電極を完全に収容する（receive）ために十分な深さにエッチングされるべきである。使用されるエッチング技術は、強誘電体層をエッチングするときに使用される同じ反応性イオンエッチングである。強誘電体層２０が部分的にエッチングされた後、第１のアニールを実行する。第１のアニールは、約５［秒］で８５０［℃］の熱処理が後に続く、約５［秒］で６５０［℃］の熱処理を含む。
【００９１】
図４６では、引き続いて、白金の上部電極層２２が強誘電層２０を覆って厚さ約１７５０［オングストローム］に堆積される。上部電極層２２はコンフォーマル（conformal）,つまり共形であり、このため切れ込み４２の夫々内に十分に埋め込まれる（fill）。
【００９２】
図４７では、上部電極層２２はエッチングされて取り去られ、切れ込み４２内に１個以上の上部電極を形成する。白金は、典型的にはアルゴンと塩素の雰囲気中で反応性イオンエッチングを使用してエッチングされる。個々の上部電極の寸法は、上部電極間の各３［μｍ］の間隔と共に、名目上の寸法１．５［μｍ］×１．５［μｍ］から望むように変更できる。白金の上部電極層２２をエッチングし個々の上部電極を規定した（define）後に、第２のアニールを実行する。第２のアニールは、酸素雰囲気中における約６０［分］で６５０［℃］の熱処理を含む。
【００９３】
図４８では、ＰＴＥＯＳガラス絶縁物層２４は、エッチングされた強誘電体層２０を覆って約５０００［オングストローム］に堆積させる。
【００９４】
図４９では、コンタクト孔はエッチングされ上部電極２２および下部電極１８への通路を与える。コンタクト孔３２は下部電極１８への通路を与え、コンタクト孔３４は上部電極２２への通路を与える。コンタクト孔３４は絶縁物層２４を貫いてエッチングされ上部電極２２へのメタライゼーションを可能とする。しかしながら、コンタクト孔３２は、強誘電体層２０だけでなく絶縁物層２４をも貫いてエッチングされる。したがって、コンタクト孔３２及び３４は、２つの分離されたエッチング工程でエッチングされることに注目すべきである。絶縁酸化物質は、フッ素系（fluorine-based）ウエットエッチまたはドライエッチを使用して、エッチングされ取り去られる。強誘電体物質は、反応性イオンエッチングを使用してエッチングされる。エッチングして傾斜がつけられた側面をコンタクト孔に形成することが望ましい。プロセスにおけるこの位置で、随意の回復アニールを実行できる。
【００９５】
図５０では、コンタクト孔３２及び３４はメタライズされ、以前に上で記載したように、下部電極１８および上部電極２２への電気的な通路が与えられる。
【００９６】
図４２〜図５０に関して上に記述されたキャパシタ構造の平面図は、図２５に示された平面図と類似している。異なることは、強誘電体層３０に当たる第２のレベルがないことであり、加えて強誘電性物質２０の対する輪郭は取り去られるべきであることである。
【００９７】
図５１を参照して、典型的な不揮発性強誘電体メモリのための回路図が示され、そのメモリは強誘電体キャパシタ５４に結合されたトランジスタ５２を有している。図５１での配置は、１個のトランジスタと１個のキャパシタのメモリセル、あるいは１Ｔ／１Ｃセルとして知られている。トランジスタ５２の一方の電流ノードはビット線を形成し、また１４、４６、４８として命名され、図５２に示される集積されたセル内の領域に対応する。トランジスタ５２の他方の電流ノードは、ノード５６において強誘電体キャパシタ５４に結合される。トランジスタ５２のゲート１５は、メモリセルのワード線を形成する。キャパシタ５４の一端はノード５６においてトランジスタ５２へ結合され、キャパシタ５４の他端はメモリセルのプレート線を形成する。プレート線ノードは、１８、３６、４８として命名され図５２に示される集積されたセル内の領域に対応する。
【００９８】
図５２を参照すれば、ビット線、ワード線及びプレート線を有する完全にメタライズされた集積回路の強誘電体メモリセルの断面図が示されている。メモリセルはシリコン基板あるいはエピタキシャル領域１２と、基板１２内に形成され、第１および第２の拡散領域１４、薄いゲート酸化膜（oxide）１３、並びワード線を形成するゲート１５を含むトランジスタとを含む。厚い酸化物層１６は、基板１２上に形成されコンタクト孔を含み、第１及び第２の拡散領域１４のメタライゼーションを可能とする。図５２において、各層内にあるコンタクト孔および様々な層の各々を形成するための正確な手順は、十分には記述されていないことに注目すべきであり、実際には、コンタクト孔は引き続くプロセスステップにおいて形成されてもよい。強誘電体キャパシタは、引き続いて厚い酸化物層１６上に形成され、下部電極１８、強誘電体層２０＋３０、および上部電極２２を含んでおり、強誘電体層２０＋３０は、部分的にあるいは完全に、上部電極２２を被包する。強誘電体層２０＋３０はコンタクト孔を含み上部電極２２のメタライゼーションを可能とする。
【００９９】
第１の絶縁物層２４は厚い酸化層１６および強誘電体キャパシタを覆って形成され、コンタクト孔を含み、第１および第２の拡散領域１４のメタライゼーション、強誘電体キャパシタの上部電極２２および下部電極１８のメタライゼーションを可能とする。パターンが形成された第１のメタライゼーション層３６、３８、４６が、第１の拡散領域１４を金属コンタクト４６と接続するために、上部電極２２と第２の拡散領域１４と間の局所的に相互接続を形成するために、そして下部電極１８を金属コンタクト３６とメタライズするために、堆積される。
【０１００】
第２の絶縁物層４４は第１のメタライゼーション層３６、３８、４６を覆って形成され、第１の拡散領域１４および下部電極３６のメタライゼーションを可能とするためにコンタクト孔を含む。パターンが形成された第２のメタライゼーション層４８は第１の拡散領域を１４を接続してメモリセルのビット線を形成すると共に、下部電極１８を接続しメモリセルのプレート線を形成する。最終的に、パッシベーション層５０が第２のメタライゼーション層４８を覆って形成される。
【０１０１】
第１の絶縁物層２４及び第２の絶縁物層４４は、典型的には、ドープされた又はドープされない薄い酸化物層であるけれど、水素の拡散に対してより多く抵抗が必要とされるならば、これらの層もＰＺＴまたはＳＢＴのような強誘電体物質で作ることができる。更に、パッシベーション層５０は、典型的にはシリコン窒化物等で形成されるが、ＰＺＴあるいはＳＢＴのような強誘電体物質で作ることができる。上で述べた３層の全ては、望まれるように同じあるいは異なる強誘電体物質で製造することができ、強誘電体キャパシタの強誘電体層に使用された物質と必ずしも同じ物質である必要でない。強誘電体物質のパッシベーションに関する更なる教えは、「強誘電体集積回路のための、固いセラミック物質を使用するパッシベーション方法および構造」と命名された米国特許第５，４３８，０２３号に見いだすことができ、その特許はラムトロンコーポレーション、本発明の譲受人へ付与されている。水素への敏感性を更に縮小するために特別な注意が払われていると同時に、これらの工程は製造コストと複雑性を増加させる可能性がある。
【０１０２】
強誘電体電界効果トランジスタ
強誘電体ＦＥＴは、しばしば「ＭＦＳＦＥＴ」と参照され、「ＭＦＳＦＥＴ」は「金属−強誘電体−半導体電界効果トランジスタ（Metal-Ferroelectric-Semiconductor Feild-Effect-Transistor）」を意味し、強誘電体メモリデバイスのための記憶要素として提案されてきた。強誘電体ＦＥＴは、二酸化シリコンゲート絶縁物層が強誘電体ゲート絶縁物層に置き換えられたということを除いて、標準的なＭＯＳＦＥＴに類似する。強誘電体ＦＥＴは分離のスイッチデバイス及び強誘電体キャパシタが使用されている１Ｔ−１Ｃあるいは２Ｔ−２Ｃメモリセルに対する対案である。
【０１０３】
動作においては、強誘電体ゲート絶縁物層の分極が、ゲート領域の直下にあるチャネルの蓄積（accumulate）あるいは空乏化（depletion）／反転（inversion）を誘導する。したがって、強誘電体ＦＥＴは強誘電体の分極状態に依存してオンあるいはオフになり、このため記憶要素として使用できる。
【０１０４】
強誘電体ＦＥＴは標準的な強誘電体メモリセルへのよい対案と考えられている。なぜなら、読みだし／書き込み機構が非破壊的に行われ、単一の強誘電体ＦＥＴのセルサイズが小さいからである。やや古くさくなるが、強誘電体ＦＥＴのプロセスには固有の問題があるため、広範な適用を妨げてきた。強誘電体ＦＥＴに伴う問題の一つは、チャネルが堆積中に及び／または引き続くアニールサイクル中に形成され、強誘電体ゲート絶縁物層とチャネルが形成される半導体層との間にある界面において起こる相互拡散である。強誘電体ＦＥＴの別の問題は、引き続くプロセスステップ中で起こる強誘電体ゲート絶縁物層の劣化である。一旦、相互拡散が起こると、２個のキャパシタの直列接続が実際に形成される。第１のキャパシタは強誘電性であるが、第２のキャパシタは非強誘電性であって、実際にはこれが印加される外部電圧の大部分を吸収してしまう。これは、電気的な性能の大幅な縮小を引き起こし、引き続く熱的なアニールによって回復されることはない。
【０１０５】
図５３〜図６９は、少なくとも２個のソース／ドレイン領域と強誘電体ゲート構造物とを含む強誘電体ＦＥＴの第１の具体例を形成するための改良された製造方法を例示し、強誘電体ゲート構造物（structure）は強誘電体ゲートの構造物とは別個の水素へのバリアのキャップ層（hydrogen-barrier cap layer）で被包されている。水素へのバリアのキャップ層は、引き続くプロセスステップによる水素から劣化を避けると共に、引き続く回復アニールの必要性を最小にしあるいは除去する。結果として、強誘電体ゲートと半導体領域との間の相互拡散も最小化される。
【０１０６】
図５３を参照して、シリコン基板、他の半導体基板あるいはエピタキシャル層１００が示され、強誘電体トランジスタのためのソース／ドレイン領域が形成されている。
【０１０７】
図５４では、Ｎウエル１０２及びＰウエル１０４のような拡散領域が半導体基板１００内へ拡散される。
【０１０８】
図５５では、フィールド酸化物領域１０６、１０８および１１０は厚さ約１［μｍ］まで熱的に成長されウエル１０２および１０４を電気的に分離する。
【０１０９】
図５６では、３個の層が形成される。強誘電体ゲート絶縁層１１２は厚さ約５００［オングストローム］から５０００［オングストローム］に形成される。強誘電体層１１２は、ドープされた又はドープされていないＰＺＴ、ＳＢＴ、チタン酸バリウム・ストロンチウム（barium strontium titanate：ＢＳＴ）等のようなよく知られているあらゆる強誘電性の構成物（composition）で形成され得る。次いで、ポリシリコンゲート層１１４が厚さ約５００［オングストローム］〜５０００［オングストローム］に形成される。最後に、「固いマスク（hard mask）」の二酸化シリコン層１１６が、名目上の厚さ約３０００［オングストローム］に形成される。
【０１１０】
図５７では、層１１６の表面がパターン形成され、層１１２、１１４および１１６が、ウエットエッチングおよび反応性イオンエッチング（reactive-ion etch：「ＲＩＥ」）の組み合わを使用してエッチングされる。エッチングステップは完了した後に、固いマスク層１１６Ａの残存物と共にゲート構造物１１２Ａおよび１１４Ａが第１のＰチャネル強誘電体ＦＥＴのために形成される。固いマスク層１１６Ｂの残存物と共にゲート構造物１１２Ｂおよび１１４Ｂが第１のＮチャネル強誘電体ＦＥＴのために形成される。図５７において、強誘電体絶縁物層１１２Ａおよび１１２Ｂとポリシリコンゲート１１４Ａおよび１１４Ｂとを含む強誘電体ゲート構造物が直接にシリコン基板１００上に形成され、シリコン基板１００はソース／ドレイン領域を含む。
【０１１１】
図５８では、酸化物領域１０６、１０８および１１０と固いマスク領域１１６Ａおよび１１６Ｂとによってマスクされトランジスタに対する適当な極性となるソース／ドレイン領域がイオン注入される。ソース／ドレイン領域１１８Ａおよび１１８Ｂは、理想的には、Ｐチャネル強誘電体ＦＥＴを形成するために量的に多くＰ型不純物がドープされ、ソース／ドレイン領域１２０Ａおよび１２０Ｂは、理想的には、Ｎチャネル強誘電体ＦＥＴが形成するためには量的に多くＮ型不純物がドープされる。
【０１１２】
図５９では、固いマスク層１１６の残存物１１６Ａおよび１１６Ｂがエッチングによって除去される。
【０１１３】
図６０では、キャップ層１２２がソース／ドレイン領域および酸化物領域を含み強誘電体トランジスタの全表面を覆って、厚さ約５００［オングストローム］〜５０００［オングストローム］に堆積される。キャップ層１２２のために使用される物質は、強誘電体ゲート絶縁物層１１２に対して、つまりＰＺＴ、ＳＢＴ、ＢＳＴまたは他の知られている強誘電体物質に対して上で参照されるような標準的な強誘電体物質である。加えて、キャップ層１２２は、ドープされた及びドープされていない窒化物（nitrides）、チタン酸塩（titanates）、ジルコン酸塩（zirconates）、ニオブ酸塩（niobates）、タンタル酸塩（tantalates）、スズ酸塩（satnnates）、ハフニウム酸塩（hafnates）、マンガン酸塩（manganates）からなるグループから選択される強誘電性セラミック物質あるいは非強誘電性セラミック物質でありうる。
【０１１４】
図６１では、キャップ層１２２はソース／ドレイン領域にわたってＲＩＥエッチングされ、被包する層１２２Ａおよび１２２Ｂを形成する。層１２２Ａおよび１２２Ｂは、それぞれの強誘電体ＦＥＴの強誘電体ゲート構造物を完全に被包することに注目しなさい。
【０１１５】
図６２では、薄いシリコン酸化窒化物（oxi-nitride）層１２４は、被包された強誘電体ＦＥＴを覆って、名目上の厚さ約２０００［オングストローム］に形成される。
【０１１６】
図６３では、厚い酸化物層１２６は層１２４を覆って厚さ約４０００［オングストローム］〜５０００［オングストローム］に形成される。
【０１１７】
図６４では、厚い酸化物層１２６は平坦化され平坦化された酸化物層１２６’を形成する。
【０１１８】
引き続くメタライゼーションステップを示すことを明瞭にする目的で、図６５は図６４の左半分の拡大された視野、つまりＮウエル１０２内に形成されたＰチャネル強誘電体トランジスタを示している。
【０１１９】
図６６では、ビア１２８および１３２は平坦化された酸化物層１２６’および薄い酸化窒化物層１２４を貫いて形成され、ソース／ドレイン領域１１８Ａおよび１１８Ｂへの通路を与える。また、ビア１３０は、平坦化された酸化物層１２６’、薄い酸化窒化物層１２４、およびキャップ層を貫いて形成され、ゲート１１４Ａを含む強誘電体ゲート構造物への通路を生じる。
【０１２０】
ソース／ドレイン領域１１８Ａおよび１１８Ｂだけでなくゲート１１４Ａをメタライズする方法も図６７〜図６９に示されている。図６７では、タングステン層１３４が十分な厚さに形成され、図６６に示されるビア１２８、１３０および１３２を完全に埋め込み満たす。図６８では、タングステン層１３４が、平坦化された酸化物層１２６’の表面までエッチングされ取り除かれ、タングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃが形成される。タングステンプラグ１３４Ａおよび１３４Ｃはソース／ドレイン領域への電気的な接触を与え、タングステンプラグ１３４Ｂはゲート１１４Ａへの電気的な接触を与える。図６９では、従来のアルミニウムあるいは他の金属層１３６（図示せず）がパターン形成されて、エッチングされタングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃをそれぞれに用いる電気的な接触である金属領域１３６Ａ、１３６Ｂおよび１３６Ｃを形成する。
【０１２１】
図７０〜図７７は、少なくとも２個のソース／ドレイン領域と強誘電体ゲート構造物とを含む強誘電体ＦＥＴの第２の具体例を形成し、強誘電体ＦＥＴには窪みが付けられた（notched）強誘電体絶縁物が基板上に形成され、ゲートが強誘電体絶縁物の窪み（notch）に形成され、ソース／ドレイン領域が基板内に形成される。
【０１２２】
図７０を参照して、部分的に製造された強誘電体ＦＥＴの部分が示され、シリコン基板または他の半導体基板１００、ＮウエルまたはＰウエル１０２、厚い酸化物層１０６および１０８、そして厚さ約２００〜５０００［オングストローム］に形成された強誘電体層１１２を含む。強誘電体層１１２は、上で詳細に記述されたにあらゆる強誘電体物質でありうる。
【０１２３】
図７１では、２つのエッチングステップの結果が示されている。第１のエッチングステップは強誘電体層１１２をエッチングし、強誘電体ＦＥＴのゲート構造物に使用される強誘電体ゲート層の水平方向の寸法を形成する。第２のエッチングステップは強誘電体１１２の上面をエッチングし窪み１１１を形成する。窪み１１１直下の強誘電体の絶縁物領域１１２は、強誘電体層１１２の最初の厚さに依存して、厚さ約５０〜２０００［オングストローム］にエッチングされる。
【０１２４】
図７２では、ゲート層１３３は部分的に形成されたトランジスタを覆って形成される。ゲート層１３３はポリシリコン、白金、イリジウム、またはあらゆる他の適した電極材料でありうる。ゲート層１３３は、窪み１１１を埋めるために十分な厚さ約３００〜５０００［オングストローム］に堆積される。
【０１２５】
図７３では、ゲート層１３３は完全にエッチングされ取り去られ、ゲート１３３を形成する。ゲート１３３は前の窪み１１１を埋め込んで満たし、強誘電体絶縁物層１１２によって３面を接して完全に囲まれることに注目すべきである。ゲート１３３の直下にあるゲート絶縁物の活性部分は、完全に囲まれ、このため水素にさらされることおよび対応する電気的な特性の劣化から保護される。
【０１２６】
図７４では、適当な極性のソース／ドレイン領域１１８Ａおよび１１８Ｂが形成される。
【０１２７】
図７５では、酸化物層１２６が形成されて、そして平坦化される。
【０１２８】
図７６では、ビアが、酸化物層１２６内にエッチングされる。ビア１２８および１３２はソース／ドレイン領域１１８Ａおよひ１１８Ｂへの通路を形成し、ビア１３０はゲート１３３への通路を形成する。
【０１２９】
図７７では、タングステン層１３４（図示せず）が形成されてエッチングされタングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃを作り出し、それらはそれぞれソース／ドレイン領域１１８Ａ、ゲート１３３、および１１８Ｂとの電気的な接続である。また、図７７には、タングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃとの電気的な接続であるエッチングされたアルミニウムあるいは他の金属領域１３６Ａ、１３６Ｂおよび１３６Ｃがそれぞれ示されている。
【０１３０】
図７８〜図８４は、少なくとも２個のソース／ドレイン領域および強誘電体ゲートを含む強誘電体ＦＥＴの第３の具体例を形成するための改良された製造方法を例示し、第１の強誘電体層が基板を覆って形成され、ゲートが第１の強誘電体層上に形成され、第２の強誘電体層が第１の強誘電体層およびゲートを覆って形成され、そして第１および第２の強誘電体層がエッチングされ絶縁物の水平方向の寸法を規定し、そして第２の強誘電体層はエッチングされゲートに到達する。
【０１３１】
図７８を参照して、部分的に製造された強誘電体ＦＥＴが示され、それはシリコン基板あるいは他の半導体基板１００、ＮウエルまたはＰウエル１０２、厚いフィールド酸化物層１０６および１０８、そして厚さ約５０〜２０００［オングストローム］に形成された強誘電体層１１２を含む。強誘電体層１１２は、上で詳細に記述されたように、あらゆる強誘電体物質である。
【０１３２】
図７９では、示されるように、ゲート層がエッチングされ、強誘電体ＦＥＴのゲート構造物に使用された強誘電体の絶縁物層の水平方向の寸法よりの僅かに小さい大きさにゲート１３３を形成する。ゲート１３３のための材料および厚さは、上に詳細に記述されている。
【０１３３】
図８０では、キャップ層１１３がゲート１３３および第１の強誘電体層１１２を覆って形成される。キャップ層１１３は、ＰＺＴ、ＳＢＴ、ＢＳＴまたは他の知られている強誘電体物質のようなドープされた又はドープされていない強誘電体物質である。加えて、キャップ層１１３は、ドープおよびドープされていない窒化物（nitrides）、チタン酸塩（titanates）、ジルコン酸塩（zirconates）、ニオブ酸塩（niobates）、タンタル酸塩（tantalates）、スズ酸塩（satnnates）、ハフニウム酸塩（hafnates）、マンガン酸塩（manganates）からなるグループから選択されるセラミック物質でありうる。
【０１３４】
図８１では、層１１２及び１１３がエッチングされ、強誘電体ゲート構造物の水平寸法を規定すると共に、３面に接してゲート１３３を囲む。強誘電体の絶縁物層１１２の活性部分は完全に囲まれて、このため水素による劣化から保護されるということに注目すべきである。また、ソース／ドレイン領域１１８Ａおよび１１８Ｂの形成は図７４に示されている。
【０１３５】
図８２では、酸化物層１２６が形成されて、そして平坦化される。
【０１３６】
図８３では、ビアが酸化物層１２６にエッチングされる。ビア１２８および１３２はソース／ドレイン領域１１８Ａおよび１１８Ｂへの通路を与え、ビア１３０はゲート１３３への通路を与える。
【０１３７】
図８４では、タングステン層１３４（図示せず）が形成されて、エッチングされタングステンプラグ１３４Ａ、１３４Ｂおよび１３４Ｃを作り出し、これらはそれぞれソース／ドレイン領域１１８Ａ、ゲート１３３およびソース／ドレイン領域１１８Ｂとの電気的な接続である。また、図８４には、それぞれタングステンプラグ１３４Ａ、１３４Ｂ、および１３４Ｃとの電気的な接続であるエッチングされたアルミニウムあるいは他の金属領域１３６Ａ、１３６Ｂおよび１３６Ｃが示される。
【０１３８】
他の強誘電性デバイス
図８５〜図８９は、集積回路上に備えられた（resident）あらゆる強誘電性デバイスを水素による損傷から保護する方法を例示し、その方法は強誘電性デバイスとは別個の水素に対するバリア・キャップ層を用いて強誘電性デバイスを被包するステップを備える。
【０１３９】
図８５を参照すれば、半導体基板あるいは他の基板１００が示されている。強誘電性デバイス１４０が示され、それは第１および第２の金属コンタクト１４２および１４４を有する。２個のコンタクトのみが示されているけれども、あらゆる数を使用できる。強誘電性デバイス１４０は、集積された若しくはバルクのキャパシタ、センサ、または引き続く半導体プロセスステップにおいて損傷を受けうる強誘電体物質を含むあらゆるデバイスでありうる。
【０１４０】
図８６では、コンタクト１４２および１４４を含む強誘電性デバイス１４０はキャップ層１２２で覆われる。キャップ層１２２は、ドープされた又はドープされていないＰＺＴ、ＳＢＴ、ＢＳＴまたは他の知られている強誘電体物質を含む強誘電体物質である。また、キャップ層１２２は、ドープされているおよびドープされていない窒化物（nitrides）、チタン酸塩（titanates）、ジルコン酸塩（zirconates）、ニオブ酸塩（niobates）、タンタル酸塩（tantalates）、スズ酸塩（satnnates）、ハフニウム酸塩（hafnates）、マンガン酸塩（manganates）からなるグループから選択される強誘電性セラミック物質あるいは非強誘電性セラミック物質でありうる。層１２２の厚さは、強誘電性デバイス１４０の寸法およびプロセスの制約によって決定される。名目上のレベルはこの開示の中に記述されたものと類似しているが、望まれるならば他のより厚い層も使用できる。
【０１４１】
図８７では、キャップ層１２２がエッチングされ、強誘電性デバイス１４０を完全に被包すると共に、金属コンタクト１４２および１４４に到達するビア１４６および１４８を与える。
【０１４２】
図８８では、金属コンタクト１４２および１４４が、アルミニウムあるいは他の知られたメタライゼーション物質を用いてメタライズされ、集積回路の他の部分への電気的な接続を与える。
【０１４３】
図８９では、酸化物層あるいはパッシベーション層１２６が形成され、望まれるならば、平坦化される。
【０１４４】
本発明に従うデバイス構造は、様々なプロセスステップ中に水素にさらされることに関連する接合部分の劣化（line degradation）に耐性の規準を与える。加えて、本発明の構造と方法は、以下に詳細に説明されるように、いくつかのカギとなる強誘電体性能のパラメータに重要な改善をもたらすことが見いだされた。また、これらの発見を支持するデータは以下に提供される。以下に提示されたカギとなる強誘電体の性能のパラメータには、反対状態の電荷、反対状態の電荷のエイジング（aging）率、切り替えられた（switched）電荷がその最終値の約９０％達する電圧であるＶ（９０％）、切り替えられた電荷、ある知られた切り替え反復数において測定された疲労した切り替えられた電荷（fatigued switched charge）、がある。
【０１４５】
上記の性能パラメータにおける改善は、図２４、図３２または図５２に見られるように、十分に形成され全体に「被包された」強誘電体キャパシタにおいて測定された性能パラメータに対応して、図１、図２、図３、図１１、図１２、図１９、図２０、図２６または図２７に見られるように、部分的に形成され「被包されていない」強誘電体キャパシタにおいて測定される。図３３〜図４１および図４２〜図５０に示される部分的に被包された強誘電体キャパシタに対しては、改善は、十分に形成され部分的に被包された強誘電体キャパシタに類似した大きさの被包されていない参照用のキャパシタ（例えば、図１または図２に見ることができるように構造）に対して測定されなくてはならない。これは、図３３〜図４１および図４２〜図５０の調査から判るように、それの基本となる性能を測定できる部分的に形成され被包されていない強誘電体キャパシタがないからである。
【０１４６】
現時点において、電気的な性能における改善に対して信頼できると思われている理論の一つは、上部電極および下部電極間に配置された絶縁物強誘電体層と上部電極との界面において当然のことと考えられる（presumed）ストレス均衡が生じることの結果であるというものである。ストレス均衡が生じることは、部分的にあるいは全体的に上部電極を被包すると共に束縛する２個の強誘電体層によって拘束されているためであると信じられている。
【０１４７】
改善された電気的な性能のストレス縮小理論を更に強化することが、図９０に関連して記述されている。図９０は、試験の目的のために使用され、上部電極のコンタクトの開口３４の領域が、大きい上部電極２２'の領域に関連して、小さい典型的なディスクリートの強誘電体キャパシタの断面図である。本発明の実施の形態または参考のための実施の形態に示すメモリアレイキャパシタが、図９、図１７，図２４、図３２、図４１、図５０および図５２に示され、コンタクト開口３４の領域が図９０に示すものと同じである。しかしながら、これらの図面において上部電極２２の領域が、図９０に示される上部電極２２'よりもずっと小さく、そして上部電極２２の領域に対するコンタクト開口領域３４の比はずっと大きい。研究とデータによれば、電気的な性能における改善は図９、図１７、図２４、図３２、図４１、図５０および図５２に示されるメモリアレイ強誘電体キャパシタにおいてよりも図９０のディスクリート強誘電体キャパシタにおいて大きい。すなわち、図９０に示されるディスクリートキャパシタの上部電極２２'は、メモリアレイキャパシタにある上部電極２２よりも圧迫（constraint）されている可能性がある。
【０１４８】
反対状態の電荷
不揮発性半導体メモリ、特に強誘電体メモリの決定的な性能は電源のないときの保持である。保持は、与えられたデータ状態を書き込まれた時と引き続いて読まれる時の間において維持する能力である。あるデータ状態が、強誘電体キャパシタに書き込まれる、すなわち、２トランジスタ、２キャパシタ（「２Ｔ−２Ｃ」）メモリセルの場合には相補的なデータ状態が書き込まれる。もし望まれるならばある温度において、特定の期間の後に、データ状態は読み出されメモリセルにおいて元のデータ状態が維持されているが否かが決定される。更に、保持は、拡張された期間に対して元のデータ状態を維持した後に、同じ状態（同じ状態は「ＳＳ」である）のデータあるいは電荷（Ｑｓｓ）を維持する能力、および反対状態（反対状態は「ＯＳ」である）あるいは電荷（Ｑｏｓ）を読み出す能力に特徴づけられる。同じデータ状態を維持する故障は、滅多に生じない。不具合は、通常、強誘電体物質が常誘電体になる傾向にあるキュリー（Ｃｕｒｉｅ）点に近傍の上昇された温度における動作に関係している。小さなＱｏｓ電荷では、反対データの状態を読み出す強誘電体メモリセルの不具合を示す。この不具合の機構は、「インプリント（imprint）」として知られ、しばしば強誘電体メモリにおける不具合の原因である。インプリントとは、一旦初期データ状態が時間および温度のストレスのもとで蓄積されると、反対データ状態を維持する能力がないことであり、つまり元のデータ状態が選ばれ、又は元のデータが強誘電体キャパシタ若しくは強誘電体膜にインプリントされてしまうことである。
【０１４９】
反対状態の電荷は、したがって、被包されていない２個の強誘電体キャパシタに対して測定され、１５０［℃］において８８［時間］まで外挿され、完成され被包された形式である同じ２個のキャパシタのための反対状態の電荷に対抗して下記の結果と比較された。
【０１５０】
反対状態の電荷のエイジング率
一旦、反対状態の電荷が様々な時点で測定されると、時間が立つにつれてこの電荷が低下（decay）していく率が容易に計算できる。また、この「反対状態の電荷エイジング率」は、インプリント劣化として知られているが、強誘電体メモリの性能の別の重要な証拠（indicia）である。反対状態の電荷のエイジング率は、時間の１０進の一桁（natural decade of time）当たりの電荷損失の百分率で計算できる。計算された量は負の値を有し、なぜなら反対状態の電荷が時間と共に低下し、このため負の傾斜値を有する。
【０１５１】
したがって、反対状態の電荷のエイジング率は、２個の被包されていない強誘電体キャパシタに対して計算され、完成され被包された形式での同じ２個のキャパシタのための反対状態の電荷エイジング率に対抗して下記の結果と比較される。
【０１５２】
反対状態の電荷および関連するエイジング率の測定および試験は、ラムトロン・コーポレーションに付与された２個の共に継続する「ＰＺＴ強誘電体膜において保持性能を改良するためのカルシウムおよびストロンチウムの使用」特許出願第０８／６１６，８５６号、「強誘電体膜の保持性能およびインプリント劣化の測定する方法」特許出願第０８／６１６、９１３号において十分に説明され、権利を請求している。共に参照文献としてここに含まれている。
【０１５３】
Ｖ（９０％）
強誘電体メモリ性能の更なる証拠は、「Ｖ（９０％）」と称され、切り替えられた電荷（ＱＳＷ）がそれの最終値の約９０％に達する電圧である。切り替えられた電荷は、図９１に示されるように強誘電体キャパシタに関連するヒステリシス曲線上にある２つの電荷点Ｑ1およびＱ2間で測定された電荷の成分である。Ｖ（９０％）の値は、図９２に示されるように、印加された切り替え電圧に対して切り替えられた電荷をプロットすることによって容易に確認できる。Ｖ（９０％）は、可能な限り低い方が望ましい。低いＶ（９０％）の電圧は、許容できる低電圧のメモリ性能に関連づけられる。
【０１５４】
したがって、Ｖ（９０％）は、２個の被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ２個のキャパシタのためのＶ（９０％）の電圧に対抗して以下の結果と比較される。
【０１５５】
切り替えられた電荷（swtiched charge）
切り替えられた電荷は、図９１を参照して記述されたが、外部から印可された５［Ｖ］の切り替えパルスを使用して測定された。切り替えられた電荷は、２個の被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ２個のキャパシタに対する切り替えられた電荷に対抗して下記の結果と比較される。
【０１５６】
疲労した切り替えられた電荷（fatigued switched charge）
疲労した切り替えられた電荷は、試験の下にあるキャパシタが繰り返して２つの分局状態の間を切り替えられた後の電荷であり、１０9切り替えの反復の後に外部から印加された５［Ｖ］の切り替えパルスを使用して測定される。疲労した切り替えられた電荷は、２つの被包されていない強誘電体キャパシタに対して測定され、完成され被包された形式である同じ２個のキャパシタに対する疲労した切り替えられた電荷に対抗して下記の結果と比較される。
【０１５７】
本発明の好ましい実施例において本発明の原理を例示し記述したが、そのような原理から離れることなく本発明は配置において細かな点において修正され得ることが当業者によって認識される。例えば、ここに記述された半導体プロセスの下記の側面、絶縁物の型、様々な層の厚さ、強誘電体物質の型、エッチングのプロセス、電極の物質、そしてアニール温度、持続時間や回数は必要に応じて変更され得る。また、本発明の強誘電体キャパシタの特定の応用は強誘電体メモリセルに制限されないが、理想的には、それが適している。
参考のための強誘電体キャパシタは、下部電極と、下部電極上に形成された強誘電体層とを含む。強誘電体層は、部分的にエッチングされ上部電極を収納する（receive）ための切れ込み（indentation）を形成する。絶縁物層は強誘電体層を覆って（over）形成され、上部電極へのメタライゼーションを可能とするコンタクト孔を含む。上部電極を部分的に被包すると、水素に対する強誘電体キャパシタの敏感性が縮小される。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、これによって上部電極を完全に被包するする工程と、第２の強誘電体層をエッチングする工程と、第１の強誘電体層および下部電極層をエッチングし下部電極を形成する工程と、エッチングされた第１の強誘電体層および第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極のメタライゼーションを可能とする工程と、絶縁物層および第１の強誘電体層を貫いてコンタクト孔をエッチングし下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層をエッチングする工程と、下部電極層をエッチングし下部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第２の強誘電体層が下部電極と重なるように第２の強誘電体層をエッチングする工程と、エッチングされた第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層をエッチングする工程と、下部電極層をエッチングし下部電極を形成する工程と、第１の強誘電体層を覆って第２の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、第１の厚さの第１の強誘電体層、上部電極層を順に形成する工程と、上部電極層をエッチングし上部電極を形成する工程と、第１の強誘電体層をエッチングする工程と、第１の強誘電体層を覆って第２の厚さの第２の強誘電体層を形成して、これによって上部電極を完全に被包する工程と、第２の強誘電体層および下部電極層をエッチングし下部電極を形成する工程と、エッチングされた第２の強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層および第２の強誘電体層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層、強誘電体層を順に形成する工程と、強誘電体層を部分的にエッチングし切れ込みを形成する工程と、強誘電体層を覆ってコンフォーマルな（conformal）上部電極層を形成する工程と、上部電極層をエッチングして取り去り、切れ込みに上部電極を形成する工程と、強誘電体層をエッチングする工程と、下部電極層をエッチングして下部電極を形成する工程と、エッチングされた強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層を貫いてコンタクト孔をエッチングし上部電極および下部電極のメタライゼーションを可能とする工程と、を備える。
強誘電体キャパシタを製造する参考のための方法は、下部電極層を形成する工程と、下部電極層をエッチングし下部電極層を形成する工程と、下部電極層を覆って強誘電体層を形成する工程と、強誘電体層を部分的にエッチングし切れ込みを形成する工程と、強誘電体層を覆ってコンフォーマルな上部電極層を形成する工程と、上部電極層をエッチングして取り去り、切れ込みに上部電極を形成する工程と、強誘電体層を覆って絶縁物層を形成する工程と、絶縁物層を貫いてコンタクト孔をエッチングし上部電極のメタライゼーションを可能とする工程と、絶縁物層および強誘電体層を貫いてコンタクト孔をエッチングし下部電極のメタライゼーションを可能とする工程と、を備える。
ビット線、ワード線、プレート線を有する、集積回路の強誘電体メモリセルは、シリコン基板あるいはエピタキシャル領域と、第１および第２の拡散領域、薄いゲート酸化膜（oxide）、並びにワード線を形成するゲート、を含みシリコン基板又はエピタキシャル領域上に形成されたトランジスタと、第１および第２の拡散領域のメタライゼーションを可能とするコンタクト孔を含みシリコン基板又はエピタキシャル領域上に形成された厚い酸化物層と、下部電極、上部電極、部分的にあるいは完全に上部電極を被包すると共に、上部電極のメタライゼーションを可能とするコンタクト孔を含む強誘電体層を含み、且つ厚い酸化膜上に形成された強誘電体キャパシタと、厚い酸化物層および強誘電体キャパシタを覆って形成され、第１および第２の拡散領域、強誘電体キャパシタの上部電極および下部電極のメタライゼーションを可能とするコンタクト孔を含む第１の絶縁物層と、第１の拡散領域を接続するための、上部電極および第２の拡散領域間を局所的な相互接続を形成するための、並びに下部電極をメタライズするためのパターンが形成された第１のメタライーゼション層と、第１の拡散領域および下部電極のメタライゼーションを可能とするコンタクト孔を含み、第１のメタライゼーション層を覆って形成された第２の絶縁物層と、第１の拡散領域を接続しビット線を形成すると共に、下部電極を接続しプレート線を形成するための、パターン形成された第２のメタライゼーション層と、第２のメタライゼーション層を覆って形成されたパッシベーション層と、を含む。望まれるならば、第１の絶縁物層、第２の絶縁物層、およびパッシベーション層のそれぞれを、水素による劣化へのより強固な抵抗体のための強誘電体層として形成できる。
【図面の簡単な説明】
【図１】図１は、先行技術の集積回路の、トランジスタと強誘電体キャパシタとを含む強誘電体メモリの断面図である。
【図２】図２は、先行技術の強誘電体キャパシタの拡大図であり、電気的なスイッチング特性の劣化を生じる強誘電性絶縁体層への水素拡散の問題を特に示している。
【図３】図３は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４】図４は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図５】図５は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図６】図６は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図７】図７は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図８】図８は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図９】図９は、本発明の第１の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１０】図１０は、図３から図９に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【図１１】図１１は、参考のための形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１２】図１２は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１３】図１３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１４】図１４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１５】図１５は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１６】図１６は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１７】図１７は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図１８】図１８は、図１１から図１７に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【図１９】図１９は、本発明の第３の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２０】図２０は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２１】図２１は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２２】図２２は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２３】図２３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２４】図２４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２５】図２５は、図１９から図２４に示されたプロセスに従って製造された一組の強誘電体キャパシタの平面図である。
【図２６】図２６は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２７】図２７は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２８】図２８は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図２９】図２９は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３０】図３０は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３１】図３１は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３２】図３２は、本発明の第２の実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３３】図３３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３４】図３４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３５】図３５は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３６】図３６は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３７】図３７は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３８】図３８は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図３９】図３９は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４０】図４０は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４１】図４１は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４２】図４２は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４３】図４３は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４４】図４４は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４５】図４５は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４６】図４６は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４７】図４７は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４８】図４８は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図４９】図４９は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図５０】図５０は、参考のための実施の形態に従う強誘電体キャパシタプロセスの一断面図である。
【図５１】図５１は、トランジスタおよび強誘電体キャパシタを有する強誘電体メモリセルの回路図である。
【図５２】図５２は、完全にメタル配線された（ｍｅｔａｌｉｚｅｄ）集積回路強誘電体メモリの断面図である。
【図５３】図５３は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５４】図５４は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５５】図５５は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５６】図５６は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５７】図５７は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５８】図５８は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図５９】図５９は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６０】図６０は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６１】図６１は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６２】図６２は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６３】図６３は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６４】図６４は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６５】図６５は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６６】図６６は、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６７】図６７では、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６８】図６８では、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図６９】図６９では、強誘電体の電界効果トランジスタ（ＦＥＴ）の第１の具体例を形成するための改良された製造方法を示す一断面図である。
【図７０】図７０は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７１】図７１は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７２】図７２は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７３】図７３は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７４】図７４は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７５】図７５は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７６】図７６は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７７】図７７は、強誘電体の電界効果トランジスタの第２の具体例を形成するための改良された製造方法を示す一断面図である。
【図７８】図７８は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図７９】図７９は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８０】図８０は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８１】図８１は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８２】図８２は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８３】図８３は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８４】図８４は、電界効果トランジスタの第３の具体例を形成するための改良された製造方法を示す一断面図である。
【図８５】図８５は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８６】図８６は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８７】図８７は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８８】図８８は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図８９】図８９は、強誘電体デバイスを水素による損傷から保護する方法を示す一断面図である。
【図９０】図９０は、試験の目的のために使用される広い上部電極を有するが、強誘電体メモリアレイキャパシタに使用される電極とほぼ同じ面積の上部電極開口部を有するディスクリートの強誘電体キャパシタの断面図である。
【図９１】図９１は、強誘電体キャパシタの振る舞いを切り替える印加電圧に対する電荷を示すヒステリシス・ループ図であり、特に切り替えられた電荷を（ＱＳＷ）を示している。
【図９２】図９２は、強誘電体キャパシタのための切り替えられた電荷に対する印可された切り替え電圧レベルのグラフであり、特にＶ（９０）、すなわち切り替えられた電荷がその最終値のほぼ９０％を達成する電圧レベルを示す。
【符号の説明】
１６…ＢＰＳＧガラス層、１８…下部電極、２０、３０、３０'…強誘電体層、２２…上部電極、２４…絶縁層、３２、３４…コンタクト孔、４２…切れ込み、１００…シリコン基板、１０２…Ｎウエル、１０４…Ｐウエル、１０６、１０８、１１０…フィールド酸化物領域、１１１…窪み、１１２、１１２Ａ、１１２Ｂ…強誘電体ゲート絶層層、１１４Ａ、１１４Ｂ…ポリシリコン、１１６…固いマスクの二酸化シリコン層、１１８Ａ、１１８Ｂ…ソース／ドレイン領域、１２２、１２２Ａ。１２２Ｂ…キャップ層、１２４…シリコン酸化窒化膜、１２６…厚い酸化物膜、１２８、１３２…ビア、１４０…強誘電性デバイス
Claims (2)
- （ａ）下部電極層、第１の強誘電体層、および上部電極層、を順に形成する工程と、
（ｂ）前記上部電極層をエッチングし上部電極を形成する工程と、
（ｃ）前記第１の強誘電体層を覆って第２の強誘電体層を形成して、それによって前記上部電極を完全に被包する工程と、
（ｄ）前記第２の強誘電体層の前記上部電極を覆っていない領域の一部をエッチングして、前記第１の強誘電体層の一部を露出させる工程と、
（ｅ）前記第１の強誘電体層の露出した部分および前記下部電極層をエッチングして下部電極を形成し、前記第１の強誘電体層の平面形状を前記下部電極の平面形状と同一の形状にする工程と、
（ｆ）エッチングされた前記第１の強誘電体層、および前記第２の強誘電体層を覆って絶縁物層を形成する工程と、
（ｇ）前記絶縁物層および前記第２の強誘電体層を貫いてコンタクト孔をエッチングし、前記上部電極のメタライゼーションを可能とする工程と、
（ｈ）前記絶縁物層および前記第１の強誘電体層を貫いてコンタクト孔をエッチングし、前記下部電極のメタライゼーションを可能とする工程と、
を備える強誘電体キャパシタの製造方法。 - （ａ）下部電極層、第１の厚さの第１の強誘電体層、および上部電極層、を順に形成する工程と、
（ｂ）前記上部電極層をエッチングし上部電極を形成する工程と、
（ｃ）前記第１の強誘電体層の前記上部電極に覆われていない領域の一部をエッチングして、前記下部電極層の一部を露出させる工程と、
（ｄ）エッチングされた前記第１の強誘電体層を覆って第２の厚さの第２の強誘電体層を形成して、それによって前記上部電極を完全に被包する工程と、
（ｅ）前記第２の強誘電体層および前記下部電極層をエッチングして下部電極を形成し、前記第２の強誘電体層の平面形状を前記下部電極の平面形状と同一の形状にする工程と、
（ｆ）エッチングされた前記第２の強誘電体層を覆って絶縁物層を形成する工程と、
（ｇ）前記絶縁物層および前記第２の強誘電体層を貫いてコンタクト孔をエッチングし、前記上部電極および前記下部電極のメタライゼーションを可能とする工程と、
を備える強誘電体キャパシタの製造方法。
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| KR100279297B1 (ko) * | 1998-06-20 | 2001-02-01 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
| US6509601B1 (en) * | 1998-07-31 | 2003-01-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device having capacitor protection layer and method for manufacturing the same |
| EP0996160A1 (en) * | 1998-10-12 | 2000-04-26 | STMicroelectronics S.r.l. | Contact structure for a semiconductor device |
| US6174735B1 (en) * | 1998-10-23 | 2001-01-16 | Ramtron International Corporation | Method of manufacturing ferroelectric memory device useful for preventing hydrogen line degradation |
| US6208500B1 (en) * | 1998-11-25 | 2001-03-27 | Microchip Technology Incorporated | High quality factor capacitor |
| TW434877B (en) | 1998-12-03 | 2001-05-16 | Matsushita Electronics Corp | Semiconductor memory device and method for manufacturing the same |
| JP3762148B2 (ja) * | 1999-06-30 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US6838718B2 (en) | 1999-09-28 | 2005-01-04 | Rohm Co., Ltd. | Ferroelectric capacitor and ferroelectric memory |
| JP3596746B2 (ja) * | 1999-09-28 | 2004-12-02 | ローム株式会社 | 強誘電体キャパシタおよびこれを用いた強誘電体メモリ |
| WO2001024237A1 (en) * | 1999-09-28 | 2001-04-05 | Symetrix Corporation | Integrated circuits with barrier layers and methods of fabricating same |
| IT1314025B1 (it) | 1999-11-10 | 2002-12-03 | St Microelectronics Srl | Processo per sigillare selettivamente elementi capacitoriferroelettrici compresi in celle di memorie non volatili integrate su |
| KR100360592B1 (ko) * | 1999-12-08 | 2002-11-13 | 동부전자 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20010109610A (ko) * | 2000-05-31 | 2001-12-12 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| US6597028B2 (en) | 2000-06-26 | 2003-07-22 | Ramtron International Corporation | Capacitively coupled ferroelectric random access memory cell and a method for manufacturing the same |
| JP3839239B2 (ja) | 2000-10-05 | 2006-11-01 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| EP1207558A1 (en) | 2000-11-17 | 2002-05-22 | STMicroelectronics S.r.l. | Contact structure for ferroelectric memory device |
| EP1213745A1 (en) * | 2000-12-05 | 2002-06-12 | Sony International (Europe) GmbH | Method of producing a ferroelectric memory and memory device |
| JP2004523924A (ja) * | 2001-03-21 | 2004-08-05 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子デバイス |
| US7221243B2 (en) * | 2001-04-11 | 2007-05-22 | Kyocera Wireless Corp. | Apparatus and method for combining electrical signals |
| US6690251B2 (en) * | 2001-04-11 | 2004-02-10 | Kyocera Wireless Corporation | Tunable ferro-electric filter |
| US7746292B2 (en) | 2001-04-11 | 2010-06-29 | Kyocera Wireless Corp. | Reconfigurable radiation desensitivity bracket systems and methods |
| US7174147B2 (en) * | 2001-04-11 | 2007-02-06 | Kyocera Wireless Corp. | Bandpass filter with tunable resonator |
| US6937195B2 (en) * | 2001-04-11 | 2005-08-30 | Kyocera Wireless Corp. | Inverted-F ferroelectric antenna |
| US7154440B2 (en) * | 2001-04-11 | 2006-12-26 | Kyocera Wireless Corp. | Phase array antenna using a constant-gain phase shifter |
| JP2004522303A (ja) | 2001-04-19 | 2004-07-22 | エスティーマイクロエレクトロニクス ソチエタ レスポンサビリタ リミテ | 集積された半導体デバイスのためのコンタクト構造 |
| US6975500B2 (en) * | 2001-05-10 | 2005-12-13 | Ngimat Co. | Capacitor having improved electrodes |
| US6426250B1 (en) * | 2001-05-24 | 2002-07-30 | Taiwan Semiconductor Manufacturing Company | High density stacked MIM capacitor structure |
| US6423592B1 (en) | 2001-06-26 | 2002-07-23 | Ramtron International Corporation | PZT layer as a temporary encapsulation and hard mask for a ferroelectric capacitor |
| JP2003204043A (ja) * | 2001-10-24 | 2003-07-18 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2003152165A (ja) * | 2001-11-15 | 2003-05-23 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US7176845B2 (en) * | 2002-02-12 | 2007-02-13 | Kyocera Wireless Corp. | System and method for impedance matching an antenna to sub-bands in a communication band |
| US7184727B2 (en) * | 2002-02-12 | 2007-02-27 | Kyocera Wireless Corp. | Full-duplex antenna system and method |
| US6573587B1 (en) * | 2002-05-28 | 2003-06-03 | Oki Electric Industry Co., Ltd. | Metal oxide capacitor with hydrogen diffusion blocking covering |
| US6785119B2 (en) * | 2002-11-29 | 2004-08-31 | Infineon Technologies Ag | Ferroelectric capacitor and process for its manufacture |
| DE10260352A1 (de) * | 2002-12-20 | 2004-07-15 | Infineon Technologies Ag | Verfahren zum Herstellen einer Kondensatoranordnung und Kondensatoranordnung |
| US7720443B2 (en) | 2003-06-02 | 2010-05-18 | Kyocera Wireless Corp. | System and method for filtering time division multiple access telephone communications |
| JP2005116756A (ja) * | 2003-10-07 | 2005-04-28 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2007525829A (ja) * | 2003-12-22 | 2007-09-06 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 不揮発性強誘電体メモリ装置の製造方法及びその方法によって得られるメモリ装置 |
| US20060080414A1 (en) * | 2004-07-12 | 2006-04-13 | Dedicated Devices, Inc. | System and method for managed installation of a computer network |
| JP4589092B2 (ja) * | 2004-12-03 | 2010-12-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7548762B2 (en) * | 2005-11-30 | 2009-06-16 | Kyocera Corporation | Method for tuning a GPS antenna matching network |
| US20080001292A1 (en) * | 2006-06-28 | 2008-01-03 | Marina Zelner | Hermetic Passivation Layer Structure for Capacitors with Perovskite or Pyrochlore Phase Dielectrics |
| US8361811B2 (en) * | 2006-06-28 | 2013-01-29 | Research In Motion Rf, Inc. | Electronic component with reactive barrier and hermetic passivation layer |
| JP2008171886A (ja) * | 2007-01-09 | 2008-07-24 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| CN101436465B (zh) * | 2007-11-14 | 2013-09-11 | 财团法人工业技术研究院 | 提升谐振频率的电容器结构 |
| EP2325867A1 (en) * | 2009-11-24 | 2011-05-25 | Nxp B.V. | High-dielectric constant capacitor |
| US9846664B2 (en) | 2010-07-09 | 2017-12-19 | Cypress Semiconductor Corporation | RFID interface and interrupt |
| US8723654B2 (en) | 2010-07-09 | 2014-05-13 | Cypress Semiconductor Corporation | Interrupt generation and acknowledgment for RFID |
| US9092582B2 (en) | 2010-07-09 | 2015-07-28 | Cypress Semiconductor Corporation | Low power, low pin count interface for an RFID transponder |
| FR2964497B1 (fr) | 2010-09-03 | 2013-04-19 | Commissariat Energie Atomique | Capacité intégrée comprenant une couche d'isolation électrique en matériau de type perovskite amorphe et procédé de fabrication |
| US8765569B2 (en) * | 2011-06-14 | 2014-07-01 | Intermolecular, Inc. | Molybdenum oxide top electrode for DRAM capacitors |
| US8518791B2 (en) | 2011-08-12 | 2013-08-27 | Cypress Semiconductor Corporation | Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) with simultaneous formation of sidewall ferroelectric capacitors |
| US8518792B2 (en) | 2011-08-12 | 2013-08-27 | Cypress Semiconductor Corporation | Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) having a ferroelectric capacitor aligned with a three dimensional transistor structure |
| US8552515B2 (en) | 2011-08-12 | 2013-10-08 | Cypress Semiconductor Corporation | Method for fabricating a damascene self-aligned ferroelectric random access memory (F-RAM) device structure employing reduced processing steps |
| US8916434B2 (en) * | 2012-05-11 | 2014-12-23 | Cypress Semiconductor Corporation | Enhanced hydrogen barrier encapsulation method for the control of hydrogen induced degradation of ferroelectric capacitors in an F-RAM process |
| CN103219318B (zh) * | 2013-04-12 | 2015-07-08 | 中国电子科技集团公司第十三研究所 | 一种耐高温的微波内匹配晶体管用mim电容及其制造方法 |
| US9572261B2 (en) | 2015-03-25 | 2017-02-14 | Texas Instruments Incorporated | Conductive through-polymer vias for capacitative structures integrated with packaged semiconductor chips |
| WO2017106700A1 (en) * | 2015-12-18 | 2017-06-22 | Kemet Electronics Corporation | Capacitor and method of manufacture utilizing membrane for encapsulant thickness control |
| WO2018003445A1 (ja) * | 2016-06-28 | 2018-01-04 | 株式会社村田製作所 | キャパシタ |
| JP6579502B2 (ja) * | 2017-07-26 | 2019-09-25 | 株式会社村田製作所 | キャパシタ |
| US10497774B2 (en) | 2017-10-23 | 2019-12-03 | Blackberry Limited | Small-gap coplanar tunable capacitors and methods for manufacturing thereof |
| US10332687B2 (en) | 2017-10-23 | 2019-06-25 | Blackberry Limited | Tunable coplanar capacitor with vertical tuning and lateral RF path and methods for manufacturing thereof |
| US20210020587A1 (en) * | 2019-06-11 | 2021-01-21 | Skyworks Solutions, Inc. | Moisture barrier for metal insulator metal capacitors and integrated circuit having the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227069A (ja) * | 1990-01-31 | 1991-10-08 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH05259386A (ja) * | 1992-03-11 | 1993-10-08 | Matsushita Electron Corp | 強誘電体薄膜の製造方法 |
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| DE3602887A1 (de) * | 1986-01-31 | 1987-08-06 | Bayer Ag | Nichtfluechtiger elektronischer speicher |
| US5192704A (en) * | 1989-06-30 | 1993-03-09 | Texas Instruments Incorporated | Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell |
| DE4041271C2 (de) * | 1989-12-25 | 1998-10-08 | Toshiba Kawasaki Kk | Halbleitervorrichtung mit einem ferroelektrischen Kondensator |
| US5031144A (en) * | 1990-02-28 | 1991-07-09 | Hughes Aircraft Company | Ferroelectric memory with non-destructive readout including grid electrode between top and bottom electrodes |
| NL9000602A (nl) * | 1990-03-16 | 1991-10-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum. |
| JP3169599B2 (ja) * | 1990-08-03 | 2001-05-28 | 株式会社日立製作所 | 半導体装置、その駆動方法、その読み出し方法 |
| KR100266046B1 (ko) * | 1990-09-28 | 2000-09-15 | 야스카와 히데아키 | 반도체장치 |
| US5119154A (en) * | 1990-12-03 | 1992-06-02 | Micron Technology, Inc. | Ferroelectric capacitor and method for forming local interconnect |
| US5273927A (en) * | 1990-12-03 | 1993-12-28 | Micron Technology, Inc. | Method of making a ferroelectric capacitor and forming local interconnect |
| DE69213094T2 (de) * | 1991-05-08 | 1997-03-06 | Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung mit einem Kondensator mit einem ferroelektrischen Dieletrikum und Halbleiteranordnung mit einem derartigen Kondensator |
| JP2723386B2 (ja) * | 1991-07-02 | 1998-03-09 | シャープ株式会社 | 不揮発性ランダムアクセスメモリ |
| JPH0563205A (ja) * | 1991-09-03 | 1993-03-12 | Sharp Corp | 半導体装置 |
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
| JPH05175460A (ja) * | 1991-12-26 | 1993-07-13 | Sharp Corp | 半導体メモリ |
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
| US5271955A (en) * | 1992-04-06 | 1993-12-21 | Motorola, Inc. | Method for making a semiconductor device having an anhydrous ferroelectric thin film |
| JP2877618B2 (ja) | 1992-07-06 | 1999-03-31 | シャープ株式会社 | 強誘電体膜の形成方法 |
| US5350705A (en) * | 1992-08-25 | 1994-09-27 | National Semiconductor Corporation | Ferroelectric memory cell arrangement having a split capacitor plate structure |
| US5375085A (en) * | 1992-09-30 | 1994-12-20 | Texas Instruments Incorporated | Three-dimensional ferroelectric integrated circuit without insulation layer between memory layers |
| JP3161836B2 (ja) * | 1992-10-19 | 2001-04-25 | シャープ株式会社 | 半導体記憶装置 |
| JP3222243B2 (ja) * | 1993-01-25 | 2001-10-22 | 株式会社日立製作所 | 半導体記憶装置とそれを用いた情報処理システム |
| US5390143A (en) * | 1993-05-17 | 1995-02-14 | Micron Semiconductor, Inc. | Non-volatile static memory devices and operational methods |
| EP0738009B1 (en) * | 1993-08-05 | 2003-05-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having capacitor |
| US5479316A (en) * | 1993-08-24 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit metal-oxide-metal capacitor and method of making same |
| US5440173A (en) * | 1993-09-17 | 1995-08-08 | Radiant Technologies | High-temperature electrical contact for making contact to ceramic materials and improved circuit element using the same |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| US5822175A (en) * | 1995-04-13 | 1998-10-13 | Matsushita Electronics Corporation | Encapsulated capacitor structure having a dielectric interlayer |
| US5716875A (en) * | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
| US6027947A (en) * | 1996-08-20 | 2000-02-22 | Ramtron International Corporation | Partially or completely encapsulated top electrode of a ferroelectric capacitor |
| JP3424900B2 (ja) * | 1997-10-24 | 2003-07-07 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2000243923A (ja) * | 1999-02-24 | 2000-09-08 | Asahi Chem Ind Co Ltd | 強誘電体素子 |
-
1997
- 1997-08-19 EP EP97306287A patent/EP0837504A3/en not_active Withdrawn
- 1997-08-20 JP JP22407597A patent/JP4511642B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-27 US US09/085,280 patent/US6211542B1/en not_active Expired - Lifetime
-
2001
- 2001-01-11 US US09/759,128 patent/US6281023B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03227069A (ja) * | 1990-01-31 | 1991-10-08 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| JPH05259386A (ja) * | 1992-03-11 | 1993-10-08 | Matsushita Electron Corp | 強誘電体薄膜の製造方法 |
| JPH07111318A (ja) * | 1993-10-12 | 1995-04-25 | Olympus Optical Co Ltd | 強誘電体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0837504A3 (en) | 1999-01-07 |
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| JPH10163437A (ja) | 1998-06-19 |
| US6281023B2 (en) | 2001-08-28 |
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