KR100424948B1 - 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 하나 이상의 선택 트랜지스터, 및 고유전율 유전체 또는 강유전체(11)를 갖는 하나의 메모리 커패시터를 포함하는 메모리 셀의 제조 방법에 관한 것이다. 상기 선택 트랜지스터는 제 1 평면에 배치되고, 상기 메모리 커패시터는 제 2 평면 또는 반도체 몸체(1)의 위에 배치된다. 상기 제 1 평면은 실리콘으로 만들어진 제 1 플러그(6)를 통해 제 2 평면에 전기적으로 연결된다. 실리콘으로 만들어진 제 2 플러그(13)는 상기 제 1 플러그에 접촉된다. 상기 제 2 플러그(13)는 메모리 커패시터의 메모리 노드 전극에 전기적으로 연결된다. 이 때 상기 제 1 플러그(6)가 제 2 플러그(13)에 직접 연결된다. 상기 방법에 따라 제 1 플러그(6)가 고유전율 유전체 또는 강유전체(11)를 위한 템퍼링 프로세스동안 실리콘 질화물층(10)에 의해 보호된다. 상기 실리콘 질화물층(10)은 스페이서로서 사용되며 차후에 제 2 플러그(13)용 실리콘으로 대체된다.
Description
상기 메모리 셀의 제조시 예컨대 바륨 스트론튬 티탄산염(BST) 또는 비스무트 바륨 탄탈산염(SBT)과 같은 고유전율 재료 또는 강유전성 재료로 이루어진 유전체는 산소를 사용하여 템퍼링되어야 한다. 그러나 상기 템퍼링시 노출된 모든 실리콘층은 산화됨에 따라 상기 실리콘층의 도전 능력은 상실된다. 메모리 셀에서는 선택 트랜지스터를 그 위에 배치된 스택-메모리 커패시터의 한 쪽 전극에 연결시키기 위해 플러그에 다결정 실리콘이 사용된다. 상기 플러그는 메모리 커패시터와 선택 트랜지스터간의 전기적 연결을 보증하는 접속층이다. 지금까지는 BST 또는 SBT의 템퍼링시 선택 트랜지스터와 메모리 커패시터 사이의 플러그 내 다결정 실리콘의 산화를 막기 위해 일반적으로 산소가 다결정 실리콘으로 확산될 수 없도록 상기 플러그의 표면을 배리어층으로 커버링하는 방법이 사용되었다. 그러나 BST 또는 SBT의 템퍼링시 700 ~ 800℃의 매우 높은 온도에서 견딜 수 있는, 상기 배리어층에 적합한 재료를 구하기가 매우 어렵고 비용도 많이 든다.
본 발명은 하나 이상의 선택 트랜지스터, 및 고유전율 유전체 또는 강유전체를 갖는 하나의 메모리 커패시터를 포함하는 메모리 셀의 제조 방법에 관한 것이다. 상기 선택 트랜지스터는 제 1 평면에 배치되고, 상기 메모리 커패시터는 제 2 평면 또는 반도체 몸체 내에 또는 위에 배치된다. 상기 제 1 평면은 실리콘으로 만들어진 제 1 플러그를 통해 제 2 평면에 전기적으로 연결된다. 상기 제 1 플러그에 실리콘으로 만들어진 제 2 플러그가 접촉된다. 상기 제 2 플러그는 메모리 커패시터의 메모리 노드 전극에 전기적으로 연결된다. 상기 방식의 메모리 셀은 독일 특허 출원 공개 명세서 제 DE 195 40 213 A1호에 공지되어있다. 또한 독일 특허 출원 공개 명세서 제 DE 195 43 539 C1호에는 반도체 몸체 위에 제공된 제 1 절연층에 제 1 플러그가 배치되는 메모리 장치의 제조 방법이 기술되어있다. 상기 방법에서는 상기 제 1 절연층 위에 디포짓된 제 2 절연층에 상기 제 1 플러그를 통해 제 2 플러그가 제공된다.
도 1 내지 도 7은 본 발명에 따른 메모리 셀 제조 방법의 제 1 실시예를 설명하기 위한 단면도.
도 8은 제 1 실시예에 따라 제조된 메모리 셀의 평면도.
도 9 내지 도 14는 본 발명에 따른 메모리 셀 제조 방법의 제 2 실시예를 설명하기 위한 단면도.
도 15는 제 2 실시예에 따라 제조된 메모리 셀의 평면도.
도 1 및 도 2에 따라 설명된, 제 1 실시예의 단계는 제 2 실시예에도 동일하게 적용되며, 간략한 표현을 위해 제 1 실시예의 경우만 기술된다.
또한 도 1 내지 도 7 및 도 9 내지 도 14의 단면도에는 도면을 명확하게 나타내기 위해 개별 부분들만 빗금으로 도시하였다.
따라서 본 발명의 목적은 배리어층을 사용하지 않고도 실리콘의 산화가 일어나지 않을 수 있도록 선택 트랜지스터를 메모리 커패시터에 전기적으로 연결시킬 수 있는 메모리 셀 제조 방법을 제공하는 것이다.
상기 목적은 도입부에 언급한 방식의 방법에서 본 발명에 따라 상기 유전체가 제공되기 전에, 그리고 메모리 커패시터용 셀 플레이트 전극이 형성된 후에 다결정 실리콘층의 프레임내에서 노출되는 제 1 플러그의 표면이 스페이서로서 사용되는 절연층으로 덮이고, 이어서 유전체가 형성된 다음 메모리 노드 전극이 형성되며, 최종적으로 상기 절연층이 상기 제 2 플러그와 제 1 플러그를 직접 연결시키는 실리콘으로 대체됨으로써 달성된다.
제 1 플러그 및 제 2 플러그는 바람직하게는 다결정 실리콘으로 형성된다.대안으로 상기 플러그가 비정질 실리콘으로 형성될 수도 있다.
절연층은 바람직하게는 실리콘 질화물로 형성된다.
본 발명에 따른 방법에서는 먼저 메모리 커패시터의 셀 플레이트 전극이 부 구조에 의해 망 형 패턴의 형상으로 형성된다. 그런 다음 바람직하게는 다결정 실리콘으로 형성되는 상기 부 구조 내에 셀 노드 단자용 콘택 홀이 에칭된다. 이어서 상기 콘택 홀이 예컨대 실리콘 질화물로 이루어진, 스페이서로서의 절연층으로 채워진다. 그런 다음 메모리 커패시터가 제조되는데, 이 경우 선택 트랜지스터로부터 뻗어나오는 플러그가 아직 절연층에 의해 덮여있기 때문에 고온에서도 어려움없이 BST 또는 SBT의 산화 템퍼링이 실행될 수 있다. 따라서 상기 플러그의 실리콘의 산화가 확실히 방지된다. 상기 템퍼링 후 비로소 절연층으로 이루어진 "스페이서"가 제 2 플러그를 형성하는 실리콘으로 대체된다.
전극 자체는 예컨대 루테늄을 화학적 기상 증착(CVD-증착)에 의해 증착시키거나 백금(Pt)을 스퍼터링함으로써, 그리고 공동을 텅스텐으로 채움으로써 형성될 수 있다. 그러나 루테늄, 백금 또는 텅스텐 대신 특히 US 5 554 866에 제공된 다른 재료로 대체될 수도 있다.
하기에 본 발명이 도면에 따라 더 자세히 설명된다.
도 1은 n+-도전 영역(2)이 소스 또는 드레인으로서 예컨대 이산화규소로 된 절연층(3) 사이에 매립되어있는 p-도전 반도체 몸체(1)를 나타낸다. 상기 반도체 몸체(1) 위에는 예컨대 이산화규소로 된 절연 재료(4) 내에 워드선(WL)이 제공된다. 투영면의 앞 또는 뒤로 상기 워드선(WL)에 대해 수직으로 비트선이 연장되는데, 상기 비트선은 단면도에는 도시되어있지 않다.
상기 반도체 몸체(1)의 상부면에는 예컨대 이산화규소로 된 또 하나의 중간 산화막(5)이 존재하며, 상기 중간 산화막(5)을 통해 도핑된 다결정 실리콘으로 된 제 1 플러그(6)가 영역(2)과의 콘택팅을 위해 연장된다.
이렇게 하여 만들어진 구조 위로, 도 2에 도시된 바와 같이, 먼저 500 nm의 층 두께를 갖는 다결정 실리콘이 디포짓되며, 상기 다결정 실리콘이 포토 기술 또는 에칭 기술에 의해 패턴화됨으로써 레지스트가 제거된 후 제 1 플러그(6)의 상부 영역에 다결정 실리콘층(7)이 남게 된다. 경우에 따라 상기 다결정 실리콘층(7)이 약 50 nm의 층 두께를 갖는 유격 층 또는 스페이서-층(8)에 의해 더욱 보강될 수 있다. 그러나 상기 층(8)이 반드시 제공될 필요는 없다.
그런 다음 CVD에 의해 루테늄이 약 100 nm의 층 두께로 증착되어 화학적-기계적으로 폴리싱됨으로써 층 7과 8 사이의 "갭" 내에 루테늄층(9)이 남게 된다.
추가의 포토 기술 및 에칭 기술에 의해 플러그(6)의 상부 영역의 다결정 실리콘층(7) 내로 홀이 에칭되고, 상기 홀은 예컨대 실리콘 질화물로 이루어진 절연 재료로 채워져서 상기 홀 내에서 제 1 플러그(6) 상부에 직접 절연층(10)이 형성된다. 실리콘 질화물이 에치 백(etch back)된 후 도 3에 도시된 구조가 형성된다.
이어서 습식 에칭에 의해 다결정 실리콘층(7, 8)이 제거됨으로써 루테늄층(9) 및 절연층(10)만 남게 된다. 그렇게 형성된 구조 위에는 예컨대 BST와 같은 유전체가 디포짓되며, 상기 유전체는 이어서 에칭에 의해 트렌치의 측벽상에만 남게 되어 거기서 유전체(11)를 형성하도록 패턴화된다. 그렇게 하여 도 4에 도시된 구조가 형성된다.
그런 다음 CVD에 의해 다시 약 200 nm의 층 두께를 갖는 루테늄이 유전체(11) 사이의 트렌치 내로 주입되어 화학적-기계적으로 폴리싱됨으로써 도 5에 도시된 구조가 형성된다. 상기 구조 내에는 BST-유전체(11)의 양측에 루테늄-전극(12)이 배치된다.
이어서 "스페이서"로서 사용되는 실리콘 질화물층(10)이 습식 에칭에 의해 제거된다. 상기 실리콘 질화물층(10)은 BST-유전체(11)의 템퍼링시 산소에 의한 산화로부터 플러그(6)를 보호한다(도 4 비교). 실리콘 질화물층(10)이 제거되고상기 실리콘 질화물층(10)에 인접하는 BST-유전체(11)가 습식 에칭된 후 형성된 트렌치가 도핑된 다결정 실리콘으로 채워짐에 따라, 제 1 플러그(6)에 직접 연결되는 제 2 플러그(13)가 형성된다. 상기 플러그들(6, 13)은 경우에 따라 n+-도핑된다. 상기 플러그(13)가 에치 백된 후 도 6에 도시된 구조가 형성된다.
이어서 이산화규소층(14)의 형성을 위해 TEOS-증착이 실시됨으로써 도 7에 도시된 구조가 형성되며, 상기 구조 내에 개별 셀의 커패시터(15)가 별도로 제조된다.
도 8은 본 발명에 따른 방법에 의해 제조된, 망 형태의 패턴을 형성하는 루테늄층(9), 제 2 플러그(13), BST-유전체(11) 및 루테늄 노드(12)(플러그(13)에 인접하는 루테늄층(12)에 의해 형성됨)를 갖는 메모리 셀의 평면도를 나타낸다. 망 형태의 루테늄 층(9)이 메모리 커패시터의 셀 플레이트 전극을 형성한다.
도 1 내지 도 7이 도 8을 수평 방향으로 자른 단면을 나타낸다는 것을 알 수 있다. 물론 상기 단면들이 도 8의 개별 구조를 각각 동일한 척도로 재현한 것은 아니다.
하기에는 도 9 내지 도 15에 따라 본 발명에 따른 메모리 셀 제조 방법의 제 2 실시예가 설명되며, 상기 제 2 실시예는 위에서 도 1 및 도 2에 의해 설명된 방법 단계에 이어서 실시된다.
도 9에 도시된 바와 같이 다결정 실리콘층(7, 8) 사이의 트렌치가 채워진다. 즉, 먼저 50 nm 두께의 백금층이 스퍼터링에 의해 증착된 다음 화학적-기계적으로 폴리싱됨에 따라 백금층(16)이 형성된다. 상기 백금층(16) 사이의 공간은 약 50 nm 두께의 텅스텐층(17)으로 채워지고, 상기 텅스텐층(17)은 CVD에 의해 증착된 다음 화학적-기계적으로 폴리싱된다. 그런 다음 도 10에 도시된 것처럼, 다결정 실리콘층(7, 8) 내에 실리콘 질화물층(10)으로 채워지는 홀을 형성시키기 위해 도 3에 따라 설명된 제 1 실시예의 단계와 유사하게 상기 다결정 실리콘층(7, 8)의 구조화가 실행된다. 제 1 실시예에서와 같이 제 2 실시예에서도 홀 내지는 상기 홀에 채워진 실리콘 질화물층(10)이 제 1 플러그(6) 상부에 직접 놓임으로써 후속하는 템퍼링 처리시 상기 제 1 플러그(6)가 산소 환경에서 산화되는 것을 막기 위해 스페이스가 형성된다. 상기 실리콘 질화물이 에치 백된 후 도 10에 도시된 구조가 형성된다.
이어서 습식 에칭에 의해 다결정 실리콘층(7, 8)이 제거되고, 그렇게 하여 형성된 구조 위에 BST가 전체 표면에 디포짓됨으로써 도 11에 도시된, BST-유전체(11)를 갖는 구조가 형성된다.
이어서 백금층(18)이 디포짓된 다음 화학적-기계적으로 폴리싱된다. 그리고 나서 BST-유전체(11)가 템퍼링된다. 상기 템퍼링 프로세스시 제 1 플러그(6)가 실리콘 질화물층(10)에 의해 보호됨으로써 상기 제 1 플러그(6)의 표면에 산화가 일어나지 않게 된다.
최종적으로 백금층(18) 내 사이 공간이 약 50 nm 두께의 텅스텐층(19)으로 채워지고, 상기 텅스텐층(19)은 CVD에 의해 증착된 다음 화학적-기계적으로 폴리싱된다. 그럼으로써 도 12에 도시된 구조가 형성된다.
그런 다음 도 6에 따라 설명한 단계와 유사하게 습식 에칭에 의해 상기 실리콘 질화물층(10)이 제거된다. 이어서 제 1 플러그(6) 상부에 제 2 플러그(13)를 형성시키는, 도핑된 다결정 실리콘층이 디포짓됨으로써 상기 플러그들(6, 13)이 서로 직접 접촉된다. 상기 다결정 실리콘이 에치 백된 후 도 13에 도시된 구조가 형성된다.
이어서 TEOS-이산화규소층(14)이 또 다시 디포짓됨으로써 메모리 셀이 완성되며, 상기 메모리 셀 내에서 다시 개별 셀의 커패시터(15)가 별도로 제조된다.
도 15는 제 1 실시예에 대한 도 8과 유사하게, 제 2 실시예에 따른 방법에 의해 제조된 메모리 셀의 평면도이다. 또한 도 9 내지 도 14는 도 15의 구조를 통해 수평 방향으로 연장되는 절단면을 나타낸다.
본 발명에서 중요한 것은 제 1 플러그(6)가 템퍼링 프로세스동안 예컨대 실리콘 질화물로 된 절연층(10)에 의해 덮임으로써, 상기 제 1 플러그가 산소 환경에서 산화되는 것이 예방된다는 점이다. 템퍼링 프로세스 이후 스페이서로서 사용되는 절연층(10)은 도핑된 다결정 실리콘으로 대체되기 위해 제거되고, 상기 다결정 실리콘은 제 1 플러그(6)에 직접 접촉되는 제 2 플러그(13)를 형성한다.
개별 프로세스 단계들이 서로 광범위하게 자기 조절됨에 따라 높은 정확성이 달성된다. 또한 메모리 커패시터를 위한 셀 면이 최대한 활용된다. 전술한 바와 같이 템퍼링 프로세스동안 제 1 플러그의 다결정 실리콘이 절연층에 의해 보호되기 때문에 배리어층은 필요하지 않다. 전술한 실시예에서 사용된 루테늄, 백금 및 텅스텐 대신, US 5 554 866에 공지된 바와 같이, 다른 재료들도 사용될 수 있다.
마지막으로 본 발명에서는 먼저 셀 플레이트 전극(예컨대 도 3 및 도 4의 루테늄층(9)과 비교)이 생성되어 망 형태의 패턴으로서 형성된다. 그런 다음 상기 부 구조에 셀 노드 단자용 콘택 홀이 에칭되고 예컨대 실리콘 질화물로 된, 스페이서로서의 절연층으로 채워진다. 따라서 고온에서 산화시키는 템퍼링이 BST에 적용될 수 있다. 그리고 나서 마지막에 예컨대 실리콘 질화물로 된 스페이서가 다결정 실리콘으로 대체된다.
Claims (6)
- 메모리 셀을 제조하는 방법으로서,제 1 평면에 배치된 적어도 하나의 선택 트랜지스터를 가진 반도체 몸체(1)상에 다결정 실리콘 층(7)을 형성하는 단계;상기 다결정 실리콘 층의 두개의 인접 구조들 사이에 공간을 형성하는 단계;상기 다결정 실리콘 층의 인접한 구조들중 하나를 제 1 실리콘 플러그(6)의 표면상에 배치하는 단계;상기 공간에 셀 플레이트 전극(9)을 형성하는 단계;다결정 실리콘 층내에 제 1 실리콘 플러그(6)의 표면까지 도달하는 트렌치를 형성하고, 상기 트렌치를 절연층으로 채우는 단계;다결정 실리콘 층을 제거하는 단계;고유전율 유전체 및 강유전성 유전체(11)중 하나와 메모리 노드 전극(12)을 가지며, 반도체 몸체내 및 각각 반도체 몸체 상부의 제 2 평면에 배치되는 메모리 캐패시터를 형성하는 단계; 및상기 절연층을 실리콘으로 대체하여 제 1 플러그에 직접 접속되는 제 2 실리콘 플러그(13)를 형성하는 단계를 포함하고, 상기 제 2 플러그는 전기적으로 메모리 노드 전극에 전기적으로 접속되고, 제 1 평면은 제 1 및 제 2 플러그를 통하여 제 2 평면에 전기적으로 접속되는 것을 특징으로 하는 메모리 셀 제조 방법.
- 제 1항에 있어서,상기 다결정 실리콘층(7)의 구조물에 측면 에지 스트-립(8)이 형성되는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,상기 셀 플레이트 전극(9)이 동형의 층(16) 및 충전제(17)로 형성되는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,상기 절연층(10)이 산화규소 또는 질소화규소 또는 질소화 산화규소로 형성되는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,상기 전극(9, 12)의 형성이 화학적 기상 증착에 의해 실행되는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,상기 전극(9, 12) 중 하나의 형성이 스퍼터링에 의해 실행되는 것을 특징으로 하는 방법.
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