KR100197762B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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KR100197762B1
KR100197762B1 KR1019950025548A KR19950025548A KR100197762B1 KR 100197762 B1 KR100197762 B1 KR 100197762B1 KR 1019950025548 A KR1019950025548 A KR 1019950025548A KR 19950025548 A KR19950025548 A KR 19950025548A KR 100197762 B1 KR100197762 B1 KR 100197762B1
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니시무로 타이죠
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Abstract

본 발명의 불휘발성 반도체기억장치는 공핍형 선택 트랜지스터에 부유게이트를 유지시키고, 또는 게이트절연막을 실질적으로 두껍게하며, 또는 게이트절연막 아래에 소스·드레인간을 연결하는 이들과 동일한 도전형의 채널층을 설치하는 등의 수단에 의해 선택 트랜지스터의 기생용량을 감소시킨다. 이 때문에 선택 게이트의 전위를 소망하는 값으로 거의 고정할 수 있기 때문에, 오동작함이 없고, 선택 트랜지스터를 고속으로 동작시키는 것이 가능하다.

Description

불휘발성 반도체기억장치
제1도는 일반적인 NAND셀형 EEPROM의 메모리셀유니트의 구성을 나타낸 평면도.
제2도는 본 발명의 NAND셀형 EEPROM의 메모리셀유니트의 구성을 나타낸 평면도.
제3도는 본 발명의 NAND셀형 EEPROM의 메모리셀유니트의 등가회로도.
제4도는 본 발명의 NAND셀형 EEPROM의 메모리셀부의 단면도에서, 제2도의 4-4선에 따른 단면도.
제5도는 본 발명의 실시예 1에 따른 NAND셀형 EEPROM의 메모리셀유니트의 단면도에서, 제2도의 5-5선에 따른 단면도.
제6도는 본 발명의 실시예 1에 따른 NAND형 EEPROM의 선택 트랜지스터의 단면도에서, 제2도의 6-6선에 따른 단면도.
제7도는 본 발명의 메모리셀유니트의 다른 구성을 나타내는 등가회로도.
제8도는 본 발명의 실시예 2에 따른 NAND형 EEPROM의 선택 트랜지스터의 단면도에서, 제2도의 6-6선에 따른 단면도.
제9도는 본 발명의 실시예 3에 따른 NAND형 EEPROM의 선택 트랜지스터의 단면도에서, 제2도의 6-6선에 따른 단면도.
제10도는 본 발명의 실시예 3에 따른 NAND형 EEPROM의 메모리셀유니트의 단면도에서, 제2도의 5-5선에 따른 단면도.
제11도는 본 발명의 실시예 4에 따른 NAND형 EEPROM의 선택 트랜지스터의 단면도에서, 제2도의 6-6선에 따른 단면도.
제12도는 본 발명의 실시예 5에 따른 NAND형 EEPROM의 선택 트랜지스터의 단면도에서, 제2도의 6-6선에 따른 단면도.
제13도는 본 발명의 실시예 6에 따른 NAND형 EEPROM의 선택 트랜지스터의 단면도에서, 제2도의 6-6선에 따른 단면도.
제14도는 본 발명의 실시예 6에 따른 NAND형 EEPROM의 메모리셀유니트의 단면도에서, 제2도의 5-5선에 따른 단면도.
제15도는 트랜치소자 분리기술을 이용한 경우의 소자형성영역의 구성을 나타내는 단면도.
제16도는 자기정함에 의해 트랜치소자 분리영역을 형성한 경우의 메모리셀유니트의 평면도.
제17도는 본 발명의 NAND형 EEPROM의 메모리셀부의 단면도에서, 제16도의 17-17선에 따른 단면도.
제18도는 본 발명의 실시예 7에 따른 NAND셀형 EEPROM의 메모리셀유니트의 단면도에서 제16도의 18-18선에 따른 단면도.
제19도는 본 발명의 실시예 7에 따른 NAND셀형 EEPROM의 선택 트랜지스터의 단면도에서 제16도의 19-19선에 따른 단면도.
제20도는 본 발명의 실시예 8에 따른 NAND셀형 EEPROM의 선택 트랜지스터의 단면도에서 제16도의 19-19선에 따른 단면도.
제21도는 본 발명의 실시예 9에 따른 NAND셀형 EEPROM의 선택 트랜지스터의 단면도에서 제16도의 19-19선에 따른 단면도.
제22도는 본 발명의 실시예 9에 따른 NAND셀형 EEPROM의 메모리셀유니트의 단면도에서 제16도의 18-18선에 따른 단면도.
제23도는 본 발명의 실시예 10에 따른 NAND셀형 EEPROM의 선택 트랜지스터의 단면도에서 제16도의 19-19선에 따른 단면도.
제24도는 본 발명의 실시예 11에 따른 NAND셀형 EEPROM의 선택 트랜지스터의 단면도에서 제16도의 19-19선에 따른 단면도.
제25도는 본 발명의 실시예 12에 따른 NAND셀형 EEPROM의 선택 트랜지스터의 단면도에서 제16도의 19-19선에 따른 단면도.
제26도(a) 내지 제26도(e)는 본 발명의 실시예 13에 따른 NAND셀형 EEPROM의 제조공정을 선택 트랜지스터의 단면도에서 단계적으로 나타낸 도면이다.
[산업상의 이용분야]
본 발명은 불휘발성 반도체기억장치에 관한 것으로, 특히 MOS트랜지스터 구조의 메모리셀을 복수개 직렬 또는 병렬로 접속하고, 더욱이 이것에 선택 게이트를 접속하여 메모리셀유니트를 구성한 불휘발성 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 전기적 데이터교환이 가능한 불휘발성 반도체기억장치(EEPROM)로서, 복수의 메모리셀을 1유니트로서 이 유니트의 1단부에 데이터선을 접속하고, 데이터선과의 콘텍트(contact)수를 감하여 고집적화를 도모한 구조의 EEPROM이 알려져 있다. 예컨대, 복수의 메모리셀을 직렬접속한 NAND셀형 EEPROM이 있다. 이 기억장치는 복수의 메모리셀을 그들의 소스, 드레인을 인접하는 것끼리에서 공용하는 형태로 직렬접속하고, 1단위로서 비트선에 접속하는 것에 의해 구성되어 있다. 메모리셀은 통상, 전하축적층으로서의 부유게이트와 셀 선택을 위한 제어게이트가 적층된 FETMOS구조를 갖춘다. 메모리셀유니트는 n기판에 형성된 p형웰내에 집적형성된다. NAND셀의 드레인측은 선택 트랜지스터를 매개로 비트선(데이터선)에 접속되고, 소스측은 역시 선택 트랜지스터를 매개로 소스선(기준전위배선)에 접속된다. 각 인접하는 복수의 메모리셀유니트의 동일 행방향에 배치되는 메모리셀의 제어게이트는 동일한 워드선에 연속적으로 접속되어 있다.
그런데, 비트선은 메모리셀유니트의 위를 절연막을 매개로 제어게이트선과 직교하는 형태로 형성된다. 고집적화에 반하는 셀의 길이가 상세화하면, 공통으로 메모리셀유니트에 접속하기 위한 비트선 콘텍트의 면적의 확보가 어렵게 될 수 있다. 그리고 워드선방향에 인접하는 복수의 메모리유니트에 동일한 비트선을 접속하고, 각각의 메모리셀유니트에 접속된 복수의 선택 트랜지스터를 사용하여 어느쪽의 메모리셀유니트를 선택하는 방법이 고안되어 있다.
제1도는 이 종류의 NAND셀형 EEPROM의 메모리셀부의 개략구성을 나타내는 평면도이고, 8개의 메모리셀(M11∼ M24)과 8개의 선택 트랜지스터(S11∼ S24)가 열에 평행 배열된 NAND셀이 나타나 있다. 도면중 참조부호 CG1∼CG4는 제어게이트선, SG1∼SG4는 선택 게이트선, 8은 상기 제어게이트선과 선택 게이트선상에 절연층을 매개로 격리하여 형성된 비트선(BL)을 각각 표시한다, 8a는 비트선(8)이 메모리셀부와 전기적으로 접속하는 비트선콘텍트부이다. 2열의 메모리셀유니트는 소자분리영역(110)에 의해 분리되어 있으며, 이 2열의 메모리셀유니트에 공통으로 접속되는 비트선은 그 콘텍트부(8a)에 있어서 충분한 콘텍트면적을 확보할 수 있다. 또한 메모리셀(M11∼ M24)에 시작된 사선은 부유게이트의 형성영역을 나타낸다.
상기 8개의 선택 트랜지스터내 S11,S14,S22,S23은 인헌스먼트타입 트랜지스터로, 또한 S12,S13,S21,S24는 공핍형 트랜지스터로 구성되고, 선택 게이트신호 어느 쪽의 열이 선택되는 것과 같이 되어 있다.
이 예에서는 각 NAND형셀열에 대하여 각각 비트선측에 2개, 소스선측에 2개의 선택 트랜지스터를 갖추고, 그 2개의 트랜지스터는 각각 인헌스먼트타입과 공핍형의 트랜지스터를 조합시킨 것이다. 이 배열은 SG1, SG2의 전압을 L, H의 소정으로 조합시켜 제어하는 것에 의해 어느 쪽의 NAND형 셀열을 선택하는 것이 가능하도록 구성되어 있다.
그러나 이 종류의 EEPROM을 고속으로 동작시키도록 하지만, 다음과 같은 문제가 생긴다. 즉, 제1도에 있어서, 예컨대 비트선의 전압을 5V로 하고, 선택 게이트선(SG1)의 전압을 0V, 선택 게이트선(SG2)의 전압을 5V로서 증가형 트랜지스터(S22)를 온시켜 우측의 NAND열을 선택했다고 가정한다. 이 때 SG1에 접속된 우측의 공핍형 트랜지스터(S21)의 채널부와 선택 게이트전극의 기생용량이 크기 때문에, 비트선전압의 5V에 커플링하여 SG1의 전압이 0V에서 상승해 버린다. 이 SG1의 전압상승에 의해 SG1에 연결되는 좌측의 증가형 트랜지스터(S11)가 온상태로 되고, 좌측의 NAND열도 선택되어 버린다. 이 때문에 안정한 고속동작이 불가능하게 된다.
이와 같은 문제는 복수의 메모리로 이루어진 유니트를 비트선에 대하여 병렬로 접속한 AND형과, DINOR형의 불휘발성 반도체기억장치에 있어서, 인접하는 유니트끼리로 비트선을 공유하는 경우에 있어서도 발생한다.
이와 같이 종래의 불휘발성 반도체기억장치에서는 선택 트랜지스터부의 커플링용량에 의해서 안정동작을 시킬 수 없고, 이것이 고속동작을 저해하는 요인이 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 선택 트랜지스터의 기생용량을 실질적으로 저감할 수 있고 보다 한층 안정동작과, 고속동작을 가능하게 하는 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 메모리셀유니트에 접속하고 있는 선택 트랜지스터의 기생용량을 저감하고, 안정한 고속동작을 실현하기 위하여 본 발명의 제1어스팩트 불휘발성 반도체기억장치는 주면을 갖춘 반도체기판과; 이 반도체기판의 상기 주면상에 형성된 복수의 메모리셀유니트; 이 복수의 메모리셀유니트의 각각의 1단에 위치하는 제1확산층의 하나를 매개로 접속되는 복수의 제1선택 트랜지스터 및; 서로에 인접하는 적어도 2개의 상기 메모리셀유니트에 상기 복수의 제1선택 트랜지스터를 각각 매개로 접속되는 데이터선을 구비하여 구성되고, 상기 각각의 메모리셀유니트는 복수의 메모리셀에 접속되어 있고, 각각의 메모리셀은, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 제1부유게이트와, 상기 제1부유게이트상에 절연적으로 형성된 제1제어게이트 및, 상기 제1부유게이트의 양측에 있어서 상기 반도체기판의 상기 주면에 형성되는 2개의 제1확산층을 갖추고, 상기 2개의 제1확산층의 적어도 하나는 서로 인접하는 상기 메모리셀에 의해 공용되고, 서로에 인접하는 상기 메모리셀에 접속되며; 상기 복수의 제1선택 트랜지스터는 제2제어게이트와 소스·드레인영역을 각각 갖추고, 서로에 인접하는 상기 제1선택 트랜지스터가 상기 소스·드레인 영역의 하나를 공용하는 것에 의해 접속되고, 상기 제2제어게이트는 복수의 선택 게이트선에 각각 접속되고, 상기 복수의 제1선택 트랜지스터의 적어도 하나는 상기 반도체기판의 상기 주면상에 절연적으로 형성된 제2부유게이트와, 상기 제2부유게이트상에 절연적으로 형성된 제2제어게이트를 갖추는 것을 특징으로 한다.
또한, 주면을 갖춘 반도체기판과; 이 반도체기판의 상기 주면상에 형성된 복수의 메모리셀유니트; 이 복수의 메모리셀유니트의 각각의 1단에 위치하는 상기 확산층의 하나를 매개로 접속되는 복수의 제1선택 트랜지스터 및; 서로에 인접하는 적어도 2개의 상기 메모리셀유니트에 상기 복수의 제1선택 트랜지스터를 각각 접속되는 데이터선을 구비하여 구성되고, 상기 각각의 메모리셀유니트는 복수의 메모리셀에 접속되어 있고, 각각의 메모리셀은, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 부유게이트와, 상기 부유게이트상에 절연적으로 형성된 제1제어게이트 및, 상기 부유게이트의 양측에 있어서 상기 반도체기판의 상기 주면에 형성되는 2개의 제1확산층을 갖추고, 상기 제1확산층의 적어도 하나는 서로 인접하는 상기 메모리셀에 의해 공용되고, 인접하는 상기 메모리셀에 접속되며; 상기 복수의 제1선택 트랜지스터는, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 게이트 절연막과, 상기 게이트절연막상에 형성된 제2제어게이트 및, 상기 제2제어게이트의 양측에 있어서 상기 반도체기판의 상기 주면상에 형성되는 소스·드레인영역, 상기 소스·드레인 영역의 적어도 하나는 서로에 인접하는 선택 트랜지스터에 의해 공용되고, 서로에 인접하는 상기 메모리셀에 접속함을 각각 갖추고, 상기 제2제어게이트는 복수의 선택 게이트선에 각각 접속되며; 적어도 하나의 상기 제1선택 트랜지스터의 상기 게이트절연막의 두께가 다른 상기 제1선택 트랜지스터의 상기 게이트절연막의 두께보다도 두껍게 형성되는 것을 특징으로 한다.
또한, 주면을 갖춘 반도체기판과; 이 반도체기판의 상기 주면상에 형성된 복수의 메모리셀유니트; 상기 복수의 메모리셀유니트의 각각의 1단에 위치하는 상기 제1확산층의 하나를 매개로 접속되는 복수의 제1선택 트랜지스터 및; 인접하는 적어도 2개의 상기 메모리셀유니트가 상기 복수의 제1선택 트랜지스터를 각각 매개로 접속되는 데이터선을 구비하여 구성되고, 상기 각각의 메모리셀유니트는 복수의 메모리셀에 접속되어 있고, 각각의 메모리셀은, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 부유게이트와, 상기 부유게이트상에 절연적으로 형성된 제1제어게이트 및, 상기 부유게이트의 양측에 있어서 상기 반도체기판의 상기 주면에 형성되는 2개의 제1확산층을 갖추고, 상기 제1확산층의 적어도 하나는 서로 인접하는 상기 메모리셀에 있어서 공용되고, 서로에 인접하는 상기 메모리셀에 접속함되며; 상기 복수의 제1선택 트랜지스터는, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 제2제어게이트 및, 상기 제2제어게이트의 양측에 있어서 상기 반도체기판의 상기 주면상에 형성되는 소스·드레인영역, 상기 소스·드레인 영역의 적어도 하나는 서로에 인접하는 상기 제1선택 트랜지스터에 있어서 공용접속되고, 서로에 인접하는 상기 메모리셀에 접속함을 각각 갖추고, 상기 제2제어게이트는 복수의 선택 게이트선에 각각 접속되고; 상기 복수의 제1선택 트랜지스터의 적어도 하나는 상기 반도체기판중에 상기 소스·드레인영역과 동일한 도전형의 제2확산층을 갖추고, 이 제2확산층은 상기 소스·드레인영역과 전기적으로 접속되는 것을 특징으로 한다.
[작용]
본 발명의 불휘발성 반도체기억장치는 공핍형 선택 트랜지스터에 부유게이트를 유지시키고, 또는 게이트절연막을 실질적으로 두껍게 하고, 또는 게이트절연막 아래에 소스·드레인간을 연결하는 이것들과 동일한 도전형의 채널층을 설치하는 등의 수단에 의해 선택 게이트전극의 기생용량을 감소시킨다. 이 때문에 선택 게이트의 전위를 소망치에 대부분 고정할 수 있기 때문에, 오동작함이 없게 되고, 선택 트랜지스터를 고속으로 동작시키는 것이 가능하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예 1을 상세히 설명한다.
본 발명의 실시예에 공통하는 메모리셀부의 개략구성 및 등가회로를 제2도 및 제3도에 나타낸다. 제2도에는 8개의 메모리셀(M11∼ M24)과 8개의 선택 트랜지스터(S11∼ S24)가 2열에 평행 배열된 NAND셀이 나타나 있다. 도면중 참조부호 CG1∼CG4는 제어게이트선, SG1∼SG4는 선택 게이트선, 108은 상기 제어게이트선과 선택 게이트선상에 절연층을 매개로 형성된 비트선(BL)을 각각 표시한다, 108a는 상기 비트선(108)과 상기 NAND셀을 접속하는 콘택트부이며, 110은 소자분리영역을 표시하고 있다.
제3도의 등가회로에 나타낸 것과 같이 선택 트랜지스터내 (S11,S14,S22,S23)는 증가형 트랜지스터이고, S12,S13,S21,S24는 공핍형 트랜지스터이다. 이들은 어느 쪽의 NAND셀열을 선택하는 용도로 제공되어 있다.
실시예 1 내지 6에 있어서, 소자분리영역(110)은 두꺼운 필드산화막에 의해 형성되어 있는 예를 나타낸다.
제4도는 제1도의 4-4선에 따른 단면도이고, 메모리셀부의 단면을 나타낸다. n형기판(101)에 설치된 p형웰(102)상부의 소자분리절연막(110)에 끼워진 영역에는 제1게이트절연막(103)이 형성되어 있으며, 그 위에 전하축적층의 부유게이트(104)와 제2게이트절연막(105), 더욱이 제어게이트(106), 층간 절연막(107)이 순차 형성되어 있다. 비트선(108)은 2열의 메모리셀을 공통으로 막도록 층간 절연막(107)의 위에 형성되어 있다. 또한 소자분리절연막(110)은 제1도의 소자분리영역(110)에 상당한다.
본 발명은 선택 트랜지스터(S11) 내지 (S14)의 구성에 특징이 있고, 이하 수예의 실시예를 통하여 설명한다.
[실시예 1]
제5도와 제6도는 본 발명의 실시예 1에 따른 NAND셀형 EEPROM을 설명하기 위한 도면으로, 각각 제2도의 5-5선, 6-6선에 따른 단면도이다.
제5도에는 n형 실리콘기판(101)에 형성된 p형웰(102)의 일부가 나타나 있다, NAND셀을 구성하는 메모리셀(M11∼ M24)은 p형웰(102)상에 제1게이트절연막을 매개로 다결정실리콘막에 의한 부유게이트(104(1041∼1044))가 형성되고, 더욱이 그 위에 제2게이트절연막을 매개로 다결정실리콘막에 의해서 제어게이트(106(1061∼1064))가 형성되고, p형웰(102)내에 형성된 n형 확산층(109)을 소스·드레인으로 가정함에 의해서 구성되어 있다. 각 메모리셀의 제어게이트(106)는 행방향으로 연속적으로 형성되어 워드선으로 이루어진다.(제2도의 CG1∼CG4). 각 메모리셀간에는 소스·드레인으로 이루어지는 상기 n형 확산층(109)이 형성되고, 소스·드레인을 인접하는 셀끼리에서 공용하는 형으로 직렬접속되어 NAND셀이 구성되어 있다.
선택 트랜지스터(S12,S13)에는 p형웰(102)상에 제1게이트절연막 보다도 두꺼운 제3게이트절연막을 매개로 다결정 실리콘막에 의해서 부유게이트(1402,1403; 전하축적층)가 형성되고, 더욱이 제4게이트절연막을 매개로 다결정 실리콘막에 의해 제어(1602,1603)가 형성되어 있다. 부유게이트(140)와 제어게이트(160)는 메모리셀부의 부유게이트(104) 및 제어게이트(106) 각각 동시에 형성된다. 부유게이트의 양측의 기판상에 형성된 n형 확산층(109)을 소스, 드레인영역으로서 트랜지스터가 형성되어 있다.
선택 트랜지스터(S11,S14)는 게이트전극으로서 p형웰(102)상에 제1게이트절연막 보다도 두꺼운 제3게이트절연막을 매개로 형성된 제어게이트(1601,1604)와 메모리셀부의 제어게이트(106)로 동시에 형성된다.
비트선콘텍트(108a)는 n형확산층(109)과 동시에 형성된 n형 확산층(109a; 비트선 확산층)에 접속되어 있다.
제6도는 제2도의 6-6선에 따른 단면도이고, n형기판(101)상의 p형웰(102)에 형성된 2개의 선택 트랜지스터가 나타나 있다. 소자분리영역(110)에서 분리된 제1게이트절연막(131)의 부분이 선택 트랜지스터의 형성영역이다. 제1게이트저연막(131)은 실리콘 열산화막(비유전율 3.9)에서 예컨대 막두께 25nm로 형성되어 있다.
도면의 좌측의 선택 트랜지스터는 공핍형이고, 제1게이트절연막(131)의 값 아래에 n-확산층(121)이 형성되어 있다. 이 트랜지스터는 더욱이 제1게이트 산화막(131)의 위에 폴리실리콘의 부유게이트(141)가 막두께 200nm로 형성되고, ONO(Oxide -Niteride-Oxide)막(비유전율 5.0)의 제2게이트산화막(151; 막두께 25nm)를 매개로 폴리실리콘의 선택 게이트전극(161)이 막두께 300nm로 형성되어 있다. 이 게이트전극(161)은 n-확산층(121)의 사이에 부유게이트(141)를 제1게이트절연막(25nm)과 제2게이트절연막(25nm)을 매개로 끼우고 있기 때문에 실질적인 게이트절연막을 우측의 트랜지스터에 비해서 약 2배로 할 수 있고, 게이트전극(161)에서 본 기생용량을 감소시킬 수 있다.
상기 n-확산층(121)은 제1게이트절연막(131) 형성전에 예컨대 AS를 농도 1×1018atoms/cm3로 이루어지도록 이온주입하여 형성되고, 소스·드레인영역(109)과 접속되어 있다. 이 결과 이 트랜지스터는 항상 온상태로 되어 있다. 이 상태는 간단한 저항으로 변하지는 않지만, 제조가 용이하기 때문에 이와 같은 트랜지스터의 형태를 채용하고 있다.
한편 우측의 트랜지스터는 증가형이고, 상기 게이트전극(161)이 계속 존재하여 제1게이트산화막(131)에 직접 접촉하고 있다. 게이트전극(161)의 위에는 층간절연막(107)이 형성되고, 더욱이 그 위에 알루미늄배선에 의해 비트선(108)이 형성되어 있다.
층간 절연막(107)은 CVD에서 형성된 SiO2막(비유전율 3.9) 또는 BPSG막이며, 그 막두께는 좌측의 공핍형 트랜지스터부에 있어서도 1000nm로 두껍게 형성되어 있다. 따라서 게이트전극(161)과 비트선(108) 그것과의 사이에 결합용량은 N+확산층(121)을 매개로 형성되는 비트선확산층(109a)과 게이트전극(161)간의 결합용량에 비해서 무시될 정도로 작다.
상기와 같은 구성을 채용한 것에 의해 비트선확산층(109a)과 선택 게이트전극(161)간의 용량은 감소하고, 용량결합에 의해서 선택 게이트의 전위의 흔들림은 제어할 수 있다. 또한 상기 실시예에서는 제1게이트확산층의 막두께를 좌우의 트랜지스터에서 동일하게 했지만, 증가형과 공핍형의 게이트산화막은 각각의 막두께로 형성하는 것도 가능하다. 또한 소스선(SL)측의 선택 트랜지스터 S13+S14의 2개씩에서는 되고, 제7도의 등가회로에 나타난 바와 같이 증가형의 트랜지스터를 하나씩을 사용할 수 있고, 메모리셀유니트의 선택은 가능하게 된다.
다음에 본 발명의 실시예를 더욱 실시예 2 내지 실시예 6으로서 설명하지만, 이들 실시예의 메모리셀부의 기본 구성은 제4도에서 나타낸 바와 같이 동일하게 되고, 선택 트랜지스터의 구성만이 다르다. 그래서 이하의 실시예에서는 선택 트랜지스터부만을 설명한다. 또한 상기 기술한 부분을 제거하고, 실시예 1과 동일한 부호로 참조한 부분은 동일한 재료, 동일한 길이, 동일한 제조방법으로 형성되어 있다.
[실시예 2]
본 발명의 실시예 2에 따른 NAND셀형 EEPROM을 제8도를 참조하여 설명한다. 제8도는 실시예 1의 제6도의 단면도에 상당하고, 제6도와 동일한 부분에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 이 실시예에서는 좌측의 공핍형 트랜지스터의 구성은 실시예 1과 동일하게 되고, 우측의 증가형 트랜지스터의 게이트전극은 공핍형 트랜지스터의 부유전극(141)과 동시에 형성된 전극(142)과 선택 게이트전극(161)을 전기적으로 접촉시켜 적층한 구조로 되어 있다. 이와 같은 구성에 의해서도 비트선(108a; 또는 비트선확산층(109a))과 선택 게이트전극(161)간의 용량은 감소하고, 용량결합에 의해서 선택 게이트의 전위의 흔들림은 제어할 수 있다.
[실시예 3]
본 발명의 실시예 3에 따른 NAND셀형 EEPROM을 제9도 및 제10도를 참조하여 설명한다. 제9도 및 제10도는 실시예 1의 제6도 및 제5도의 단면도에 각각 상당하고, 제6도 및 제5도와 동일한 부분에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 이 실시예에서는 제9도의 우측 증가형 트랜지스터의 제1게이트절연막(131)의 막두께가 25nm로 되는 것에 대해, 좌측의 공핍형 트랜지스터의 제1게이트절연막(132)은 50nm로 두껍게 형성되어 있다. 좌측의 트랜지스터의 제1게이트절연막(132)의 바로 아래에는 n-확산층(121)이 형성되어 있다. 제1게이트절연막(131,132)의 위에는 폴리실리콘의 제1게이트전극(143; 막두께 200nm)과, ONO막에 의해서 제2게이트절연막(151; 막두께 25nm) 및, 폴리실리콘의 제2게이트전극(161; 막두께 300nm)이 순차적으로 형성되어 있다. 이 제1게이트전극(143)과 제2게이트전극(161)은 나타내지 않은 장소에서 콘텍트하여 선택 게이트선으로 된다(제10도에서는 이해하기 쉽게 하도록 2개의 전극을 선으로 접속하고 있지만, 이 장소에서 접속되는 이유는 아니다). 더욱이 그 위에 CVD에 의해서 층간절연막(107; 막두께 1000nm)과, 비트선(108)을 형성하는 것에 의해, 선택 트랜지스터부가 구성된다. 이와 같은 구성에 의해 선택 게이트(161)와 n+확산층(121)간의 용량은 감소하고, 용량결합에 의해서 선택 게이트의 전위의 흔들림은 제어될 수 있다.
[실시예 4]
본 발명의 실시예 4에 따른 NAND셀형 EEPROM을 제11도를 참조하여 설명한다. 제11도는 실시예 1의 제6도의 단면도에 상당하고, 제6도와 동일한 부분에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 이 실시예는 좌측의 공핍형 트랜지스터의 게이트산화막(133)이 소자분리 절연막(막두께 500nm)으로 형성된 예를 나타낸다. 게이트절연막(133) 바로 다음의 n+확산층(121)에 의해 비트선 확산층(109a)은 메모리셀의 n형확산층(109)과 근사적으로 접속된다. 이와 같은 구성에 의해 선택 게이트(161)와 n+확산층(121)간의 용량은 감소하고, 용량결합에 의해서 선택 게이트의 전위의 흔들림은 제어할 수 있다.
[실시예 5]
다음에 본 발명의 실시예 5에 따른 NAND셀형 EEPROM을 제12도를 참조하여 설명한다. 제12도는 실시예 1의 제6도의 단면도에 상당하고, 제6도와 동일한 부분에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 이 실시예에서는 공핍형 트랜지스터의 게이트산화막(131)상에 더욱이 SiO2절연막(133)을 CVD법으로 예컨대 300nm퇴적 형성하고, 그에 의해 공핍형 선택 트랜지스터의 게이트용량을 감소시키고 있다. 이와 같은 구성에 의해 선택 게이트(161)와 n+확산층(121)간의 용량은 감소하고, 용량결합에 의해서 선택 게이트의 전위의 흔들림은 제어할 수 있다.
[실시예 6]
다음에 본 발명의 실시예 6에 따른 NAND셀형 EEPROM을 제13도 및 제14도를 참조하여 설명한다. 제13도 및 제14도는 실시예 1의 제6도 및 제5도의 단면도에 각각 상당하고, 동일한 부분에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 제13도에 있어서, 공핍형 트랜지스터의 게이트산화막(131) 아래 예컨대 100nm이하의 기판중에 n+확산층(122)이 형성되고, 게이트산화막(131) 바로 아래는 p형으로 되어 있다. n+확산층(122)은 실시예 1의 n+확산층(121)과 동일한 방법으로 형성되고, As를 예컨대 가속전위 150KeV로 이온주입하고, As농도가 예컨대 1×1018atoms/cm3으로 제어된다. 그리고 이 확산층(122)은 선택 트랜지스터의 소스·드레인영역(109)과 접속되어 있다(제14). 이것에 의해 이 공핍형 트랜지스터는 게이트전압의 여하에 구애받지 않고 항상 온상태로 된다. n+확산층(122)을 기판중에 깊게 형성하는 것으로 선택 제어 게이트(161)에서만 거리가 증대하고 소스·드레인영역(109)에 비트선 콘택트(108a)를 통하여 근사적으로 연결된 비트선(108)과 선택 게이트(161)간의 용량을 감소시킬 수 있다.
다음에 본 발명에 따른 더욱이 다른 실시예를 실시예 7내지 실시예 13으로서 설명하지만, 이들의 실시예의 메모리셀유니트의 레이아웃 및 등가회로는 제2도 및 제3도에 나타낸 것과 동일하게 된다. 단, 소자분리영역이 트랜치 아이솔레이션구성으로 되어 있으며, 결국 선택 트랜지스터의 구성에 특징이 있다.
제15도는 소자분리영역이 트랜치분리의 경우의 메모리셀의 구성을 나타낸 단면도이다. n형기판(201)에 형성된 p형웰(202)에 트랜치구조의 소자분리영역(201)이 형성되고, 제1게이트절연막(103)을 매개로 부유게이트(204)가 형성되어 있다. 더욱이 제2게이트절연막(205)을 매개로 제어게이트(206)가 형성되고, 층간절연막(207)을 매개로 비트선(208)이 형성되어 있다.
더욱이 게이트전극과 트랜치분리가 자기정합적(自己整合的)으로 형성되는 경우이다. 제16도는 이와 같은 경우의 메모리셀유니트의 평면도이다. 제2도와 거의 동일한 구성이지만 메모리셀의 부유게이트의 형성영역을 표시하는 사선부가 소자분리영역(210)에는 나타나지 않은 것이 특징이다. 도면중 참조부호 208은 비트선, 208a는 비트선콘텍트를 나타낸다.
제17도는 제16도의 17-17선에 따른 단면도이고, 메모리셀부의 단면도를 나타낸다. n형(201)에 설치된 p형웰(202) 상부의 트랜치 분리영역(210)에서 끼워진 영역에는 제1게이트절연막(203)과 그 위에 부유게이트(204)가 자기정합적으로 형성되어 있으며, 더욱이 제2게이트절연막(205)과, 더욱이 제어게이트(206) 및, 층간절연막(207)이 순차형성되어 있다. 비트선(208)은 2열의 메모리셀을 공통으로 막도록 층간 절연막(207)의 위에 형성되어 있다.
본 발명은 선택 트랜지스터의 구성에 특징이 있고, 선택 트랜지스터의 구성을 중심으로 실시예 7내지 실시예 13을 설명한다.
[실시예 7]
본 발명의 실시예 7에 따른 NAND셀형 EEPROM을 제18도 및 제19를 참조하여 설명한다.
제18도는 제16도에 있어서의 18-18선에 따른 단면도이고, N형실리콘기판(201)에 형성된 p형웰(202)의 일부가 나타나 있다. NAND셀을 구성하는 메모리셀(M11∼ M24)은 p형웰(202)상에 제1게이트절연막(203)을 매개로 다결정실리콘막에 의해서 부유게이트(204;2041∼2044)가 형성되고, 더욱이 그 위에 제2게이트절연막(205)을 매개로 다결정실리콘막에 의해서 제어게이트(206;2061∼2064)가 형성되고, p형웰(202)표면에 형성된 n형 확산층(209)을 소스·드레인영역으로 함에 의해서 구성되어 있다. 각 메모리셀의 제어게이트(206)은 행방향으로 연속적으로 형성되어 워드선으로 된다(제16도의 CG1∼CG4). 각 메모리셀간에는 소스·드레인영역으로 되는 상기 n형 확산층(209)이 형성되고, 소스·드레인영역을 인접하는 셀끼리에서 공용하는 형으로 직렬접속되어 NAND셀이 구성되어 있다.
선택 트랜지스터(S11,S14)는 p형웰(202)상에 제3게이트절연막(231)을 매개로 다결정실리콘막에 의해 제1게이트(2411,2414)가 형성되고, 그 위에 다결정실리콘막에 의해서 제2게이트(2611,2614)가 직접형성되고, 적층형의 선택게이트로 되어 있다.
선택 트랜지스터(S12,S13)는 p형웰(202)상에 제3게이트절연막(231)을 매개로 다결정실리콘막에 의해 제1게이트(2411,2414)가 형성되고, 그 위에 다결정실리콘막에 의해서 제2게이트(2612,2613)가 제4게이트절연막(251)을 매개로 형성되고, 적층형의 선택게이트로 되어 있다.
도면중 참조부호 208a는 비트선콘텍트이고, n형확산층(209a; 비트선확산층)에 접속되어 있다.
제19도는 제16도의 19-19선에 따른 단면도이고, 2개의 선택 트랜지스터가 나타나 있다. 즉, n형기판(201)에 형성된 p형웰(202)에는 트렌치아이솔레이션(210)에 의해 따라서 분리된 2개의 선택 트랜지스터가 형성되어 있다. 좌측의 트랜지스터가 공핍형 트랜지스터이고, 실리콘의 열산화막에 의해서 제1게이트절연막(231; 막두께 25nm)의 아래에는 n+확산층(221)이 형성되어 있다. 이 확산층(221)은 예컨대 AS를 농도 1×1018atoms/cm3로 되는 것과 같이 이온주입하여 형성된다. 더욱이 제1게이트절연막(231)의 위에 폴리실리콘의 부유게이트(241; 막두께 400nm)가 형성되어 있으며, 그 위에 ONO막으로 이루어진 제2게이트절연막(251; 막두께 25nm)을 매개로 폴리실리콘의 선택 게이트(261; 막두께 300nm)가 형성되어 있다.
한편 우측의 트랜지스터는 증가형 트랜지스터에서 제1게이트산화막(231)을 매개로 부유게이트(241)가 형성되어 있는 부분은 좌측의 트랜지스터와 동일하지만, 이 부유게이트(241)는 선택 게이트(261)와 직접 전기적으로 접촉하고 있다. 선택 게이트(261)의 위에는 CVD에 의해서 SiO2층간 절연막(207; 막두께 1000nm)가 형성되고, 그 위에 폴리실리콘의 비트선(208)이 2개의 트랜지스터를 막도록 형성되어 있다. 이 구성은 제8도에 나타난 실시예 2에 유사하게 되며, 실시예 2와 동일한 효과를 얻을 수 있다.
[실시예 8]
다음에 본 발명의 실시예 8에 따른 NAND셀형 EEPROM을 제20도를 참조하여 설명한다. 제20도는 실시예 7의 제19도의 단면도에 상당하고, 제19도와 동일한 부분에는 동일한 부호를 붙이고 중복하는 설명은 생략한다. 특히 기술한 부분을 제거한 제19도와 동일한 부호로 참조한 부분은 동일한 재료, 동일한 길이, 동일한 제조방법으로 형성되어 있다. 실시예의 구성은 실시예 7에 유사하지만, 우측의 선택 트랜지스터에는 부유게이트가 없고 선택 게이트(261)가 제1게이트산화막(231)의 위에 직접형성되어 있다. 이것에 의해 실시예 1과 동일한 효과를 얻을 수 있다.
[실시예 9]
다음에 본 발명의 실시예 9에 따른 NAND형 EEPROM을 제21도 및 제22도를 참조하여 설명한다. 제21도 및 제22도는 실시예 7의 제19도 및 제18도의 단면도에 각각 상당하고, 동일한 부분에는 동일한 부호를 붙이고 중복하는 설명은 생략한다. 본 실시예의 구성은 제21도의 좌측의 선택 트랜지스터에는 부유게이트가 없고, 선택 게이트(261)가 트랜치아이솔에이션용 매립절연막(예컨대 TEOS를 이용한 CVD법에 의한 SiO2막)으로 형성된 두꺼운 게이트절연막(223; 막두께 200nm)을 매개로 n+확산층(221)의 윗쪽에 형성되어 있다, 이와 같은 구성에 의해 실시예 5와 동일한 효과를 얻을 수 있다.
[실시예 10]
다음에 본 발명의 실시예 10에 따른 NAND셀형 EEPROM을 제23를 참조하여 설명한다. 제23도는 실시예 7의 제19도의 단면도에 상당하고, 제19도와 동일한 부분에는 동일한 부호를 붙이고 중복하는 설명은 생략한다. 본 실시예의 구성은 좌측의 선택 트랜지스터에는 부유게이트가 없고 선택 게이트(261)와 n+확산층(221)간에 트랜치아이솔레이션용 매립절연막으로 형성된 두꺼운 게이트절연막(210; 막두께 700nm)를 갖추고 있다. 이것에 의해 실시예 4와 동일한 효과를 얻을 수 있다.
[실시예 11]
다음에 본 발명의 실시예 11에 따른 NAND셀형 EEPROM을 제24를 참조하여 설명한다. 제24도는 실시예 7의 제19도의 단면도에 상당하고, 제19도와 동일한 부분에는 동일한 부호를 붙이고, 중복하는 설명은 생략한다. 본 실시예의 선택 트랜지스터는 부유게이트(241)와 선택 게이트(261)가 접촉한 형태로 되어 있지만, 좌측의 공핍형 트랜지스터에서는 트랜치아이솔레이션(210)으로 끼워진 채널형성영역(p형층)의 표면에서 예컨대 100nm내린 위치에 n+확산층(222)이 형성되어 있다. 이 n+확산층(222)은 제19도의 n+확산층(221)과 동일하게 형성되고, 선택 트랜지스터의 소스와 드레인 영역에 접속되어 있으며, 게이트전압의 여하에 구애받지 않고 항상 온상태로 되어 있다. 이것에 의해 실시예 6과 동일한 효과를 얻을 수 있다.
[실시예 12]
다음에 본 발명의 실시예 12에 따른 NAND셀형 EEPROM을 제25도를 참조하여 설명한다. 제25도는 실시예 7의 제19도의 단면도에 상당하고, 제19도와 동일한 부분에는 동일한 부호를 붙이고 중복하는 설명은 생략한다. 본 실시예의 선택 트랜지스터는 부유게이트(241)와 선택 게이트(261)가 접촉한 형태로 되어 있으며, 실시예 11과 유사하다. 본 실시예에서는 좌측의 공핍형 트랜지스터의 트랜치아이솔레이션(210)으로 끼워진 채널형성영역(p형층)의 측벽(側壁)에 n+층(223)이 형성되어 있다. 이 n+층(223)은 트랜치아이솔레이션용 매립절연막을 매립하기 예컨대 As를 농도 1×1018atom/cm3로 되도록 경사방향보다 트랜치벽에 이온주입함에 의해 형성된다. 또한 이 확산층(223)은 선택 트랜지스터의 소스와 드레인 영역에 접속되어 있으며, 게이트전압의 여하에 구애받지 않고 항상 온상태로 되어 있다. 이것에 의해 실시예 6과 동일한 효과를 얻을 수 있다.
[실시예 13]
다음에 본 발명의 실시예 13에 따른 NAND셀형 EEPROM을 제26도(a)-제26도(e)를 참조하고, 제조방법을 설명한다. 이 실시예에서는 제26도(e)에 나타낸 바와 같이 좌측의 공핍형 선택 트랜지스터는 두꺼운 게이트절연막(232)과 부유게이트전극(242)을 갖추고, 더욱이 게이트절연막(232) 아랫쪽의 기판중에 형성된 n+확산층(222)을 갖추고 있다.
이 선택 트랜지스터는 다음과 같이 하여 제조하여 얻는다. 즉 제26도(a)에 나타낸 바와 같이 n형기판(201)상에 형성된 p형웰(202)에 예컨대 As를 농도 1×1018atoms/cm3로 되도록 예컨대 200KeV로 선택적으로 이온주입하여 n+확산층(222)이 형성된다. 다음으로 열산화법에 의해 좌측의 트랜지스터부의 게이트절연막(232)이 막두께 50nm로 형성되고, 좌측의 트랜지스터부의 게이트절연막(331)은 막두께 20nm로, 좌측은 우측보다도 두껍게 되도록 형성된다. 그 위에 폴리실리콘막(240)이 CVD법으로 막두께 400nm로 형성된다. 계속해서 SiO2막(290)이 CVD법으로 막두께 200nm로 형성된다.
다음에 제26도(b)에 나타난 바와 같이 트랜치 소자분리부의 SiO2막(290)과, 폴리실리콘막(240), 게이트절연막(231, 232) 및, p형웰(202)의 표면의 일부가 순차에칭 제조방법으로 된다. 이것에 의해 제1게이트절연막(231, 232)과, 부유게이트(241, 242)가 형성된다. 그 후 제26도(c)에 나타난 바와 같이 p형웰(202)의 표면을 예컨대 10nm산화하여 SiO2막(233)을 형성한 후, 예컨대 TEOS SiO2막을 예컨대 1000nm퇴적하고, 그 후 엣치백하여 트랜치아이솔레이션(210)이 형성된다.
다음에 제26도(d)에 나타난 바와 같이 폴리실리콘의 부유게이트(242)상에 ONO막(251)이 산화 및 CVD법으로 약 25nm형성된다. 이 절연막(251)은 메모리셀부 전체에 형성되지만, 우측 증가형 트랜지스터부 위는 선택적으로 제거된다. 그 후 폴리실리콘(261a)이 예컨대 200nm 퇴적되고, 계속해서 예컨대 WSi막(261b)이 퇴적되며, 적층형의 선택 게이트선(261)이 형성된다.
다음에 제26도(e)에 나타난 바와 같이 SiO2층간 절연막(207)이 CVD법으로 1000nm 퇴적되고, 그 위에 비트배선(208)이 형성된다. 이 실시예에서는 공핍형 선택 트랜지스터로 이루어지는 좌측의 선택 트랜지스터는 두꺼운 게이트절연막(232)과 부유게이트전극(242)을 갖추고, 더욱이 n+확산층(222)이 게이트절연막(232)아래 깊게 형성되어 있기 때문에, 선택 게이트(261)와 비트선(208; 비트선확산층)간의 기생용량은 작게 할 수 있다. 비트선의 전위에 거의 영향을 미치지 않고 선택 트랜지스터의 전위를 소정치로 할 수 있다.
[실시예 14]
본 발명의 실시예의 메모리셀부의 등가회로를 제27도에 나타낸다. 이 제27도에는 하나의 비트선에 접속된 64개의 메모리셀(M10∼ M231)과 6개의 선택 트랜지스터(S11∼ S23)가 2열로 평행배치된 DINOR형으로 불리우는 병렬접속형 셀이 나타나 있다. W0∼ W31은 제어게이트선, ST1∼ ST3은 선택 게이트선, D0∼ Dn은 상기 제어게이트선과 선택 게이트선상에 절연층을 매개로 형성된 비트선(BL)을 각각 나타낸다.
제27도의 등가회로에 나타난 바와 같이, 선택 트랜지스터(S11,S13,S22,S23)는 증가형 트랜지스터이고, S12,S21은 공핍형 트랜지스터이다. 이들은 어느 쪽의 병렬접속셀열을 선택하는 것과 같이 제공된다.
이와 같은 병렬접속한 메모리셀에 대하여 선택 트랜지스터에 있어서도 실시예 1∼13에서 나타낸 선택 트랜지스터의 구조가 적용될 수 있다. 즉, 공핍형 트랜지스터의 S12,S21은 게이트구조를 부유게이트를 끼워넣은 구조로 한다. 게이트선 산화막을 실질적으로 두껍게 하는 N-층을 게이트 아래로 깊게하는 등으로 비트선과 선택 게이트전극간의 기생용량을 감소시킬 수 있다.
[실시예 15]
본 발명의 실시예의 메모리셀부의 등가회로를 제28도에 나타낸다. 이 제28도는 하나의 비트선에 접속된 64개의 메모리셀(M10∼ M231) 과 8개의 선택 트랜지스터(S11∼ S23)가 2열로 평행배치된 AND형으로 불리우는 병렬접속형 셀이 나타나 있다. W0∼ W31은 제어게이트선, ST1∼ ST4는 선택 게이트선, 상기 제어게이트선과 선택 게이트선상에 절연층을 매개로 형성된 비트선(BL)을 각각 나타낸다.
제28도의 등가회로에 나타난 바와 같이, 선택 트랜지스터(S11,S13,S22,S24)는 증가형 트랜지스터이고, S12,S21,S23은 공핍형 트랜지스터이다. 이들은 어느 쪽의 병렬접속셀열을 선택하는 것과 같이 제공된다.
이와 같은 병렬접속한 메모리셀에 대하여 선택 트랜지스터에 있어서도 실시예 1∼13에서 나타낸 선택 트랜지스터의 구조가 적용될 수 있다. 즉, 공핍형 트랜지스터의 S12,S14,S21,S23은 게이트구조를 부유게이트를 끼워넣은 구조로 한다. 게이트선 산화막을 실질적으로 두껍게 하는 N-층을 게이트 아래로 깊게하는 등으로 비트선과 선택 게이트전극간의 기생용량을 감소시킬 수 있다.
더욱, 본 발명은 상기 저술한 각 실시예에 한정되는 것은 아니다. 실시예에서는 NAND형, DINOR형, AND형의 EEPROM을 예로 취하여 설명하지만, 이것에 제한되지 않고 선택 게이트를 갖추는 각종의 EEPROM에 적용할 수 있다. 구체적으로는 제어게이트형의 EEPROM으로 제한되지 않고, MNOS형의 메모리셀을 이용한 NAND셀형 EEPROM에 적용할 수 있다. 더욱이 EEPROM에서는 되고 채널이온주입등에 의해 정보를 고정적으로 기록한 MOS트랜지스터를 메모리로 하는 소위 마스크롬에 있어서도 NAND구성으로 하는 경우에는 적용하는 것이 가능하다.
또한 확산층비트선을 갖추는 버철(virtual)그라운드어레이형, FACE형 셀도 적용하는 것이 가능하다. 그외에 본 발명의 요지를 이탈하지 않는 범위에서 다양하게 변형하여 실시할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 메모리셀유니트에 접속되어 있는 선택 트랜지스터의 게이트선극과 비트선간용량을 감소시킴에 의해, 선택 트랜지스터의 전위를 안정시킬 수 있고, 보다 한층 고속화, 안정동작을 가능하게 한 불휘발성 반도체기억장치를 실현하는 것이 가능하게 된다.

Claims (26)

  1. 주면을 갖춘 반도체기판과; 이 반도체기판의 상기 주면상에 형성된 복수의 메모리셀유니트; 이 복수의 메모리셀유니트의 각각의 1단에 위치하는 제1확산층의 하나를 매개로 접속되는 복수의 제1선택 트랜지스터 및; 서로에 인접하는 적어도 2개의 상기 메모리셀유니트에 상기 복수의 제1선택 트랜지스터를 각각 매개로 접속되는 데이터선을 구비하여 구성되고, 상기 각각의 메모리셀유니트는 복수의 메모리셀에 접속되어 있고, 각각의 메모리셀은, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 제1부유게이트와, 상기 제1부유게이트상에 절연적으로 형성된 제1제어게이트 및, 상기 제1부유게이트의 양측에 있어서 상기 반도체기판의 상기 주면에 형성되는 2개의 제1확산층을 갖추고, 상기 2개의 제1확산층의 적어도 하나는 서로에 인접하는 상기 메모리셀에 의해 공용되고, 서로에 인접하는 상기 메모리셀에 접속되며; 상기 복수의 제1선택 트랜지스터는 제2제어게이트와 소스·드레인영역을 각각 갖추고, 서로에 인접하는 상기 제1선택 트랜지스터가 상기 소스·드레인영역의 하나를 공용하는 것에 의해 접속되고, 상기 제2제어게이트는 복수의 선택 게이트선에 각각 접속되고, 상기 복수의 제1선택 트랜지스터의 적어도 하나는 상기 반도체기판의 상기 주면상에 절연적으로 형성된 제2부유게이트와, 상기 제2부유게이트상에 절연적으로 형성된 상기 제2제어게이트를 갖추는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 제2부유게이트와 상기 제2제어게이트가 절연적으로 접속된 상기 적어도 하나의 제1선택 트랜지스터는 상기 제1부유게이트의 아래에 있어서 상기 반도체기판의 상기 주면에 형성되고, 상기 소스·드레인 영역에 접속되는 이것들과 동일한 도전형의 제2확산층을 더욱 구비하고, 공핍형의 트랜지스터를 구성하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 직렬접속된 복수의 제1선택 트랜지스터는 하나의 공핍형의 트랜지스터와 하나의 증가형의 트랜지스터로 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제1항에 있어서, 상기 메모리셀유니트의 2개가 상기 데이터선에 커플되고, 하나의 메모리셀유니트는 제1공핍형 트랜지스터와 제1증가형 트랜지스터가 직렬접속된 상기 선택 트랜지스터를 매개로 상기 데이터선에 접속되고, 다른 메모리셀유니트는 제2증가형 트랜지스터와 제2공핍형 트랜지스터가 직렬접속된 상기 선택 트랜지스터를 매개로 상기 데이터선에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  5. 제4항에 있어서, 상기 제1공핍형 트랜지스터와 상기 제2증가형 트랜지스터가 상기 선택 게이트선의 하나에 접속되고, 상기 제2공핍형 트랜지스터와 상기 제1증가형 트랜지스터가 상기 선택 게이트선의 다른 하나에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 제1항에 있어서, 상기 데이터선에 접속되지 않은 상기 복수의 메모리셀유니트의 다른 단은 적어도 하나의 제2선택 트랜지스터를 매개로 기준전위선에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 제1항에 있어서, 메모리셀유니트는 복수의 메모리셀을 데이터선에 대하여 직렬로 접속하게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  8. 제1항에 있어서, 메모리셀유니트는 복수의 메모리셀을 데이터선에 대하여 병렬로 접속하게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  9. 제1항에 있어서, 메모리셀의 제1부유게이트와 제1선택 트랜지스터의 제2부유게이트는 동일한 층인 것을 특징으로 하는 불휘발성 반도체기억장치.
  10. 제1항에 있어서, 메모리셀의 제1제어게이트와 제1선택 트랜지스터의 제2제어게이트는 동일한 층인 것을 특징으로 하는 불휘발성 반도체기억장치.
  11. 상기 주면을 갖춘 반도체기판과; 이 반도체기판의 상기 주면상에 형성된 복수의 메모리셀유니트; 이 복수의 메모리셀유니트의 각각의 1단에 위치하는 상기 확산층의 하나를 매개로 접속되는 복수의 제1선택 트랜지스터 및; 서로에 인접하는 적어도 2개의 상기 메모리셀유니트에 상기 복수의 제1선택 트랜지스터를 각각 매개로 접속되는 데이터선을 구비하여 구성되고, 상기 각각의 메모리셀유니트는 복수의 메모리셀에 접속되어 있고, 각각의 메모리셀은, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 부유게이트와, 상기 부유게이트상에 절연적으로 형성된 제1게이트 및, 상기 부유게이트의 양측에 있어서, 상기 반도체기판의 상기 주면에 형성되는 2개의 제1확산층을 갖추고, 상기 제1확산층의 적어도 하나는 서로에 인접하는 상기 메모리셀에 의해 공용되고, 인접하는 상기 메모리셀에 접속되며; 상기 복수의 제1선택 트랜지스터는, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 게이트절연막과, 상기 게이트절연막상에 형성된 제2제어게이트 및, 상기 제2제어게이트의 양측에 있어서 상기 반도체기판의 상기 주면상에 형성되는 소스·드레인영역, 상기 소스·드레인 영역의 적어도 하나는 서로에 인접하는 선택 트랜지스터에 의해 공용되고, 서로에 인접하는 상기 메모리셀에 접속함을 각각 갖추고, 상기 제2제어게이트는 복수의 선택 게이트선에 각각 접속되며; 적어도 하나의 상기 제1선택 트랜지스터의 상기 게이트절연막의 두께가 다른 상기 제1선택 트랜지스터의 상기 게이트절연막의 두께보다도 두껍게 형성되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  12. 제11항에 있어서, 상기 제1게이트절연막이 다른 제1게이트절연막보다 두껍게 형성되는 상기 적어도 하나의 제1선택 트랜지스터는 상기 제1부유게이트의 아래에 있어서 상기 기판의 상기 주면에 형성되고, 상기 소스·드레인 영역에 접속되는 이것들과 동일한 도전형의 제2확산층을 더욱 구비하고, 공핍형의 트랜지스터를 구성하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  13. 제11항에 있어서, 상기 직렬접속된 복수의 제1선택 트랜지스터는 하나의 공핍형의 트랜지스터와 하나의 증가형의 트랜지스터로 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치.
  14. 제11항에 있어서, 상기 메모리셀유니트의 2개가 상기 데이터선에 커플되고, 하나의 메모리셀유니트는 제1공핍형 트랜지스터와 제1증가형 트랜지스터가 직렬접속된 상기 선택 트랜지스터를 매개로 상기 데이터선에 접속되고, 다른 메모리셀유니트는 제2증가형 트랜지스터와 제2공핍형 트랜지스터가 직렬접속된 상기 선택 트랜지스터를 매개로 상기 데이터선에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  15. 제14항에 있어서, 상기 제1공핍형 트랜지스터와 상기 제2증가형 트랜지스터가 상기 선택 게이트선의 하나에 접속되고, 상기 제2공핍형 트랜지스터와 상기 제1증가형 트랜지스터가 상기 선택 게이트선의 다른 하나에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체기억장치.
  16. 제11항에 있어서, 상기 데이터선에 접속되지 않는 상기 복수의 메모리셀유니트의 다른 단은 적어도 하나의 제2선택 트랜지스터를 매개로 기준전위선에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  17. 제11항에 있어서, 메모리셀유니트는 복수의 메모리셀을 데이터선에 대하여 직렬로 접속하게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  18. 제11항에 있어서, 메모리셀유니트는 복수의 메모리셀을 데이터선에 대하여 병렬로 접속하게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  19. 주면을 갖춘 반도체기판과; 이 반도체기판의 상기 주면상에 형성된 복수의 메모리셀유니트; 상기 복수의 메모리셀유니트의 각각의 1단에 위치하는 상기 제1확산층의 하나를 매개로 접속되는 복수의 제1선택 트랜지스터 및; 인접하는 적어도 2개의 상기 메모리셀유니트에 상기 복수의 제1선택 트랜지스터를 각각 매개로 접속되는 데이터선을 구비하여 구성되고, 상기 각각의 메모리셀유니트는 복수의 메모리셀에 접속되어 있고, 각각의 메모리셀은, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 부유게이트와 상기 부유게이트상에 절연적으로 형성된 제1제어게이트 및, 상기 부유게이트상의 양측에 있어서 상기 반도체기판의 상기 주면에 형성되는 2개의 제1확산층, 상기 제1확산층의 적어도 하나는 서로에 인접하는 상기 메모리셀에 의해 공용되고, 서로에 인접하는 상기 메모리셀에 접속함되며; 상기 복수의 제1선택 트랜지스터는, 상기 반도체기판의 상기 주면상에 절연적으로 형성된 제2게이트 및, 상기 제2제어게이트의 양측에 있어서 상기 반도체기판의 상기 주면상에 형성되는 소스·드레인영역, 상기 소스·드레인 영역의 적어도 하나는 서로에 인접하는 상기 제1선택 트랜지스터에 있어서 공용접속되고, 서로에 인접하는 상기 메모리셀을 접속함을 각각 갖추고, 상기 제2제어게이트는 복수의 선택 게이트선에 각각 접속되고; 상기 복수의 제1선택 트랜지스터의 적어도 하나는 상기 반도체기판중에 상기·드레인영역과 동일한 도전형의 제2확산층을 갖추고, 이 제2확산층은 상기 소스·드레인영역과 전기적으로 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  20. 제19항에 있어서, 상기 복수의 제1선택 트랜지스터의 적어도 하나는 상기 제2제어게이트의 아래에 있어서 상기 기판의 상기 주면에 형성되는 상기 소스·드레인영역은 역도전형의 층을 갖추고, 그 아래 상기 소스·드레인영역에 접속되는 이것들과 동일한 도전형의 상기 제2확산층을 갖추는 것을 특징으로 하는 불휘발성 반도체기억장치.
  21. 제19항에 있어서, 상기 직렬접속된 복수의 제1선택 트랜지스터는 하나의 공핍형의 트랜지스터와 하나의 증가형의 트랜지스터로 구성되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  22. 제19항에 있어서, 상기 메모리셀유니트의 2개가 상기 데이터선에 커플되고, 하나의 메모리셀유니트는 제1공핍형 트랜지스터와 제1증가형 트랜지스터가 직렬접속된 상기 제1선택 트랜지스터를 매개로 상기 데이터선에 접속되고, 다른 메모리셀유니트는 제2증가형 트랜지스터와 제2공핍형 트랜지스터가 직렬접속된 상기 제1선택 트랜지스터를 매개로 상기 데이터선에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  23. 제21항에 있어서, 상기 제1공핍형 트랜지스터와 상기 제2증가형 트랜지스터가 상기 선택 게이트선의 하나에 접속되고, 상기 제2공핍형 트랜지스터와 상기 제1증가형 트랜지스터가 상기 선택 게이트선의 다른 하나에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  24. 제18항에 있어서, 상기 데이터선에 접속되지 않은 상기 복수의 메모리셀유니트의 다른 단은 적어도 하나의 제2선택 트랜지스터를 매개로 기준전위선에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  25. 제19항에 있어서, 메모리셀유니트는 복수의 메모리셀을 데이터선에 대하여 직렬로 접속하게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  26. 제19항에 있어서, 메모리셀유니트는 복수의 메모리셀을 데이터선에 대하여 병렬로 접속하게 되는 것을 특징으로 하는 불휘발성 반도체기억장치.
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