JPH0395912A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 こ産業上の利用分野〕 本発明は、半導体基阪の製造方法、特にウェハを貼り合
せてＳ　Ｏ　ｒ　（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌ
ａｔｏｒ）基板を製造する方法に関する。

〔発明の概要〕

本発明は、半導体基板の製造方法において、半導体ウェ
ハ上に絶縁膜を介して低成長温度で多結晶半導体層を形
成し、この半導体ウェハを貼り合せ温度までアニールし
た後、多結晶半導体層上に別のウェハを貼り合せて半導
体ウェハを研磨することにより、貼り合せ時のグレン或
長を抑え、また多結晶半導体層へのピンホールの発生を
防止して半導体基板の高信頼性化を図ると共に、該基板
上に形成されるデバイスの歩留りをも向上させるように
したものである。

また本発明は、半導体基板の製造方法において、半導体
ウェハ上に絶縁膜を介して結晶成長核発生率の高い薄膜
を形成した後、該薄膜上に多結晶半導体層を形成し、多
結晶半導体層上に別のウェハを貼り合せて半導体ウェハ
を研磨することにょり、多結晶半導体層へのピンホール
の発生を防止して半導体基板の高信頼性化を図り、且つ
製造時間の短縮及び製造工程の簡略化を図り、さらに該
基板上に形成されるデバイスの歩留りをも向上させるよ
うにしたものである。

？従来の技術〕 近時、絶縁体上に薄膜単結晶シリコン層を形成してなる
所謂ＳＯＩ基板を用いて超ＬＳＩを作製する開発が進め
られている。各種のＳＯＩ基板の作製方法の中でも最も
結晶性が良く、特性面でも優れていると考えられるもの
に貼り合せ方式がある。

第６図は、貼り合せ方式によるＳＯ■基板の一例を示す
。第６図Ａに示すように鏡面シリコンウェハ（１）の主
面にフォトリソグラフィー技術を用いて複数の素子形成
領域（２）が凸部となるような段差が残るようにパター
ニングする。そして、その主面上に絶縁膜例えばＳｉＯ
■膜（３）を形成し、さらに段差を埋めるために全面に
平坦化用の層例えば多結？シリコン層（４）を形成し、
この多結晶シリコン層（４）の表面を平坦研磨する。次
に、第６図Ｂに示すように平坦化された多結晶シリコン
層（４）に別の鏡面シリコンウェハ（５）を貼り合せた
後、第６図Ｃに示すようにＳｉＯ■膜（３）を研磨スト
ッパーにして、シリコンウェハ（１）の裏面より研磨し
、ＳｉＯ■膜（３）で分離された膜厚ｌ０００人程度の
複数の島状シリコン薄膜即ち素子形成領域（２）を有し
たＳｏｌ基板（６）を得ている。

〔発明が解決しようとする課題〕

しかしながら、従来の半導体基板の製造方法においては
、第６図Ａで示すように多結晶シリコン層（４）に対す
る平坦研磨の際、層（４）内にビンホール（７）が多数
発生し、その後の貼り合せ工程後、上記ビンホール（７
）が気泡（８）となって残存し、その後に行われるデバ
イス作或時の高温、低圧プロセス中で上記気泡（８）が
破裂して炉の汚染や、歩留りの低下を招いた。

その原因としては、Ｓ１０２膜（３）上にＣＶＤ法によ
って多結晶シリコン層（４）を形成する際、高い或長温
度（１０００℃〜１１５０℃）で行っているため、Ｓｉ
ｎ．膜（３）上に局部的に核が生じると、その核から単
結晶の或長が急速に行われ、所望する厚みの多結晶シリ
コン層（４）をＳｉｎ，膜（３）上に形成した段階にお
いて、単結晶戊長した部分が所望の厚みよりも十数倍高
い針状結晶いわゆるホイスカ（ｌＯ）として異常或長し
（第７図参照）、第６図Ａに示すように、後工程の多結
晶シリコン層（４）に対する平坦化研磨加工において、
ホイスカ（１０）が根元から抜き取られ、その抜き取ら
れた部分がピンホール（７）になると考えられる。なお
、上記現象は、Ｓ１０２膜（３）上にごみ、異物等が付
着した場合にも発生し、ごみ、異物を核として単結晶或
長して上述の如くホイスカ（１０）となり、ビンホール
（７）発生の要因となる。

このようなホイスカ（１０）の戊長を制御する方法とし
て、先に、９５０℃以下の低い或長温度で多結晶ンリコ
ン層（４）を戊長させることにより、Ｓｉ０２膜（３）
上に核を見かけ上均一に発生せしめ局部的な核の異常戒
長を生じさせないようにしてピンホールの発生を減少せ
しめる方法を提案した。

ところで、Ｓ○工基板の製造に際しては、多結晶シリコ
ンで段差を埋め込んだ後、表面を２〜３μｍ研磨して鏡
面化した後でなければ良好な貼り合せが行えないので多
結晶シリコン層（４）の厚さは５μｍ程度が必要である
。５μｍ厚の多結晶シリコンを短時間に形成するために
は、或長温度９００℃程度でＳｉ｝Ｉ．を分解し堆積を
行ってきた。しかし、この方法ではなお、ｌウェハにつ
き１０点程の気泡破裂が高温、低圧プロセス中に起こる
ことが判明した。

本発明は、上述の点に鑑み、多結晶シリコン層へのピン
ホールの発生（従って気泡の発生）をさらに防止して半
導体基板の高信頼性化を図ると共に、デバイスの歩留り
を向上させることができる半導体基板の製造方法を提供
するものである。

〔課題を解決するための手段） 本発明の半導体基阪の製造方法は、半導体ウェハ（１）
上に絶縁膜（３）を介して低或長温度で多結晶半導体層
（４）を形成し、半導体ウェハ（１）を貼り合せ温度ま
でアニールした後、多結晶半導体層（４）上に別のウェ
ハ（５）を貼り合せて、半導体ウエ／％　（１）を研磨
する。上記低成長温度としては、９００℃よりも低温で
あり、低温であればるあほどホイスカを抑制することが
できる。但し、６００℃より低温化すると非品質に近い
状態から非晶質に移行していくので、好ましくは６５０
℃程度の低或長温度がよい。

本発明の他の半導体基板の製造方法は、半導体ウェハ（
１）上に絶縁膜（３）を介して結晶成長核発生率の高い
薄膜（１５）を形成し、この薄膜（１５）上に多結晶半
導体層（４）を形成し、多結晶半導体層（４）上に別の
ウェハ（５）を貼り合せた後、半導体ウエノ状０を研磨
する。

結晶成長核発生率の高い薄膜〈ｌ５）としては、例えば
或長温度６５０℃程度の多結晶半導体膜、或は半導体窒
化膜（Ｓｉ，Ｎ４）　　等を用い得る。また、結晶成長
核発生率の高い薄膜（１５〉を形成する工程と、薄膜（
１５）上に多結晶半導体層（４）を形成する工程とは、
同一反応炉内で連続的に行うを可とする。

〔作用〕

上述の第■の発明の製造方法によれば、絶縁膜（３）上
に多結晶半導体層（４）を形成する際に、低或長温度（
９００℃より低温、好ましくは６５０℃程度）で行うこ
とにより、絶縁膜（３）上に核が見かけ上均一に発生し
、その結果、ホイスカの発生が大幅に抑制される。なお
、低或長温度で堆積した多結晶半導体層（４）はグレン
サイズが相当小さく、その後別のウェハ（５）との貼り
合せ時の１１００℃程度の高温で容易にグレン或長が起
こり、悪影響をもたらす。

しかし、本発明では、低或長温度で多結晶半導体層（４
）を堆積した後、一旦、この半導体ウェハ（１）を貼り
合せ温度までアニールして多結晶半導体層（４）を充分
にグレン戒長させるので、その後の貼り合せ工程でのグ
レン戊長はほとんどない。従って、多結晶半導体層（４
）へのビンホールの発生量が大幅に減少し、貼り合せ後
もその貼り合せ界面に気泡として残存しなくなるため、
以後のデハイス作或プロセスでの熱処理で気泡による破
裂も無くなり、炉に対する汚染も防止できる。また貼り
合せ時に多結晶半導体層（４）のグレン戊長もないので
、貼り合せウェハに悪影響をもたらさない。その結果、
信頼性の高い半導体基板（ｌ３）の製造が可能となり、
高い歩留りでのデバイス作或が可能となる。

また、第２の発明の製造方法によれば、絶縁膜（３）上
に結晶成長核発生率の高い薄膜（１５）を形成した後、
この薄膜（１５）上に多結晶半導体層（４）を形成する
ので、薄膜（■５）上に核が多数均一に発生し、その結
果、多結晶半導体層においてホイスカの発生が大幅に抑
制される。また結晶戊長核発生率の高い薄膜（１５）上
に多結晶半導体層（４）を形成するので、多結晶半導体
層（４）の或長温度は短時間で行える例えば９００℃以
上の温度とすることができる。

さらに結晶成長核発生率の高い薄膜（１５〉の形成と、
多結晶半導体層（４）の形成を同一反応炉内で連続的に
行うときには多結晶半導体層表面への汚染が回避される
。従って、第１の発明と同様に多結晶半導体層（４）一
、のビンホールの発生が大幅に減少し、貼り合せ界面に
気泡が残存しなくなるため、その後のデバイス作成プロ
セス中での気泡の破裂もなくなり炉に対する汚染も防止
される。さらに、多結晶半導体層の堆積時間が短縮され
、且つ第１の発明のような堆積後のアニールも省略され
る。その結果、信頼性の高い半導体基板（１６）の製造
Ｔ！ｌクその製造時間の短縮、製造工程の簡略化が可能
となると共に、高い歩留りでデバイス作或が可能となる
。

？実施例〕 以下、図面を参照して本発明によるＳ○■基板の製法の
例を説明する。

第ｌ図は本発明の一実施例である。本例においては、先
ず、第１図Ａに示すように鏡面シリコンウェハ（１）の
一面にフォトリソグラフィー技術を用いて素子形成領域
（２）が凸部となるような段差で残るようにバターニン
グする。次に、段差を有するシリコンウェハ（１）の主
面上に例えば厚さ１μｍ程度の熱酸化及びＣＶＤ　（化
学気相或長）によるＳｉＯ■膜（３）を形成する。

次に、第１図Ｂに示すように、段差を埋めるためにＳｉ
ｎ２膜（３）上にＣＶＤによる多結晶シリコン層（４）
を例えば厚さ５μｍ程度堆積する。このときの多結晶シ
リコン層（４）の堆積は、或長温度６５０℃、気圧Ｑ．
５Ｔｏｒｒの低温、低圧下で行う。

次に、第ｌ図Ｃに示すように多結晶シリコン層（４）を
形成したシリコンウェハ（１）に対して後工程の貼り合
せ時の温度例えば１１００℃までアニールを施し、多結
晶シリコン層（４）のグレン或長を十分に行う。

次に、第１図Ｄに示すように多結晶シリコン層（４）の
表面を平坦研磨する。

次に、第１図已に示すように、平坦化された多結晶シリ
コン層（４）に別の鏡面シリコンウェハ（５）を直接接
合して貼り合せウェハ（１１〉となす。このとき、両ウ
ェハ（１）及び（５）は○Ｈ基を基本とした水素結合に
より自己吸着し、その後、酸素雰囲気又は窒素雰囲気中
でｌ１００℃、２時間の熱処理を行って貼り合せる。

次に、第ｌ図Ｆに示すように、一方のシリコンウェハ（
１）の裏面より研削、研磨を行い、研磨スト？パーを兼
ねるＳｉＯ■瞑（３）の表面を基準面として、この面で
研磨を止め、Ｓ１０■膜（３）で互いに絶縁分離された
シリコン薄膜からなる複数の島状の素子形成領域（２）
を形成した目的のＳ○■基板（１３）を得る。

かかるＳＯＩ基板（１３）の製法によれば、第１図Ｂで
示す工程において、ＳｉＯ■膜（３）上に多結晶シリコ
ン層（４）を形成する際、６５０℃程度の低或長温度で
行うようにしたので、多結晶シリコン層（４）の形戒時
Ｓ１０２膜（３）上に核が見かけ上均一に発生し、その
核も比較的遅く或長ずるため、核の発生量は多くなる。

その結果、多結晶シリコン層（４）は均一に戊長し、従
来のように局部的に発生した核が異常或長して多結晶シ
リコン層の層厚（約５μｍ）よりも数倍から十数倍高い
ホイスカの発生を抑制することができる。例えホイスカ
が発生したとしても、その大きさは非常に小さいもので
あるために（多結晶シリコン層（４）に埋設する程度）
、後の平坦研磨において抜き取られるということがない
。この多結晶シリコン層（４）は低或長温度で形成され
るため、グレンサイズが小さいが、次に第１図Ｃの工？
で貼り合せ温度（１１００℃）のアニール処理により多
結晶シリコン層（４）のグレン或長を行った後に、第１
図Ｅの工程で別のシリコンウェハ（５）と貼リ合せるの
で、この貼り合せ時には多結晶シリコン層（４）のグレ
ン戒長は起こらず、貼り合せウェハ（１２）に悪影響を
与えることがない。従って、ホイスカによるビンホール
の発生が大幅に減少し、貼り合せ後も気泡として残存し
なくなるため、ＳＯＩ基板（１３〉を用いたデバイス作
成のプロセス中で気泡破裂も無くなり、炉に対する汚染
も防止できる。

その結果、高信頼性のあるＳＯＩ基板（１３）を製造す
ることが可能になると共に、デバイスを高歩留りで作戊
することが可能となる。

第２図は本発明の他の実施例である。本例においては、
第２図Ａに示すように、鏡面シリコンウェハ（１）の一
生に素子形成領域（２）が凸部となるような段差で残る
ようにバターニングし、その主面上に例えば厚さ１μｍ
程度の熱酸化及びＣＶＤによるＳｉＯ■膜（３）を形成
する。

次に、第２図Ｂに示すように６５０℃程度の低或長温度
による多結晶シリコン膜、或はシリコン窒化（Ｓｉ，Ｎ
，）　　膜などの所謂シリコンの戊長核発生率の高い薄
膜（膜厚例えば１０００人程度）　（１５）を形成する
。低或長温度の多結晶シリコンの場合は前述で明らかな
ようにホイスカの発生は抑えられる。

その後、反応炉から取り出さずに、同一反応炉内で連続
的に例えば厚さ５μｍ程度の多結晶シリコン層（４）を
堆積する。このときの多結晶ンリコン層（４）は温度を
上げ、即ち従来の生産条件、例えば成長温度９００℃程
度、気圧１００Ｔｏｒｒ程度で形成する。

次に、第２図Ｃに示すように多結晶シリコン層（４）の
表面を平坦研磨する。

次に、第２図Ｄに示すように、平坦化された多結晶シリ
コン層（４）に別の鏡面シリコンウェハ（５）ヲ直接接
合して貼り合せウェハ（１２）となす。

次に、第１図已に示すように、一方のシリコンウェハ（
１）の裏面より研削、研磨を行い、Ｓｉｎ２膜（３）の
面で研磨を止め、シリコン薄膜からなる複数の島状の素
子形成領域（２）を形成した目的のＳＯＩ基板（１６〉
を得る。

かかるＳ○工基板（１６）の製法によれば、第２図Ｂの
工程において、Ｓｉｎ，膜（３）上に多結晶シリコン層
（４）を形成する際、低成長温度による多結晶シリコン
膜或はシリコン窒化膜等によるシリコン成長核発生率の
高い薄膜（ｌ５）を介して多結晶シリコン層（４）を形
成するようにしたので、薄膜ク１５）によって核が均一
に発生して多結晶シリコン層（４）は均一に戊長し、従
来のホイスカの発生を抑制することができる。従って、
第１実施例と同様にホイスカによるビンホールの発生が
大幅に減少し、貼り合せ後も気泡が残存しないので、そ
の後のデバイス作或のプロセス中での気泡破裂、それに
基づく炉内の汚染も防止できる。多結晶シリコン層（４
）は下地に戊長核発生率の高い薄膜（ｌ５）を有して均
一に或長されるので、９００℃程度の高い温度で堆積す
ることができ、第ｌ実施例に比して多結晶シリコン層（
４）の堆積時間を短縮することができる。また第ｌ実施
例のような多結晶シリコン層（４）の堆積後のアニール
処理を省略することができる。そして、薄膜（１５）の
形成と、多結晶シリコン層（４）の形成は同一反応炉内
で温度或は原料ガスと温度を切換えて連続的に行うので
、多結晶シリコン表面への汚染を避けることができる。

従って、高信頼性のあるＳ○■基板を製造することが可
能であると共に、その製造時間の短縮及び工程の簡略化
を可能にするものである。同時にデバイスを高歩留りで
作或することが可能となる。

次に、ＳＯＩ基板を用いてデバイスを作或する方法の例
を示す。貼り合せ方式のＳＯＩ基板に用いられる下地の
シリ：ンウェハは、平坦性、結晶性共に極めて良好であ
り、且つＳ○■部（所謂素子形成領域）とは結晶学的に
も独立であるから、基板濃度についても全く自由に設定
できる。従って、木例ではＩＣ（集積回路）のレイアウ
ト設計に際し、第３図に示すように貼り合せ方式のＳ○
■基板（ｌ８〉の一部に平坦化膜を含む絶縁層（２３〉
を選択除去して下地シリコン基Ｉｆｆ（２１）が露出す
る部分（２１Ａ＞　　を形成し、高速性が要求されるロ
ジック部をＳ○ＩＩ（２２＾〉　上にレイアウトし、ゲ
ッタリング等のバルクシリコン特有の技術が必要なバイ
ポーラ回路やＣＣＤセンサーを下地シリコン基板部（２
１Ａ）　　上にレイアウトする。かくすればＳＯＩ基Ｉ
Ｎ（１８）の特性を生かした混載デバイスが早期に実現
可能となる。例えば、高精細度用の２７３〜ｌ／２イン
チ光学系撮像素子では、第４図の平面図で示すように下
地ンリコン基板部（２ＬＡ）　　にＣＣＤセンサー（２
５）を形成し、Ｓｏｌ部（２２Ａ）　　にシフトレジス
タ（２６）を形成して構或することにより、超高速駆動
が可能な高精細度用の撮｛象素子が得られる。

また、従来のＮＴＳＣ方式の１７２インチ等のＣＣＤ撮
像素子においても、クロックジエネレー夕やシフトレジ
スタ回路等の周辺回路を内蔵させて１チップ化即ち撮像
素子のインテリジェント化が要寥されているが、この場
合にも第３図のＳＯＩ基板（１８）を用いて、その下地
シリコン基板部（２１Ａ）　　上にＣＣＤセンサを形成
し、Ｓ○■部（２２Ａ）　　上に周辺回路を形成するこ
とにより、この種撮１象素子のインテリジェント化を達
戊することができる。さらに、この技術はＢｉ−Ｃ！４
［］Ｓにも適用できる。即ち、例えば第５図に示すよう
にＳ○■部（２２Ａ）　　の第１の素子形成領域（２２
，）　　にｐチャンネルＭ　Ｏ　Ｓ　｝ランジスタ（２
７）を形成し、第２の素子形成領域（２２２）にｎチャ
ンネルＭＯＳ｝ランジスタ（２８）を形成し、Ａｌ配線
（３０）を施していＩＯｓ（２９）を形成し、下地シリ
コン基板部（２１Ａ）　　にコレクタ〈３ｌ）、ベース
（３２）及びエミッタ（３３）及びＡ，＆配線ク３０）
からなるパイボーラｎｐｎ　｝ランジスタ（３４）形成
することにより、Ｂ＋　　ＣＭＯＳが構或される。

この様に本例のデバイス作戊方法は、貼り合せ方式のＳ
○■基板（ｌ８）のＳ○■部（２２＾）と下地シリコン
基板部（２１Ａ）　を利用することにより、ハイブリッ
トＬＳＩが得られるものであり、例えばクロックジェネ
レー夕とシフトレジスタを内蔵したインテリジェントセ
ンサー　アナログアンプ内蔵の超高速Ａ　Ｄ／Ｄ　Ａコ
ンバータ等の作或に適用できるものである。

〔発明の効果〕

上述したように、本発明の半導体基阪の製造方法によれ
ば、半導体ウェハ上に絶縁膜を介して低或長温度で多結
晶半導体層を形成し、この半導体ウェハを貼り合せ温度
までアニールした後、多結晶半導体層上に別のウェハを
貼り合せて、半導体ウェハを研磨するようにしたことに
より、貼り合せ時のグレン或長を抑え、また多結晶半導
体層へのピンホールの発生を防止することが可能となり
、信頼性の高い半導体基板を製造することができると共
に、この基板に形成されるデバイスの歩留りを向上させ
ることができる。

また、本発明の他の半導体基板の製造方法によれば、半
導体ウェハ上に絶縁膜を介して結晶成長核発生率の高い
薄膜を形成した後、この薄膜上に多結晶半導体層を形成
し、多結晶半導体層上に別のウェハを貼り合せて半導体
ウェハを研磨するようにしたことにより、多結晶半導体
層へのビンホールの発生を防止することが可能となり、
信頼性の高い半導体基板を製造することができ、且つそ
の製造時間の短縮、製造工程の簡略化を図ることができ
る。同時にこの半導体基板に形成されるデバイスの歩留
りをも向上させることができる。

【図面の簡単な説明】

第ｌ図Ａ−Ｆは本発明の半導体基板の製法の一例の工程
図、第２図Ａ−Ｅは本発明の半導体基板の製法の他の例
の工程図、第３図は混載デバイスの作或に適用される貼
り合せ方式のＳ○■基坂の要部の断面図、第４図はその
Ｓ○■基板を用いて作威した撮像素子の概略的平面図、
第５図はそのＳ○■基板を用いて作或したＢｉ−ＣＭＯ
Ｓの要部の断面図、第６図Ａ−Ｃは従来のＳｏｌ基板の
製法例を示す工程図、第７図は従来の説明に供する断面
図である。 （１），　（５）は鏡面シリコンウェハ、（２）は素子
形成領域、（３）はＳ１０，膜、（４）は多結晶シリコ
ン層、（１５）は／リコン成長核発生率の高い薄膜、（
１３），　（１６）　　はＳＯＩ基板である。 代　　理　　人　　　　　松　　隈　　秀　　盛２一　
見テ形八領燻 ３−−・Ｓｉ（ｈ月嗅 ４　一　多ｔａｌｅシリコン，層 １３−５０１暮販 ロ （２２Ａ）一トー（２１Ａ） ク２ ２　−　＃Ｊ−形成傾域 ３・・５ｒ０２膳 ４・・疹粍晶シリコ〉１ Ｉ５　　シリコン一ｆｔ．＆核発生手ハ高い、ｌ膿Ｉ６
・・５０１基板 （２２Ａ）一←一（２１Ａ＞ Ｂｉ−ＣＭＯＳの？もｐの津’ｒ面図 第５図

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェハ上に絶縁膜を介して低成長温度で多結
   晶半導体層を形成する工程、 該半導体ウェハを貼り合せ温度までアニールする工程、 上記多結晶半導体層上に別のウェハを貼り合せる工程、 上記半導体ウェハを研磨する工程を有することを特徴と
   する半導体基板の製造方法。 ２、半導体ウェハ上に絶縁膜を介して結晶成長核発生率
   の高い薄膜を形成する工程、 該薄膜上に多結晶半導体層を形成する工程、上記多結晶
   半導体層上に別のウェハを貼り合せる工程、 上記半導体ウェハを研磨する工程を有することを特徴と
   する半導体基板の製造方法。