JPH05275429A - 接合された基板中に真性ゲッタリング・サイトを作る方法およびシリコン半導体基板中の可動性イオンを捕捉する方法 - Google Patents
接合された基板中に真性ゲッタリング・サイトを作る方法およびシリコン半導体基板中の可動性イオンを捕捉する方法Info
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【目的】 接合されたシリコン基板の中に多数の真性ゲ
ッタリング・サイトを作る方法を提供する。 【構成】 接合されたシリコン基板（２１）の中に多数
の真性ゲッタリング・サイトを作る方法を提供するもの
である。第１のシリコン基板（１０）に第１および第２
の表面（１２，１３）があるとする。第１のシリコン基
板（１０）の第１の表面（１２）には多数の核形成イオ
ン（１４）が打ち込まれる。次に第１のシリコン基板
（１０）は多数の核形成イオンから多数の核形成サイト
が生成されるように熱せられる。次に、第１の表面（２
２）を有する第２の基板（２０）が第１のシリコン基板
（１０）の第１の表面（１２）と接合される。第１のシ
リコン基板（１０）の予め定められた部分（２４）が第
１のシリコン基板（１０）の第２の表面（１３）から削
除され、これによって多数の真性ゲッタリング・サイト
をその作用域に有する薄い基板が与えられるのである
が、この薄い基板はハンドルとなる半導体基板に接合さ
れているのである。
ッタリング・サイトを作る方法を提供する。 【構成】 接合されたシリコン基板（２１）の中に多数
の真性ゲッタリング・サイトを作る方法を提供するもの
である。第１のシリコン基板（１０）に第１および第２
の表面（１２，１３）があるとする。第１のシリコン基
板（１０）の第１の表面（１２）には多数の核形成イオ
ン（１４）が打ち込まれる。次に第１のシリコン基板
（１０）は多数の核形成イオンから多数の核形成サイト
が生成されるように熱せられる。次に、第１の表面（２
２）を有する第２の基板（２０）が第１のシリコン基板
（１０）の第１の表面（１２）と接合される。第１のシ
リコン基板（１０）の予め定められた部分（２４）が第
１のシリコン基板（１０）の第２の表面（１３）から削
除され、これによって多数の真性ゲッタリング・サイト
をその作用域に有する薄い基板が与えられるのである
が、この薄い基板はハンドルとなる半導体基板に接合さ
れているのである。
Description
【０００１】
【産業上の利用分野】本発明は、一般的に半導体製品の
組立てに関し、特に接合されたウェーハ上における半導
体デバイスの組み立てに関するものである。
組立てに関し、特に接合されたウェーハ上における半導
体デバイスの組み立てに関するものである。
【０００２】
【従来の技術】従来の真性ゲッタリング法とその技術
は、接合されたウェーハを扱う場合には厳しく制限され
ていた。また、接合されたウェーハの中に真性ゲッタリ
ングを与えないと、活性ウェーハ（Ｃａｃｔｉｖｅ Ｗ
ａｔｅｒ）またはソース・ウェーハ（Ｓｏｕｒｃｅ Ｗ
ａｔｅｒ）上に作られる半導体デバイスの性能が低下す
ることは明白である。それゆえに、接合されたウェーハ
の中に使用されるソース・ウェーハや活性ウェーハに真
性ゲッターリング領域を作る方法が強く望まれていた。
は、接合されたウェーハを扱う場合には厳しく制限され
ていた。また、接合されたウェーハの中に真性ゲッタリ
ングを与えないと、活性ウェーハ（Ｃａｃｔｉｖｅ Ｗ
ａｔｅｒ）またはソース・ウェーハ（Ｓｏｕｒｃｅ Ｗ
ａｔｅｒ）上に作られる半導体デバイスの性能が低下す
ることは明白である。それゆえに、接合されたウェーハ
の中に使用されるソース・ウェーハや活性ウェーハに真
性ゲッターリング領域を作る方法が強く望まれていた。
【０００３】
【発明が解決しようとする課題】簡単に述べると、本発
明は、接合されたシリコン基板の中に多数の真性ゲッタ
ーリング・サイトを作る方法を提供するものである。
明は、接合されたシリコン基板の中に多数の真性ゲッタ
ーリング・サイトを作る方法を提供するものである。
【０００４】
【課題を解決するための手段】第１および第２の表面を
有する第１のシリコン基板を用意する。第１のシリコン
基板の第１の表面には、多数の核形成イオンが打ち込ま
れる。次に第１のシリコン基板は、多数の核形成サイト
が多数の核形成イオンから生成されるように熱せられ
る。次に、第１の表面を有する第２の基板は第１のシリ
コン基板の第１の表面に接合される。第１のシリコン基
板の予め定められた部分が第１のシリコン基板の第２の
表面から取り除かれ、それによって接合された半導体基
板の第１のシリコン基板の中に多数の真性ゲターリング
・サイトが形成される。
有する第１のシリコン基板を用意する。第１のシリコン
基板の第１の表面には、多数の核形成イオンが打ち込ま
れる。次に第１のシリコン基板は、多数の核形成サイト
が多数の核形成イオンから生成されるように熱せられ
る。次に、第１の表面を有する第２の基板は第１のシリ
コン基板の第１の表面に接合される。第１のシリコン基
板の予め定められた部分が第１のシリコン基板の第２の
表面から取り除かれ、それによって接合された半導体基
板の第１のシリコン基板の中に多数の真性ゲターリング
・サイトが形成される。
【０００５】
【実施例】図１は本発明により部分的に作られたシリコ
ン基板１０の一部を示す簡略化した断面図である。本発
明では、シリコン基板すなわちウェーハ１０が別の基板
すなわちウェーハ２０と接合したものを準備し、接合さ
れたシリコン基板に真性ゲッターリング特性を持たせる
ために、周知の一連のステップが用いられている。
ン基板１０の一部を示す簡略化した断面図である。本発
明では、シリコン基板すなわちウェーハ１０が別の基板
すなわちウェーハ２０と接合したものを準備し、接合さ
れたシリコン基板に真性ゲッターリング特性を持たせる
ために、周知の一連のステップが用いられている。
【０００６】一般に、シリコン基板１０は半導体の製造
に用いられるシリコン・ウェーハから作られ、これには
第１の表面１２と第２の表面１３とがある。典型的に
は、第１の表面１２は平滑な研磨された表面であり、第
２の表面は通常研磨されていない。
に用いられるシリコン・ウェーハから作られ、これには
第１の表面１２と第２の表面１３とがある。典型的に
は、第１の表面１２は平滑な研磨された表面であり、第
２の表面は通常研磨されていない。
【０００７】さらに、第１の表面１２は一般に、種々の
表面形成手順（例えば、酸処理，塩基処理，溶剤処理、
等）や、エピタキシャル蒸着、といったようないくつか
の異なるプロセスによって作られるということは了解さ
れているだろうが、さらにこれらの付加的なプロセスは
本発明の実施には必要のないものであることも了解され
るものとする。
表面形成手順（例えば、酸処理，塩基処理，溶剤処理、
等）や、エピタキシャル蒸着、といったようないくつか
の異なるプロセスによって作られるということは了解さ
れているだろうが、さらにこれらの付加的なプロセスは
本発明の実施には必要のないものであることも了解され
るものとする。
【０００８】一般的に、第１の表面１２には矢印１４で
示す多数のイオンが打ち込まれ、それによってシリコン
基板１０の中にイオンの豊富な区域１５が生成される。
シリコン基板１０へのイオン１４の打ち込みは当該技術
では周知の方法によって成し遂げられる。通常、いくつ
かの異なる元素、例えば、酸素，硼素，アルゴン，クリ
プトンなどの元素から出るイオンは半導体基板１０に打
ち込むことが可能である。概して、前記イオンの打ち込
み量の範囲は１立方センチメートルあたり１ｅ１５アト
ムから１ｅ１８アトム、深さは０．３ミクロンから２ミ
クロンである。本発明の好適実施例では、酸素イオンが
シリコン基板１０に打ち込まれ、量密度と深さがそれぞ
れ１立方センチメートルあたり１ｅ１７アトムおよび
０．５ミクロンとなるように調節される。プロセス・パ
ラメータはシステムによって変わり、シリコン基板１０
に打ち込まれるイオンの深さと数は具体的な適用事例に
よって変わることは理解されるであろう。
示す多数のイオンが打ち込まれ、それによってシリコン
基板１０の中にイオンの豊富な区域１５が生成される。
シリコン基板１０へのイオン１４の打ち込みは当該技術
では周知の方法によって成し遂げられる。通常、いくつ
かの異なる元素、例えば、酸素，硼素，アルゴン，クリ
プトンなどの元素から出るイオンは半導体基板１０に打
ち込むことが可能である。概して、前記イオンの打ち込
み量の範囲は１立方センチメートルあたり１ｅ１５アト
ムから１ｅ１８アトム、深さは０．３ミクロンから２ミ
クロンである。本発明の好適実施例では、酸素イオンが
シリコン基板１０に打ち込まれ、量密度と深さがそれぞ
れ１立方センチメートルあたり１ｅ１７アトムおよび
０．５ミクロンとなるように調節される。プロセス・パ
ラメータはシステムによって変わり、シリコン基板１０
に打ち込まれるイオンの深さと数は具体的な適用事例に
よって変わることは理解されるであろう。
【０００９】シリコン基板１０に一旦イオン１４が打ち
込まれ、イオンの豊富な領域１５が生成されると、シリ
コン基板１０は領域１５に打ち込まれたイオンが原子核
を形成するように熱サイクルまたは熱処理が加えられ
る。これらの原子核は徐々に拡散して合体し、領域１５
に原子核の小さなクラスタを生成する。しながら、合体
した原子核のシリコン基板１０からの拡散を許さないよ
うに、半導体ウェーハ１０の熱サイクルは注意深く調整
しなければならない。さらに、熱サイクルは領域１５に
作用するのみならず、シリコン基板の大部分に作用する
ことは理解されるであろう。シリコン基板１０内で熱サ
イクルが続くと、領域１５の原子核のクラスタのサイズ
が大きくなるので、鉄，亜鉛，クロムといった、その後
のプロセスによって生じる可動性イオンを捕捉するゲッ
タリング・サイトが生成される。
込まれ、イオンの豊富な領域１５が生成されると、シリ
コン基板１０は領域１５に打ち込まれたイオンが原子核
を形成するように熱サイクルまたは熱処理が加えられ
る。これらの原子核は徐々に拡散して合体し、領域１５
に原子核の小さなクラスタを生成する。しながら、合体
した原子核のシリコン基板１０からの拡散を許さないよ
うに、半導体ウェーハ１０の熱サイクルは注意深く調整
しなければならない。さらに、熱サイクルは領域１５に
作用するのみならず、シリコン基板の大部分に作用する
ことは理解されるであろう。シリコン基板１０内で熱サ
イクルが続くと、領域１５の原子核のクラスタのサイズ
が大きくなるので、鉄，亜鉛，クロムといった、その後
のプロセスによって生じる可動性イオンを捕捉するゲッ
タリング・サイトが生成される。
【００１０】一般的に、シリコン基板すなわちウェーハ
１０の熱サイクルは単一ステップのロセスまたは複数ス
テップのプロセスにより達成される。一例として、単一
ステップでは、シリコン基板１０はアルゴンや窒素とい
った不活性ガスの環境で、摂氏７００度から摂氏９５０
度の温度範囲と４時間から８時間の時間範囲で熱せられ
る。本発明の好適実施例では、シリコン基板１０がアル
ゴンの環境下で実質的に摂氏８２５度に調節された温度
で６時間の熱サイクルを受ける。
１０の熱サイクルは単一ステップのロセスまたは複数ス
テップのプロセスにより達成される。一例として、単一
ステップでは、シリコン基板１０はアルゴンや窒素とい
った不活性ガスの環境で、摂氏７００度から摂氏９５０
度の温度範囲と４時間から８時間の時間範囲で熱せられ
る。本発明の好適実施例では、シリコン基板１０がアル
ゴンの環境下で実質的に摂氏８２５度に調節された温度
で６時間の熱サイクルを受ける。
【００１１】一般的に、複数ステップのプロセスは２つ
のステップに分けられる。第１のステップでは、シリコ
ン基板１０がアルゴンや窒素といった不活性ガスの環境
下で摂氏７００度から摂氏１０５０度の温度範囲で４時
間から８時間の間熱せられる。しかしながら、本発明の
好適実施例では、シリコン基板１０はアルゴンの環境下
で摂氏７００度から摂氏８５０度の温度範囲で４時間か
ら６時間熱サイクルがかけられる。複数ステップのプロ
セスのうち第１のステップの期間中、区域１５に打ち込
まれた多数のイオンが核状になり小さなクラスタを生成
すると考えられている。また複数ステップのプロセスの
うちの第１のステップを利用することにより、多数の核
形成サイトが領域１５に発生し、従って改善された真性
ゲッタリングのための多数のサイトが得られるのであ
る。複数ステップのプロセスのうちの第２のステップで
は、シリコン基板すなはちウェーハ１０は、アルゴンや
窒素といった不活性な環境下で摂氏９００度から摂氏１
０５０度の温度範囲で１時間から４時間の温度サイクル
を受ける。本発明の好適実施例では、シリコン基板１０
はアルゴンの環境下で摂氏９５０度から摂氏１０００度
に調節された温度範囲で約２時間の温度サイクルを受け
る。複数ステップのプロセスの第２のステップの間、こ
の核形成クラスタは半径３０〜５０オングストロームか
ら約５００〜１０００オングストロームにまで大きさを
増し、従って伝統的な半導体プロセスによって生じる、
クロム，鉄，ニッケル，亜鉛といった拡散する不純物を
強固に捕捉するのに十分な大きさを有する核形成サイト
すなわちクラスタが多数生成される。
のステップに分けられる。第１のステップでは、シリコ
ン基板１０がアルゴンや窒素といった不活性ガスの環境
下で摂氏７００度から摂氏１０５０度の温度範囲で４時
間から８時間の間熱せられる。しかしながら、本発明の
好適実施例では、シリコン基板１０はアルゴンの環境下
で摂氏７００度から摂氏８５０度の温度範囲で４時間か
ら６時間熱サイクルがかけられる。複数ステップのプロ
セスのうち第１のステップの期間中、区域１５に打ち込
まれた多数のイオンが核状になり小さなクラスタを生成
すると考えられている。また複数ステップのプロセスの
うちの第１のステップを利用することにより、多数の核
形成サイトが領域１５に発生し、従って改善された真性
ゲッタリングのための多数のサイトが得られるのであ
る。複数ステップのプロセスのうちの第２のステップで
は、シリコン基板すなはちウェーハ１０は、アルゴンや
窒素といった不活性な環境下で摂氏９００度から摂氏１
０５０度の温度範囲で１時間から４時間の温度サイクル
を受ける。本発明の好適実施例では、シリコン基板１０
はアルゴンの環境下で摂氏９５０度から摂氏１０００度
に調節された温度範囲で約２時間の温度サイクルを受け
る。複数ステップのプロセスの第２のステップの間、こ
の核形成クラスタは半径３０〜５０オングストロームか
ら約５００〜１０００オングストロームにまで大きさを
増し、従って伝統的な半導体プロセスによって生じる、
クロム，鉄，ニッケル，亜鉛といった拡散する不純物を
強固に捕捉するのに十分な大きさを有する核形成サイト
すなわちクラスタが多数生成される。
【００１２】図２は、基板２０に接合されたシリコン基
板１０の簡略化した断面図である。シリコン基板１０は
図１で前述したように作られる。一般に、本発明の好適
実施例では、基板２０は第１の表面２２と第２の表面２
３とを有するシリコン半導体基板から成るが、炭化珪素
やガラスといったような他の基板も用いることができ
る。基板２０の第１の表面２２は通常研磨された平滑な
面であるが、基板２０の第２の表面２３は研磨されてい
ない。基板２０の表面２２はシリコン半導体基板１０と
接合するように作られるが、そのプロセスには種々の表
面形成手順（例えば、酸処理，塩基処理，溶剤処理，
等）、エピタキシャル蒸着，、酸化物蒸着，温度成長酸
化物、といった幾多のものが考えられる。さらに、前述
したプロセスが、基板２０をシリコン・ウェーハ１０に
接合するためにしばしば組み合わせて用いられる。説明
を簡単にするために、シリコン基板１０を基板２０に接
続するのに用いられる周知のプロセスについて以下に簡
単に論ずることとする。
板１０の簡略化した断面図である。シリコン基板１０は
図１で前述したように作られる。一般に、本発明の好適
実施例では、基板２０は第１の表面２２と第２の表面２
３とを有するシリコン半導体基板から成るが、炭化珪素
やガラスといったような他の基板も用いることができ
る。基板２０の第１の表面２２は通常研磨された平滑な
面であるが、基板２０の第２の表面２３は研磨されてい
ない。基板２０の表面２２はシリコン半導体基板１０と
接合するように作られるが、そのプロセスには種々の表
面形成手順（例えば、酸処理，塩基処理，溶剤処理，
等）、エピタキシャル蒸着，、酸化物蒸着，温度成長酸
化物、といった幾多のものが考えられる。さらに、前述
したプロセスが、基板２０をシリコン・ウェーハ１０に
接合するためにしばしば組み合わせて用いられる。説明
を簡単にするために、シリコン基板１０を基板２０に接
続するのに用いられる周知のプロセスについて以下に簡
単に論ずることとする。
【００１３】一般に、シリコン基板１０の表面１２およ
び基板２０の表面２２は粒子のない表面とするために浄
化される。次に表面１２と表面２２とが密着するように
合体され、従ってシリコン基板１０と基板２０との間に
空隙のない結合が得られる。合体された表面１２、２２
はここでは一本の線で表されていることがわかる。通
常、シリコン基板１０と基板２０とが一旦合体される
と、通常の熱サイクルがかけられて、シリコン基板１０
と基板２０の接合プロセスを促進させ完成させる。一般
には、たとえこの接合プロセスに使用される温度が領域
１５に若干の移動を引き起こすほどの高温であったとし
ても、時間が不十分であるため領域１５に起こる移動量
は重大な量には至らないのである。シリコン基板１０は
基板２０と強固に接合しているので、基板１０のその後
のプロセスで基板２０はハンドル基板（Ｃｈａｎｏｌｌ
ｅ Ｓｕｂｓｔｒａｔｅ）またはハンドル・ウェーハと
して利用することが可能である。
び基板２０の表面２２は粒子のない表面とするために浄
化される。次に表面１２と表面２２とが密着するように
合体され、従ってシリコン基板１０と基板２０との間に
空隙のない結合が得られる。合体された表面１２、２２
はここでは一本の線で表されていることがわかる。通
常、シリコン基板１０と基板２０とが一旦合体される
と、通常の熱サイクルがかけられて、シリコン基板１０
と基板２０の接合プロセスを促進させ完成させる。一般
には、たとえこの接合プロセスに使用される温度が領域
１５に若干の移動を引き起こすほどの高温であったとし
ても、時間が不十分であるため領域１５に起こる移動量
は重大な量には至らないのである。シリコン基板１０は
基板２０と強固に接合しているので、基板１０のその後
のプロセスで基板２０はハンドル基板（Ｃｈａｎｏｌｌ
ｅ Ｓｕｂｓｔｒａｔｅ）またはハンドル・ウェーハと
して利用することが可能である。
【００１４】さらに、第１のシリコン基板の接合プロセ
スと温度サイクルとは合併することができる。通常、シ
リコン基板１０と基板２０とは前述のごとく浄化され合
体される。接合されたシリコン基板２１に温度サイクル
をかけることは、単一ステップ・プロセスか複数ステッ
プ・プロセスかのいずれかによって行われるが、これに
より領域１５にゲッタリング・サイトを生成すると同時
にシリコン基板１０と基板２０の接合プロセスを完成さ
せるのである。
スと温度サイクルとは合併することができる。通常、シ
リコン基板１０と基板２０とは前述のごとく浄化され合
体される。接合されたシリコン基板２１に温度サイクル
をかけることは、単一ステップ・プロセスか複数ステッ
プ・プロセスかのいずれかによって行われるが、これに
より領域１５にゲッタリング・サイトを生成すると同時
にシリコン基板１０と基板２０の接合プロセスを完成さ
せるのである。
【００１５】従って、本発明では、真性ゲッタリングを
生み出す領域１５は接合面１２および２２の近くに存在
しているので、清浄で欠陥のない表面が真性ゲッタリン
グ領域１５の近傍に位置するように、シリコン基板１０
の予め定められた部分２４を除去することが可能とな
る。
生み出す領域１５は接合面１２および２２の近くに存在
しているので、清浄で欠陥のない表面が真性ゲッタリン
グ領域１５の近傍に位置するように、シリコン基板１０
の予め定められた部分２４を除去することが可能とな
る。
【００１６】通常、シリコン基板１０の予め定められた
部分２４を除去することは、研磨やラッピングといった
当該技術では周知の方法によって行われる。簡単に言え
ば、このプロセスは、製造用に単一のシリコン・ウェー
ハを作るのに用いられる化学的および機械的プロセスに
より、シリコン基板１０の表面１３からシリコンを除去
することを意味している。２０はシリコン基板１０の研
磨またはラッピング・プロセスを支持して、作業を容易
にするためのハンドル・ウェーハとして用いられる。本
発明の好適実施例では、表面１３からのシリコンの除去
は、領域１５からの距離２６が１．０ミクロン以下には
ならないような距離が得られるまで、続けられる。この
距離２６は、これから作成する半導体デバイスによって
変動するものであることは理解されるであろう。例え
ば、距離２６が１．０ミクロンよりも小さい場合、これ
から作成する半導体デバイスの電気的働きにより、半導
体デバイスの領域１５の中に隔離されているゲッタ化さ
れた不純物を引き付けることも考えられる。
部分２４を除去することは、研磨やラッピングといった
当該技術では周知の方法によって行われる。簡単に言え
ば、このプロセスは、製造用に単一のシリコン・ウェー
ハを作るのに用いられる化学的および機械的プロセスに
より、シリコン基板１０の表面１３からシリコンを除去
することを意味している。２０はシリコン基板１０の研
磨またはラッピング・プロセスを支持して、作業を容易
にするためのハンドル・ウェーハとして用いられる。本
発明の好適実施例では、表面１３からのシリコンの除去
は、領域１５からの距離２６が１．０ミクロン以下には
ならないような距離が得られるまで、続けられる。この
距離２６は、これから作成する半導体デバイスによって
変動するものであることは理解されるであろう。例え
ば、距離２６が１．０ミクロンよりも小さい場合、これ
から作成する半導体デバイスの電気的働きにより、半導
体デバイスの領域１５の中に隔離されているゲッタ化さ
れた不純物を引き付けることも考えられる。
【００１７】図３は、予め定められた部分２４を除去し
た後の接合された半導体基板２１の、単純化した断面図
である。通常、半導体基板１０の一部分を除去すること
は図２に示すように半導体基板１０を研磨することによ
って行われ、それにより図３の単純化された断面図が得
られる。
た後の接合された半導体基板２１の、単純化した断面図
である。通常、半導体基板１０の一部分を除去すること
は図２に示すように半導体基板１０を研磨することによ
って行われ、それにより図３の単純化された断面図が得
られる。
【００１８】半導体基板１０の所定の部分２４が接合さ
れたウェーハ２１から除去されると、接合されたウェー
ハ２１は、表面３１上に取付けられる半導体デバイスの
組立てに使用できる状態となる。点線で囲まれた部分３
２は、表面３１に組立てられた多数の半導体デバイスの
一つを示している。
れたウェーハ２１から除去されると、接合されたウェー
ハ２１は、表面３１上に取付けられる半導体デバイスの
組立てに使用できる状態となる。点線で囲まれた部分３
２は、表面３１に組立てられた多数の半導体デバイスの
一つを示している。
【００１９】本発明を使用することにより、半導体デバ
イスが取付けられる表面３１に真性ゲッターリングの能
力を与えるのに理想的な位置に、真性ゲッタリング領域
すなわちレイヤ１５を配置することができる。換言すれ
ば、ゲッタリング領域１５は細片となったウェーハすな
わち基板１０の作用域の近くに存在する。
イスが取付けられる表面３１に真性ゲッターリングの能
力を与えるのに理想的な位置に、真性ゲッタリング領域
すなわちレイヤ１５を配置することができる。換言すれ
ば、ゲッタリング領域１５は細片となったウェーハすな
わち基板１０の作用域の近くに存在する。
【００２０】これまでの説明により、接合されたシリコ
ン半導体基板に真性ゲッタリング領域を作るための、新
しい方法の組み合わせが述べられたことが、認められる
であろう。さらに、この方法によればプロセスによって
引き起こされる欠陥のあるゲッタリングと、半導体デバ
イスの組立て時に不可避的にもたらされる可動性イオン
による汚染を除去することが可能となる。
ン半導体基板に真性ゲッタリング領域を作るための、新
しい方法の組み合わせが述べられたことが、認められる
であろう。さらに、この方法によればプロセスによって
引き起こされる欠陥のあるゲッタリングと、半導体デバ
イスの組立て時に不可避的にもたらされる可動性イオン
による汚染を除去することが可能となる。
【図１】本発明による、シリコン半導体基板の一部分
で、製作の途中の状態を示す、簡略化した断面図。
で、製作の途中の状態を示す、簡略化した断面図。
【図２】本発明による、シリコン半導体基板ともう一つ
の基盤とが接合した、製作の途中の状態を示す簡略化し
た断面図。
の基盤とが接合した、製作の途中の状態を示す簡略化し
た断面図。
【図３】本発明による、接合されたシリコン半導体基板
の完成状態を示す、簡略化した断面図。
の完成状態を示す、簡略化した断面図。
１０ 第１のシリコン基板 １２ 第１の表面 １３ 第２の表面 １４ 核形成イオン １５ イオンの豊富な区域 ２０ 第２の基板 ２１ 接合されたシリコン基板 ２２ 第１の表面 ２３ 第２の表面 ２４ 予め定められた削除される部分 ２６ １５からの距離 ３１ 半導体デバイスが取付けられる面 ３２ 半導体デバイス
Claims (2)
- 【請求項１】接合されたシリコン基板に多数のゲッタリ
ング・サイトを作る方法であって：第１と第２の表面を
有する第１のシリコン基板を用意するステップ；第１の
シリコン基板の第１の表面に多数の核形成イオンを打ち
込むステップ；多数の核形成イオンから多数の核形成サ
イトが生成されるように第１のシリコン基板を熱するス
テップ；第２の基板を第１のシリコン基板の第１の表面
に接合するステップ；第１のシリコン基板の第２の表面
から予め定められた部分を削除し、これによって第１の
シリコン基板に多数の真性ゲッタリング・サイトを第１
のシリコン基板の作用域の近くに与えるステップ；から
成ることを特徴とする方法。 - 【請求項２】接合されたシリコン半導体基板上における
多数の半導体デバイスの組立て時に、シリコン半導体基
板中の可動性イオンを捕捉する方法であって：第１と第
２の表面を有する第１のシリコン基板を用意するステッ
プ；第１のシリコン基板の第１の表面に多数の核形成イ
オンを打ち込むステップ；第１のシリコン基板を第１の
表面で第２のシリコン基板と接合し、そこで第１のシリ
コン基板と第２のシリコン基板の接合によって第１のシ
リコン基板中に可動性イオンを捕捉するための多数の核
形成サイトを生成するステップ；第１のシリコン基板の
第１の表面から予め定められた量を削除し、それによっ
て第１のシリコン基板に、多数の半導体デバイスが組立
てられる第３の表面を作成するステップ；第１のシリコ
ン基板の第３の表面に多数の半導体デバイスを組立てる
ステップ； から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/829,657 US5229305A (en) | 1992-02-03 | 1992-02-03 | Method for making intrinsic gettering sites in bonded substrates |
| US829657 | 2001-04-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275429A true JPH05275429A (ja) | 1993-10-22 |
Family
ID=25255153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5029682A Pending JPH05275429A (ja) | 1992-02-03 | 1993-01-27 | 接合された基板中に真性ゲッタリング・サイトを作る方法およびシリコン半導体基板中の可動性イオンを捕捉する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5229305A (ja) |
| JP (1) | JPH05275429A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116038A (ja) * | 1994-10-13 | 1996-05-07 | Nec Corp | 半導体装置及びその製造方法 |
| JPH08139295A (ja) * | 1994-11-07 | 1996-05-31 | Nec Corp | Ｓｏｉ基板 |
| JP2006294957A (ja) * | 2005-04-13 | 2006-10-26 | Shin Etsu Handotai Co Ltd | 貼り合わせｓｏｉウエーハの製造方法及び貼り合わせｓｏｉウエーハ |
| JP2007109961A (ja) * | 2005-10-14 | 2007-04-26 | Shin Etsu Handotai Co Ltd | 多層ｓｏｉウエーハの製造方法及び多層ｓｏｉウエーハ |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05235312A (ja) * | 1992-02-19 | 1993-09-10 | Fujitsu Ltd | 半導体基板及びその製造方法 |
| KR100289348B1 (ko) * | 1992-05-25 | 2001-12-28 | 이데이 노부유끼 | 절연기판실리콘반도체장치와그제조방법 |
| JP2908150B2 (ja) * | 1992-11-27 | 1999-06-21 | 日本電気株式会社 | Ｓｏｉ基板構造及びその製造方法 |
| JP2786081B2 (ja) * | 1993-07-27 | 1998-08-13 | 日本電気株式会社 | Ｓｏｉ基板 |
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| US7294563B2 (en) * | 2000-08-10 | 2007-11-13 | Applied Materials, Inc. | Semiconductor on insulator vertical transistor fabrication and doping process |
| US20070042580A1 (en) * | 2000-08-10 | 2007-02-22 | Amir Al-Bayati | Ion implanted insulator material with reduced dielectric constant |
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| US7183177B2 (en) * | 2000-08-11 | 2007-02-27 | Applied Materials, Inc. | Silicon-on-insulator wafer transfer method using surface activation plasma immersion ion implantation for wafer-to-wafer adhesion enhancement |
| US7137354B2 (en) * | 2000-08-11 | 2006-11-21 | Applied Materials, Inc. | Plasma immersion ion implantation apparatus including a plasma source having low dissociation and low minimum plasma voltage |
| US20050230047A1 (en) * | 2000-08-11 | 2005-10-20 | Applied Materials, Inc. | Plasma immersion ion implantation apparatus |
| US7320734B2 (en) * | 2000-08-11 | 2008-01-22 | Applied Materials, Inc. | Plasma immersion ion implantation system including a plasma source having low dissociation and low minimum plasma voltage |
| US8507361B2 (en) | 2000-11-27 | 2013-08-13 | Soitec | Fabrication of substrates with a useful layer of monocrystalline semiconductor material |
| FR2894990B1 (fr) * | 2005-12-21 | 2008-02-22 | Soitec Silicon On Insulator | Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede |
| FR2840731B3 (fr) * | 2002-06-11 | 2004-07-30 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
| JP5088993B2 (ja) * | 2001-02-16 | 2012-12-05 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
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| WO2002086960A1 (en) * | 2001-04-20 | 2002-10-31 | Memc Electronic Materials, Inc. | Method for the preparation of a silicon wafer having stabilized oxygen precipitates |
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| FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
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| EP2058846B1 (de) * | 2006-01-20 | 2011-08-31 | Infineon Technologies Austria AG | Verfahren zur Herstellung einer n-dotierten Zone in einem Halbleiterwafer und Halbleiterbauelement |
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| JP6827442B2 (ja) * | 2018-06-14 | 2021-02-10 | 信越半導体株式会社 | 貼り合わせｓｏｉウェーハの製造方法及び貼り合わせｓｏｉウェーハ |
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|---|---|---|---|---|
| DE216138C (ja) * | ||||
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1992
- 1992-02-03 US US07/829,657 patent/US5229305A/en not_active Expired - Fee Related
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1993
- 1993-01-27 JP JP5029682A patent/JPH05275429A/ja active Pending
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Also Published As
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|---|---|
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