KR100499189B1 - 초박형 ｓｏｉ ｍｏｓ 트랜지스터 문턱 전압을 조절하는방법 - Google Patents

초박형 ｓｏｉ ｍｏｓ 트랜지스터 문턱 전압을 조절하는방법 Download PDF

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Abstract

초박형 SOI MOS 트랜지스터의 문턱 전압을 조절하는 방법은, SOI 기판을 준비하는 단계; SOI 상부 실리콘막을 10nm 내지 50nm의 두께로 박막화하는 단계; 상부 실리콘막 상에 흡수층을 형성하는 단계; 및 흡수층을 통해 상부 실리콘막 상에 이온을 주입하는 단계를 포함한다.

Description

초박형 ＳＯＩ ＭＯＳ 트랜지스터 문턱 전압을 조절하는 방법{METHOD FOR ADJUSTING ULTRA-THIN SOI MOS TRANSISTOR THRESHOLD VOLTAGES}
본 발명은 집적 회로의 문턱 전압의 조절에 관한 것으로, 보다 상세하게는, SOI 기판 상에 형성된 CMOS의 전압 조절에 관한 것이다.
SOI (silicon on insulator) 장치내의 상부 실리콘막의 균일도는 ±5nm 정도로 변화한다. 100nm 초과의 두께가 구비된 상부 실리콘막에 대한 편차는 상대적으로 작은 반면, 막이 20nm 미만이면 상부 실리콘막의 편차는 25% 정도이다. 상부 실리콘막이 얇으면, 열 산화 공정에 의해, 막 두께는 15nm 내지 25nm로 변화될 것이다. 상부 실리콘막의 두께 균일도에서의 25% 편차는 각각의 경우에 대한 문턱 조절을 어렵게 한다.
최신의 완전히 고갈된 SOI 문턱 전압의 조절 기술은, 문턱 전압이 상부 실리콘막의 두께에 따라 선형적으로 증가되도록 균일하게 분산된 도핑 밀도를 제공하는 SOI막의 균일한 도핑, 또는 상부 실리콘막 내에 일정한 양의 도펀트를 제공하기 위한 SOI로의 특정 이온의 주입이 필요하지만, 상부 실리콘막이 얇아질수록, 두께가 변화하는 상부 실리콘막 상의 총 도핑 밀도를 조절하는 것은 더욱 어려워진다. 또한, 이 기술은 SOI막 내에서의 문턱 전압을 균일하게 조절하는 것을 제공하지 못한다. 열 산화 공정을 통해 표준 SOI막을 박막화함으로써 초박형 SOI막을 획득한다. 열 산화에 의해 제거된 총 실리콘량은 SOI 웨이퍼 전체에 걸쳐 균일하다. 그 결과, 본래의 SOI막 내의 불균일도는 초박형 SOI막으로 전달된다. 만약, 본래의 SOI막이 100nm±10nm이면, 20nm로 얇아진 막은 웨이퍼에 형성된 SOI 막 두께를 20nm±10nm로 제공한다. 막 두께 편차는 10% 내지 50%로 증가하게 되고, MOS 트랜지스터의 문턱 전압 결과에 크게 영향을 미친다.
본 발명의 목적은 초박형 SOI MOS 트랜지스터 문턱 전압의 두께 의존성을 최소화 또는 제거하는 방법을 제공하는 것에 있다.
초박형 SOI MOS 트랜지스터 내의 문턱 전압을 조절하는 방법은, SOI 기판을 준비하는 단계, SOI 상부 실리콘막을 10nm 내지 50nm의 두께로 박막화하는 단계, 상부 실리콘막 상에 흡수층을 형성하는 단계, 및 흡수층을 통해 상부 실리콘막으로 이온을 주입하는 단계를 포함한다.
본 발명의 특징을 빠르게 이해할 수 있도록 하기 위해서, 본 발명의 요약 및 목적을 제공한다. 도면과 함께 본 발명의 바람직한 실시예의 다음의 상세한 설명을 참조하여 본 발명을 보다 완전하게 이해할 수 있다.
SOI 트랜지스터의 문턱 전압 VTH은 다음과 같이 표현할 수 있다.
여기서, VFP는 플랫밴드 (platband) 전압, OSUB는 SOI 웨이퍼의 매립된 산화막의 백 인터페이스 (back interface) 에서의 전하, QSI는 SOI 웨이퍼의 상부 실리콘막에서의 총 전하, CBOX는 매립된 산화막 커패시턴스, COX는 게이트 산화막 커패시턴스이다. 표면 채널 형성의 문턱에서의 표면 전위 2ΦF 는 다음과 같이 주어진다.
매립된 산화막은 약 100nm 내에 있고, CBOX는 CSI보다 매우 작고, 또한 CSUB 및 COX보다 매우 작다. 따라서, 문턱 전압은 대략적으로 다음과 같이 주어진다.
CSI>>CBOX이므로, 문턱 전압은 대략적으로 다음과 같이 주어진다.
페르미 전위 ΦF는 도핑 밀도에 대해 로그 함수적으로 증가한다. 따라서, ΦF는 SOI 웨이퍼 내의 도핑 밀도 편차에 의존하는 것으로 취급할 수 있으며, 문턱 전압의 편차는 SOI막 내의 총 전하에 대해 직선적으로 비례한다.
상기 식에 나타낸 바와 같이, 상부 실리콘막 내의 페르미 전위 및 총 전하는 트랜지스터의 문턱 전압을 제어한다. 만약 상부 실리콘막 내의 도핑 밀도를 일정하게 유지한다면, 문턱 전압은 상부 실리콘막 두께에 대해 직선적으로 증가하는 QSI에 따라 증가한다. 만약 상부 실리콘막 내의 총 전하를 일정하게 유지한다면, 상부 실리콘막의 도핑 밀도는 막 두께가 감소함에 따라 증가한다. 그 결과, 페르미 전위는 상부 실리콘막 두께가 감소함에 따라 증가한다. 따라서, 상부 실리콘막 두께가 감소하면 트랜지스터의 문턱 전압은 증가한다.
약 50nm 미만인 초박형 실리콘막의 경우, 상부 실리콘막의 총 전하를 일정하게 유지할 수 없다. 여기서 설명된 바와 같은 적절한 문턱 전압 조절을 위한 다른 방법이 필요하다.
본 발명의 방법은, CVD에 의해 SOI 상부 실리콘막 상에 형성된 산화막 또는 질화막 (이하, 흡수층) 을 통한 주입에 의해, 상부 실리콘막으로의 도핑 불순물의 이온 주입을 포함한다. 상부 실리콘막은 매우 얇기 때문에, 상부 실리콘막에 주입되는 이온을 많이 침투시켜 매립된 산화막 내에 형성한다. 그 결과, 매우 얇은 상부 실리콘부에 주입된 총 이온량은 웨이퍼의 상부 실리콘층의 두꺼운 부분에 주입된 총 이온량보다 작다. QSI는 상부 실리콘막의 두꺼운 부분에서 더 큰 반면, 상부 실리콘막의 얇은 부분의 도핑 밀도는 두꺼운 상부 실리콘막의 두께보다 더 두껍다. 상부 실리콘막의 얇은 부분의 페르미 전위 또한 실리콘막의 두꺼운 부분의 것보다 크다. 따라서, 트랜지스터의 문턱 전압은 상부 실리콘막 두께에 의존하여 감소할 것이다. 이는 도 1의 10에 전반적으로 나타나있고, A, B, 및 C는 SOI 기판 상의 상부 실리콘막의 가장 얇은 두께, 평균, 및 가장 두꺼운 부분을 각각 나타낸다. 커브 12에 의해 나타낸 제 1 이온 주입 단계 후의 상부 실리콘막의 가장 두꺼운 부분의 문턱 전압은 매우 낮아질 수 있다. 추가적으로 이온을 주입하여 적절한 문턱 전압을 제공할 수도 있다. 커브 14에 의해 나타낸 제 2 이온 주입 단계의 목적 범위는 상부 실리콘막의 가장 두꺼운 영역의 두께와 적어도 동일하다. 제 2 이온 주입 단계에서는, 상부 실리콘막의 두꺼운 영역에 대부분의 이온을 주입하여 형성하는 반면, 상부 실리콘막의 얇은 영역에는 적은 수의 이온을 주입한다.
제 1 주입 단계는, 약 1×1011cm-2 내지 1×1013cm-2의 도즈량으로 30keV 내지 60keV의 에너지 준위에서 인 이온을 주입하여, 그 결과, 상부 실리콘막 내의 이온 밀도가 약 5×1010 ions/cm2 내지 5×1013ions/cm2이 되도록 하는 것을 포함할 수 있다. 다른 제 1 주입 단계는, 약 1×1011cm-2 내지 1×1013cm-2 의 도즈량으로 3keV 내지 10keV의 에너지 준위에서 보론 이온을 주입하여, 그 결과, 상부 실리콘막 내의 이온 밀도가 약 1×1017ions/cm3 내지 5×1018ions/cm3이 되도록 하는 것을 포함할 수 있다.
제 2 주입 단계는, 약 5×109cm-2 내지 1×1013cm-2의 도즈량으로 30keV 내지 70keV의 에너지 준위에서 비소 이온을 주입하여, 그 결과, 상부 실리콘막 내의 이온 밀도가 약 0 ions/cm2 내지 5×1011ions/cm2이 되도록 하는 것을 포함할 수 있다. 다른 제 2 주입 단계는, 약 5×109cm-2 내지 1×1012cm-2의 도즈량으로 5keV 내지 15keV의 에너지 준위에서의 보론 이온을 주입하여, 그 결과, 상부 실리콘막 내의 이온 밀도가 약 1×109ions/cm2 내지 2×1010 ions/cm2이 되도록 하는 것을 포함할 수 있다.
예를 들면, 두께가 15nm 내지 25nm로 변화하는 상부 실리콘막과 20nm의 두께를 갖는 산화막의 흡수층이 주어진다면, 제 1 주입 단계는, 약 6×1013cm-2의 도즈량으로 약 6keV의 에너지 준위에서 보론 이온을 사용하여, 상부 실리콘막의 얇은 부분의 이온 밀도가 약 5.6×1012ions/cm2, 평균 두께 부분이 6×1012ions/cm 2, 상부 실리콘막의 두꺼운 부분이 6.2×1012ions/cm2이 되도록 하여도 무방하다. 제 2 이온 주입 단계는, 약 3×1010cm-2의 도즈량으로 약 14keV의 에너지 준위에서 보론 이온을 이용하여, 이온 밀도가 상부 실리콘막의 얇은 부분이 약 1.0×109ions/cm2 미만, 평균 두께부가 약 7×109ions/cm2 이고, 두꺼운 부분이 약 2×1010 ions/cm2이 되도록 하여도 무방하다.
도 2는 표준 전하 대 거리를 나타낸다. 도 2는 제 1 이온 주입 단계에 의한 상부 실리콘막 내의 총 전하를 막 두께에 따른 함수로 나타나 있다. 세로축은 표준화된 이온 총 밀도이고, 가로축은 이온 주입의 표면으로부터의 거리를 계획된 표준 편차의 단위 (dRP 또는 ΔRP (nm)) 로 나타낸 것이다. 가로축과 커브의 교차점은 계획된 범위의 위치이다. 시리즈 15 및 17에 나타난 바와 같이, 계획된 범위가 산화물 또는 질화물 마스크층보다 깊으면, 커브는 가로축의 양의 값과 교차한다. 시리즈 3 내지 11에 나타난 바와 같이, 계획된 범위가 마스크층보다 얕으면 커브는 가로축의 음의 값과 교차한다. 시리즈 13에 나타난 바와 같이, 계획된 범위가 마스크층의 두께와 동일하면 커브는 가로축의 0의 값과 교차한다. SOI 상부 실리콘막의 상부면은 SOI 내에서 0전하 (X-축) 에 있다. 예를 들면, dRP=-1에서 시리즈 3 은 X축과 교차한다. Y축은, X축 교점에서 측정된 dRP 내의 상부 실리콘막 두께 내의 총 전하량이다.
표 1은 계획된 범위 및 계획된 표준 편차에 따른 상부 실리콘막에서의 표준 전하를 기재한 것이다. 실리콘막의 가장 얇고 가장 두꺼운 두께는 각각 15nm 및 25nm이다. 게이트 산화막의 두께는 2nm인 것으로 추측된다. 매립된 산화막은 200nm의 두께인 것으로 추측된다. 상부 실리콘막의 평균 두께는 20nm이다. 상부 실리콘막의 총 전하 및 평균 전하 밀도를 표 2에 나타내었다. 또한, MOS 트랜지스터의 항복 전압을 계산하여 표 3에 나타내었다. 제 1열은 상부 실리콘막을 통한 도핑 밀도 상수 N에 대한 값을 나타낸 것이다. 제 2열은 상부 실리콘막 내의 총 전하 Q가 막 두께에 의존하는 값을 나타낸 것이다. 상부 실리콘막 내의 일정 전하의 문턱 전압 변수는 상부 실리콘막의 두께에 매우 적게 의존한다. 2×1018cm-3의 도핑 밀도를 갖는 20nm 상부 실리콘 트랜지스터의 문턱 전압은 0.2566V인 반면, 웨이퍼의 가장 두껍고 가장 얇은 상부 실리콘막 부분은 각각 0.3491V, 0.1641V이다. 문턱 전압의 편차는 약 ±92.5mV이다. 일정한 전하의 경우, 표준 두께의 트랜지스터의 문턱 전압 중 가장 두꺼운 막과 가장 얇은 막의 문턱 전압은 각각 -5.9mV, -7.6mV이다. 즉, 상부 실리콘막은 일정 전하로 구비되는 것이 바람직하지만, 실리콘막이 매우 얇을 때, 일정한 전하는 극히 낮은 에너지 이온 주입에 의해서만 실시될 수 있는데, 예를 들면, 20nm 상부 실리콘막을 이용하는 경우, 보론 이온에 대해 500eV 미만의 에너지가 필요하고, 인 이온에 대해 1keV 미만의 에너지가 필요하다. 상부 실리콘막이 20nm 두께보다 얇으면, 더 낮은 주입 에너지를 필요로 한다.
본 발명의 방법을 이용하여, 8nm의 표준 편차를 갖는 시리즈 13의 이온 주입에 대한 최상의 결과를 나타내었다. 제 1 이온 주입 단계는, 6keV 에너지 준위에서 보론 이온을 주입하거나, 또는 20keV의 에너지 준위에서 인 이온을 주입함으로써 이루어진다. 25nm, 20nm, 및 15nm의 상부 실리콘막이 구비된 트랜지스터는 계산된 문턱 전압이 각각 0.3159V, 0.3178V, 0.3174V이다. 표준 트랜지스터의 전압 중 가장 두꺼운 막과 가장 얇은 막의 문턱 전압은 각각 1.9mV, 0.4mV이며, 표 3에 굵게 기재하였다.
또한, 도 1의 14에 도시된 바와 같이, 추가적인 깊은 이온 침투에 의해 문턱 전압 균일도는 더욱 향상될 수 있다. 2.7×1010cm-2 도즈량으로 40keV의 비소로 SOI 웨이퍼에 제 2 이온 주입을 실시한다. 그 결과를 표 2 및 3의 211에 도시한다. 25nm, 20nm, 및 15nm의 상부 실리콘막이 구비된 MOS 트랜지스터의 문턱 전압은 각각 0.3190V, 0.3190V, 0.3177V이다. 제 2 이온 주입 단계는 상부 실리콘막 트랜지스터의 두꺼운 부분의 문턱 전압이 증가되도록 동작한다. 15nm 내지 25nm의 두께 변화를 갖는 SOI 웨이퍼의 문턱 전압 편차는 1.3mV이다.
본 발명의 방법에 따른 변화의 장점은 상부 실리콘막 두께를 감소시키면서 문턱 전압 조절을 증가시키는 것이다.
이와 같이, 초박형 SOI MOS 트랜지스터 문턱 전압을 조절하는 방법을 개시하였다. 이는 첨부된 청구항으로 정의된 본 발명의 범위내에서 변형 및 변화를 더욱 가할 수 있는 것으로 이해해야 할 것이다.
도 1은 SOI 장치내의 이온 밀도 대 깊이의 그래프를 나타낸다.
도 2는 상부 실리콘막 내에서의 총 전하 대 막 두께의 그래프를 나타낸다.
*도면의 주요 부분에 대한 부호의 설명*
1, 3, 5, 7, 9, 11, 13, 12, 14, 15 : 커브
10 : 그래프

Claims (20)

  1. 초박형 SOI MOS 트랜지스터의 문턱 전압을 조절하는 방법으로서,
    SOI 기판을 준비하는 단계;
    상기 SOI 상부 실리콘막을 약 10nm 내지 50nm의 두께로 박막화하는 단계;
    상기 상부 실리콘막 상에 흡수층을 형성하는 단계; 및
    상기 흡수층을 통해 상기 상부 실리콘막 내부에 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 박막화 단계는 열 산화에 의해 박막화하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 상기 흡수층 형성 단계는 실리콘 산화물 및 실리콘 질화물로 이루어진 재료의 그룹으로부터 선택된 재료의 층으로 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 주입 단계는 약 1×1011cm-2 내지 1×1013cm-2 의 도즈량으로 30keV 내지 60keV의 에너지 준위에서의 인 이온의 제 1 주입 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 상기 제 1 주입 단계는 약 5×1010 ions/cm2 내지 5×1013ions/cm2의 이온 밀도를 상기 상부 실리콘막에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서, 상기 주입 단계는 약 5×109cm-2 내지 1×1012cm-2 의 도즈량으로 30keV 내지 70keV의 에너지 준위에서의 비소 이온의 제 2 주입 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 제 2 주입 단계는 약 0 ions/cm2 내지 5×1011ions/cm2의 이온 밀도를 상기 상부 실리콘막에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 주입 단계는 약 1×1011cm-2 내지 1×1013cm-2 의 도즈량으로 3keV 내지 10keV의 에너지 준위에서의 보론 이온의 제 1 주입 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8 항에 있어서, 상기 제 1 주입 단계는 약 1×1017ions/cm3 내지 5×1018ions/cm3의 이온 밀도를 상기 상부 실리콘막에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 8 항에 있어서, 상기 주입 단계는 약 5×109cm-2 내지 1×1012cm-2 의 도즈량으로 5keV 내지 15keV의 에너지 준위에서의 보론 이온의 제 2 주입 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 제 2 주입 단계는 약 1×109ions/cm2 내지 2×1010 ions/cm2의 이온 밀도를 상기 상부 실리콘막 내에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 초박형 SOI MOS 트랜지스터의 문턱 전압을 조절하는 방법으로서,
    SOI 기판을 준비하는 단계;
    SOI 상부 실리콘막을 약 10nm 내지 50nm의 두께로 박막화하는 단계;
    상기 상부 실리콘막 상에 흡수층을 형성하는 단계로서, 실리콘 산화물 및 실리콘 질화물로 이루어진 재료의 그룹으로부터 선택된 재료의 층을 형성하는 단계를 포함하는, 상기 흡수층의 형성 단계; 및
    상기 흡수층을 통해 상기 상부 실리콘막 내부에 이온을 주입하는 단계로서, 제 1 주입 단계 및 후속의 제 2 주입 단계를 포함하는, 상기 이온 주입 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 박막화 단계는 열 산화에 의해 박막화하는 것을 특징으로 하는 방법.
  14. 제 12 항에 있어서, 상기 제 1 주입 단계는 약 1×1011cm-2 내지 1×1013cm -2의 도즈량으로 30keV 내지 60keV의 에너지 준위에서 인 이온을 주입하여, 상기 상부 실리콘막이 약 5×1010 ions/cm2 내지 5×1013ions/cm2의 이온 밀도가 되도록 하는 것을 특징으로 하는 방법.
  15. 제 12 항에 있어서, 상기 제 2 주입 단계는 약 5×109cm-2 내지 1×1012cm -2의 도즈량으로 30keV 내지 70keV의 에너지 준위에서 비소 이온을 주입하여, 상기 상부 실리콘막을 약 0 ions/cm2 내지 5×1011ions/cm2의 이온 밀도가 되도록 하는 임것을 특징으로 하는 방법.
  16. 제 12 항에 있어서, 상기 제 1 주입 단계는 약 1×1011cm-2 내지 1×1013cm-2의 도즈량으로 3keV 내지 10keV의 에너지 준위에서 보론 이온을 주입하여, 상기 상부 실리콘막을 약 1×1017ions/cm3 내지 5×1018ions/cm3의 이온 밀도가 되도록 하는 것을 특징으로 하는 방법.
  17. 제 12 항에 있어서, 상기 제 2 주입 단계는 약 5×109cm-2 내지 1×1012cm-2의 도즈량으로 5keV 내지 15keV의 에너지 준위에서 보론 이온을 주입하여, 상기 상부 실리콘막이 약 1×109ions/cm2 내지 2×1010 ions/cm2의 이온 밀도로 되도록 하는 것임을 특징으로 하는 방법.
  18. 초박형 SOI MOS 트랜지스터의 문턱 전압을 조절하는 방법으로서,
    SOI 기판을 준비하는 단계;
    SOI 상부 실리콘막을 10nm 내지 20nm의 두께로 박막화하는 단계;
    상기 상부 실리콘막 상에 흡수층을 형성하는 단계; 및
    상기 흡수층을 통해 상기 상부 실리콘막 내부에 이온을 주입하는 단계로서, 제 1 주입 단계 및 후속의 제 2 주입 단계를 포함하는, 상기 이온 주입 단계를 포함하며,
    상기 제 1 주입 단계는 인 이온으로 구성된 일 그룹의 주입된 이온으로부터 선택된 이온을 약 1×1011cm-2 내지 1×1013cm-2의 도즈량으로 30keV 내지 60keV의 에너지 준위에서 주입하여, 상기 상부 실리콘막을 약 5×1010 ions/cm2 내지 5×1013ions/cm2 의 인 이온 밀도가 되도록 하고, 보론 이온으로 구성된 일 그룹의 주입된 이온으로부터 선택된 이온을 약 1×1011cm-2 내지 1×1013cm-2의 도즈량으로 30keV 내지 10keV의 에너지 준위에서 주입하여 상기 상부 실리콘막을 약 1×1017ions/cm3 내지 5×1018ions/cm3 의 보론 이온 밀도가 되도록 하고,
    상기 제 2 주입 단계는 비소 이온으로 구성된 주입된 이온의 일 그룹으로부터 선택된 이온을 약 5×109cm-2 내지 1×1012cm-2의 도즈량으로 30keV 내지 70keV의 에너지 준위에서 주입하여 상기 상부 실리콘막이 약 0 ions/cm2 내지 5×1011ions/cm2 의 비소 이온 밀도가 되도록 하고, 보론 이온으로 구성된 일 그룹의 주입된 이온으로부터 선택된 이온을 약 5×109cm-2 내지 1×1012cm-2의 도즈량으로 5keV 내지 15keV의 에너지 준위에서 주입하여 상기 상부 실리콘막이 약 1×109ions/cm2 내지 2×1010 ions/cm2 의 보론 이온 밀도가 되도록 하는 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 실리콘 산화물 및 실리콘 질화물로 구성된 재료 그룹으로부터 선택된 재료의 층을 형성하는 단계를 포함하는 방법.
  20. 제 18 항에 있어서, 상기 박막화 단계는 열 산화에 의해 박막화하는 것을 특징으로 하는 방법.
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