KR960026118A - 바이어스 방법에 의해 형성된 두께가 매우 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼의 제작방법 및 그 구조 - Google Patents

바이어스 방법에 의해 형성된 두께가 매우 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼의 제작방법 및 그 구조 Download PDF

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Abstract

본 발명은 고집적회로 제작을 위한 에스-오-아이(SOI:Silicon-On-Insulator)웨이퍼에 관한 것으로, 특히 단결정 실리콘 박막의 두께가 매우 정확하고 얇게 조절되면서 평면적으로 균일하게 형성되도록 하는 에스-오-아이 웨이퍼의 제작방법 및 그 구조에 관한 것이다.
본 발명의 목적은 접합 웨이퍼 또는 기존의 에스-오-아이 웨이퍼에 앞으로 설명할 바이어스 방법을 적용하므로써 양질의 두꺼운 매몰산화막이 형성되고 계면특성이 우수하면서도 매우 얇은 양질의 단결정 실리콘 박막이 균일하게 형성될 수 있는 에스-오-아이 웨이퍼의 제작방법 및 그 구조를 제공하는 것이다.
상기 목적을 달성하기 위한 실시예에 따른 본 발명의 에스-오-아이 웨이퍼 제작방법은, 아무런 처리가 되어있지 않은 실리콘 웨이퍼와 산화막이 형성되어 있는 실리콘 웨이퍼를 접합하는 단계; 접합된 상기 웨이퍼의 산화막이 형성되어 있는 기판부를 기계적 연마 또는 화학적 식각에 의하여 수십 마크론 두께 이하의 실리콘막만남기고 제거하여 접합 웨이퍼를 제작하는 단계; 상기 웨이퍼 상의 실리콘막에만 염기성 실리콘 식각액이 접촉하도록 하고 식각액이 양극, 그리고 기판부가 음극이 되도록 바이어스를 가하여 상기 실리콘막을 매우 얇고 균일하게 처리하는 것으로 이루어진 바이어스 방법을 적용하는 단계; 그리고 상기 웨이퍼에 원하는 두께의 에피 실리콘을 성장시킴으로써 균일한 두께의 단결정 실리콘 박막을 갖는 에스-오 아이 웨이퍼를 제작하는 단계로 구성된다.
또, 다른 실시예에 따른 본 발명의 에스-오-아이 웨이퍼 제작방법은, 기존의 에스-오-아이 웨이퍼상의 실리콘 박막에만 염기성 실리콘 식각액이 접촉하도록 하고 식각액이 양극 그리고 기판부가 음극이 되도록 바이어스를 가하여 상기 실리콘 박막을 매우 얇고 균일하게 처리하는 것으로 이루어진 바이어스 방법을 적용하는 단계; 그리고 상기 웨이퍼에 원하는 두께의 에피 실리콘을 성장시킴으로써 균일한 두께의 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼를 제작하는 단계로 구성된다.

Description

바이어스 방법에 의해 형성된 두께가 매우 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼의 제작방법 및 구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 접합 방식에 바이어스 방법을 적용하여 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼를 제작하는 공정의 단면도.

Claims (20)

  1. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서,원통형 테프론 용기(21)에 에스-오-아이 웨이퍼의 단결정 실리콘 막이 테프론 용기의 내부로 향하도록 밀착시키는 단계; 테프론 용기에 염기성 실리콘 식각액(23)을 채워 넣는 단계; 및 상기 염기성 실리콘 식각액이 양극, 에스-오-아이 웨이퍼의 기판부가 음극이 되도록 바이어스를 가함으로써 에스-오-아이 웨이퍼의 실리콘 막을 정공이 충전된 충만을 남기고 식각하는 단계로 구성되는 것을 특징으로 하는 바이어스 방법.
  2. 제1항에 있어서, 상기 염기성 실리콘 식각액은 KOH 수용액 또는 에틸렌다이아민; 파이로카테콜;물의 혼합용액인 것을 특징으로 하는 바이어스 방법.
  3. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 제1항의 방법에 의하여 형성된 에스-오-아이 웨이퍼의 실리콘 박막의 두께가 20 나노미터 이하인 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  4. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서. 제1항의 방법에 의해 제작된 에스-오-아이 웨이퍼에 에피 실리콘을 성장시킴으로써 일정 두께의 실리콘 박막을 형성하는 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  5. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 아무런 처리가 되어 있지 않은 하부 실리콘 웨이퍼(1)와 산화막(3)이 형성된 상부 실리콘 웨이퍼(2)를 접합하는 단계; 상기 접합된 웨이퍼의 상부 기판부(4)를 기계적 연마 또는 화학적 식각에 의하여 수십 미크론의 두께 이하의 실리콘막(10)만 남기고 제거하여 에스-오-아이 웨이퍼 구조를 형성하는 단계; 상기 웨이퍼의 가장자리 부분의 실리콘막을 링 형태로 제거하여 링 형태로 노출된 매몰산화막(14)을 형성하는 단게; 및 제2도의 장치를 이용하여 상기 실리콘막(13)에만 염기성 실리콘 식각액이 접촉하도록 하고 염기성 실리콘 식각액이 양극 그리고 기판부(11)가 음극이 되도록 바이어스를 가하여 상기 실리콘막을 식각하여 매우 얇고 균일한 두께를 갖는 단결정 실리콘 박막(15)을 형성하는 단계로 구성되는 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  6. 제5항에 있어서, 상기 링 형태로 노출된 매몰산화막의 폭은 500 미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  7. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 제5항의 방법에 의해 제작된 기판에 일정두께의 에피 실리콘층을 형성함으로써 균일한 두께를 갖는 단결정 실리콘박막(16)을 형성하는 단계로 구성되는 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  8. 바이어스 방법에 의해, 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 에스-오-아이 웨이퍼의 가장자리 부분의 실리콘막을 링 형태로 제거하여 링 형태로 노출된 매몰산화막(34)을 형성하는 단계; 및 제2도의 장치를 이용하여 상기 실리콘막(33)에만 염기성 실리콘 식각액이 접촉하도록 하고 염기성 실리콘 식각액이 양극 그리고 기판부(31)가 음극이 되도록 바이어스를 가하여 상기 실리콘막을 식각하여 매우 얇고 균일한 두께를 갖는 단결정 실리콘박막(35)을 형성하는 단계로 구성된 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  9. 제8항에 있어서, 상기 링 형태로 노출된 매몰산화막의 폭은 500 미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  10. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 제8항의 방법에 의해 제작된 기판에 일정두께의 에피 실리콘층을 형성함으로써 균일한 두께를 갖는 단결정 실리콘박막(36)을 형성하는 단계로 구성되는 것을 특징으로 하는 에스-오-아이 웨이퍼의 제작방법.
  11. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 에스-오-아이 웨이퍼의 가장자리의 실리콘박막이 링 형태로 제거되어 링 형태로 노출된 매몰산화막(19,34)이 형성되는 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  12. 제11항에 있어서, 상기 링 형태로 노출된 매몰산화막의 폭은 500 미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  13. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 에스-오-아이 웨이퍼의 가장자리에는 링 형태의 다결정 실리콘막(17,37)이 형성되어 있고 그 내부에는 단결정 실리콘박막(16,36)이 형성되어 있는 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  14. 제11항에 있어서, 상기 링 형태의 다결정 실리콘 막막의 폭은 500 미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  15. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 에스-오-아이 웨이퍼의 가장자리의 실리콘박막과 매몰산화막이 링 형태로 제거되어 상기 웨이퍼의 가장자리에 링 형태로 노출된 기판부(49)가 형성된 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  16. 제15항에 있어서, 상기 링 형태로 노출된 기판부의 폭은 500미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  17. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 에스-오-아이 웨이퍼의 가장자리에서 매몰산화막(52)이 링 형태로 제거되어 있고 상기 매몰산화막이 실리콘박막(56), 기판부(51), 그리고 매몰산화막 모서리의 실리콘(59)에 의하여 밀봉된 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  18. 제17항에 있어서, 상기 링 형태로 노출된 매몰산화막의 폭은 500 미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  19. 바이어스 방법에 의해 형성된 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼에 있어서, 에스-오-아이 웨이퍼의 가장자리에서 링 형태로 돌출된 단결정 실리콘 박막(69)이 형성되어 있는 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
  20. 제19항에 있어서, 상기 링 형태로 돌출된 실리콘박막의 폭은 500 미크론에서 1센티미터 사이인 것을 특징으로 하는 에스-오-아이 웨이퍼의 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499189B1 (ko) * 2001-09-04 2005-07-01 샤프 가부시키가이샤 초박형 ｓｏｉ ｍｏｓ 트랜지스터 문턱 전압을 조절하는방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY119304A (en) * 1997-12-11 2005-04-30 Shinetsu Handotai Kk Silicon wafer etching method and silicon wafer etchant
US6376285B1 (en) * 1998-05-28 2002-04-23 Texas Instruments Incorporated Annealed porous silicon with epitaxial layer for SOI
JP2001284622A (ja) * 2000-03-31 2001-10-12 Canon Inc 半導体部材の製造方法及び太陽電池の製造方法
US6562666B1 (en) 2000-10-31 2003-05-13 International Business Machines Corporation Integrated circuits with reduced substrate capacitance
WO2009033266A1 (en) * 2007-09-10 2009-03-19 The Governors Of The University Of Alberta Light emitting semiconductor diode
US10304723B1 (en) * 2017-11-22 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Process to form SOI substrate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2917654A1 (de) * 1979-05-02 1980-11-13 Ibm Deutschland Anordnung und verfahren zum selektiven, elektrochemischen aetzen
US5066610A (en) * 1987-11-20 1991-11-19 Massachusetts Institute Of Technology Capping technique for zone-melting recrystallization of insulated semiconductor films
JPH03153081A (ja) * 1989-11-10 1991-07-01 Nippon Soken Inc 電界効果型トランジスタおよびその製造方法
JPH04129267A (ja) * 1990-09-20 1992-04-30 Fujitsu Ltd 半導体基板およびその製造方法
DE4126955C2 (de) * 1991-08-14 1994-05-05 Fraunhofer Ges Forschung Verfahren zum Herstellen von elektrolumineszenten Siliziumstrukturen
US5286671A (en) * 1993-05-07 1994-02-15 Kulite Semiconductor Products, Inc. Fusion bonding technique for use in fabricating semiconductor devices
EP0666595B1 (de) * 1994-02-07 1998-08-19 Siemens Aktiengesellschaft Verfahren zur Herstellung einer kubisch integrierten Schaltungsanordnung

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100499189B1 (ko) * 2001-09-04 2005-07-01 샤프 가부시키가이샤 초박형 ｓｏｉ ｍｏｓ 트랜지스터 문턱 전압을 조절하는방법

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Publication number Publication date
JPH0927605A (ja) 1997-01-28
JP2680800B2 (ja) 1997-11-19
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KR0169344B1 (ko) 1999-02-01

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