WO2006008824A1 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Chuichi Miyazaki
Yoshiyuki Abe
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Renesas Technology Corp.
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Definitions

  • the present invention relates to a manufacturing technique for a semiconductor implantation circuit device, and in particular, one semiconductor wafer from a back grind that grinds the back surface of a semiconductor wafer after the formation of a circuit pattern on the semiconductor wafer is almost completed.
  • the present invention relates to a technology effective when applied to the manufacture of semiconductor integrated circuit devices from dicing to divide into one chip and die bonding to pick up the chip and mount it on the substrate.
  • Japanese Laid-Open Patent Publication No. 2 0 3-1 7 9 0 2 3 discloses that a protective tape is attached to a circuit forming surface in order to efficiently perform back grinding processing and etching processing performed on a wafer back surface.
  • a grinder device that pack-grinds the back side of the wafer that has been processed, a pack-side etching device that backside-etches the back side that has been pack-grinded by this grinder device, and a protective tape that transfers the wafer to a dicing tape.
  • a configuration is disclosed in which a transfer device that peels the wafer from the wafer is inlined.
  • Japanese Unexamined Patent Publication No. 2 0 3-1 3 3 3 9 5 US Publication No.
  • an outer frame is provided in the outer frame.
  • a rubber film body that increases and decreases while deforming its shape by supplying air inside. When the rubber film increases the thickness, it is arranged between the wafer and the rubber film.
  • Japanese Patent Laid-Open No. 2 0 0 3-1 5 2 0 5 8 discloses a method for irradiating a protective tape with ultraviolet rays.
  • a wafer transfer apparatus including a second ultraviolet irradiation unit that irradiates ultraviolet rays to the adhesive tape is disclosed. Disclosure of the invention
  • the manufacturing process from die-packaging of a semiconductor wafer to dicing into individual chips by dicing and mounting the diced chips on a substrate proceeds as follows.
  • the semiconductor wafer is mounted on a structureder apparatus, and the back surface of the semiconductor wafer is ground by pressing a rotating abrasive material. Is reduced to a predetermined thickness (back grinding process). Subsequently, the back surface of the semiconductor wafer is affixed to a dicing tape fixed to a ring-shaped frame by a wafer mounting device, and the adhesive tape is peeled off from the circuit forming surface of the semiconductor wafer (wafer mounting process).
  • the semiconductor wafer is cut by a predetermined scribe line to divide the semiconductor wafer into individual chips (dicing process).
  • the separated chip is pressed against the back surface of the chip by a push-up pin through the dicing tape, whereby the chip is peeled off from the dicing tape.
  • the collet force S is located on the upper part facing the push-up pin, and the chip that has been peeled off is attracted and picked up by the collet (pickup process). Thereafter, the chip held on the collet is transferred to the substrate and joined to a predetermined position on the 3 ⁇ 4! 3 ⁇ 4 (die bonding step).
  • the back side of the ground semiconductor wafer consists of an amorphous layer, a polycrystalline layer, a microcrack layer, an atomiclessness layer (stress transition layer), and a crystalline layer, of which an amorphous layer is polycrystalline
  • the stratified / microcracked layer is the fractured layer (or crystal defect layer).
  • the thickness of this fractured ⁇ layer is, for example, 1-2 ⁇ ⁇ .
  • the stress relief is unfixed with a crust stone layer that is inevitably generated by grinding with a fixed stone stand (with which an atomic-level strain layer force S is generated at the interface with the single crystal).
  • Polishing that is, polishing using floats and polishing pads (does not use floats in dry polish) or wet etching with chemicals is applied.
  • contamination impurities adhering to the backside of the semiconductor wafer such as copper (C u), iron (F e), nickel (N i), or chromium (C r)
  • Heavy metal impurity power S easily penetrates into semiconductor wafers.
  • Contaminating impurities are mixed in all semiconductor devices such as gas pipes and heater wires, and process gases can also become a source of contaminating impurities.
  • Contaminating impurities that have entered from the backside of the semiconductor wafer are further diffused inside the semiconductor wafer and attracted to crystal defects near the circuit formation surface.
  • Contaminating impurities diffused close to the circuit formation surface for example, form carrier traps in the forbidden band, and contaminating impurities dissolved in the silicon oxide / silicon interface, for example, increase interfacial defects.
  • semiconductor device characteristic defects due to contaminating impurities occur, and the manufacturing yield of semiconductor products decreases.
  • the number of defective sectors at the time of Erase / Write due to contaminating impurities increases, and the number of relief sectors is insufficient, and a special defect occurs.
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • leakage system failures such as refresh characteristics and deterioration of self refresh characteristics due to contaminating impurities occur.
  • Data retention failure occurs in flash memory.
  • the stress relief after back grinding can ensure the strength of the chip.
  • this stress relief eliminates the stone cobblestone layer, which prevents gettering of contaminant impurities from the backside of the semiconductor wafer. The ring effect is reduced. If the diffusion power of contaminating impurities is close to the circuit forming surface 3 ⁇ 4i, the characteristics of the semiconductor element will fluctuate and malfunction will occur: The If a broken layer is left on the backside of the semiconductor wafer, the broken layer can prevent contamination impurities adhering to the backside of the semiconductor wafer, but it cannot prevent the fe3 ⁇ 4 strength of the chip from being lowered.
  • One object of one invention disclosed in this embodiment is to provide a technique capable of suppressing a decrease in the yield of semiconductor products due to contaminating impurities.
  • One object of one invention disclosed in the present embodiment is to prevent a decrease in the bending strength of the chip, and to provide a technology capable of improving the yield of the semiconductor ( «product). It is in.
  • the back surface thereof is relatively thin, for example, less than 0.5 m, less than 0.3 111, or less than 0.1 ⁇ m.
  • the semiconductor wafer is divided or substantially divided (there is not limited to dicing by a rotating blade. For example, division by a laser is possible).
  • the back surface of the semiconductor wafer is ground with a solid abrasive material so that the bending strength force S is secured.
  • Another invention disclosed in the present application is to remove the fracture layer formed by grinding the back surface of the semiconductor wafer with an abrasive material having a fixed ridge group when thinning the semiconductor wafer. Tress relief) After the semiconductor wafer is divided or almost divided into chips, the bending strength is ensured, and then the back side of the semiconductor wafer is, for example, less than 0.5 im thick, 0.3 ⁇ A fracture layer having a relatively thin gettering function of less than full or less than 0.1 ⁇ is formed again.
  • the circuit of the semiconductor wafer is further prevented.
  • the diffusion of contaminating impurities to the formation surface it is possible to suppress the occurrence of defective characteristics of semiconductor elements.
  • the process is easy when the fracture layer is formed with an abrasive with fixed abrasive.
  • the fracture layer is formed again after the stress relief, the bending strength of the chip can be improved.
  • a method of manufacturing a semiconductor integrated circuit device including the following steps;
  • the first grinding material of the knitting machine also has a small particle size and a third grinding material with a fixed stone wall, and knitting the tUlB second main surface of the semiconductor wafer. Forming a second fractured frame layer on the second main surface of the braided semiconductor wafer by setting the wafer to a fourth thickness;
  • a method of manufacturing a semiconductor integrated circuit device including the following steps;
  • a method of manufacturing a semiconductor circuit including the following steps:
  • Xiemi semiconductor wafer is diced (separated into chip areas), and the semiconductor wafer is separated into chips.
  • the grain size of the fine grinding powder of the second grinding material is # 3000 to # 100000.
  • a method of manufacturing a semiconductor integrated circuit device including the following steps;
  • the knitting semiconductor wafer is diced (separated into chip areas), and the knitting semiconductor wafer is separated into chips.
  • the final back surface grinding is a main fixed ® (a grinding material having an S diameter of about 4 to 6 microns or more.
  • a fine grinding material By using a fine grinding material, a non-perfect crystal layer is left on the back surface and used as an impurity trap layer.
  • the primary fixed abrasive is about 2 microns to 4 microns or finer.
  • the primary fixed abrasive grain size is around 0.5 microns or finer.
  • the main fixed pallet particle size is approximately 2 microns or finer than ⁇ .
  • the primary fixed stone g particle size is approximately 0.5 microns or finer than Tb.
  • One invention disclosed in the present application is that, in the method of manufacturing a semiconductor integrated circuit device, after the back surface grinding, the fracture layer (first fracture layer) is substantially removed once, and a fracture layer is newly re-established.
  • the thickness of the second fractured layer is thinner than the thickness of the first fractured layer.
  • the first fracture layer and the second fracture layer are formed in the same manner (for example, formed by grinding using fixed abrasive grains having different grain sizes).
  • FIG. 1 is a process diagram of a method for manufacturing a semiconductor integrated circuit device.
  • FIG. 2 is a side view of the main part of the semiconductor integrated circuit device during the manufacturing process.
  • FIG. 3 is an enlarged cross-sectional view of the main part of the back side portion of the semiconductor wafer.
  • FIG. 4 is an enlarged cross-sectional view of the main part of the back side portion of the semiconductor wafer.
  • Figures 5 (a), (b) and (c) are graphs showing the relationship between the bending strength of the chip and the finished roughness of the back surface of the semiconductor wafer, and the finished roughness and grinding of the back surface of the semiconductor wafer.
  • FIG. 5 is a graph showing the relationship between the particle diameter of the material and the graph showing the relationship between the thickness of the fracture layer and the particle diameter of the abrasive.
  • FIG. 6 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device continued from FIG.
  • FIG. 7 is a side view of essential parts in the manufacturing process of the semiconductor integrated circuit device subsequent to FIG.
  • FIG. 8 is a side view of essential parts in the manufacturing process of the semiconductor integrated circuit device continued from FIG.
  • FIG. 9 is a side view of essential parts in the manufacturing process of the semiconductor integrated circuit device continued from FIG.
  • FIG. 10 is a side view of essential parts in the manufacturing process of the semiconductor integrated circuit device continued from FIG.
  • FIG. 11 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device subsequent to FIG.
  • FIG. 12 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device continued from FIG.
  • FIG. 11 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device subsequent to FIG.
  • FIG. 13 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device subsequent to FIG.
  • FIG. 14 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device subsequent to FIG.
  • FIG. 15 is a side view of the main part in the manufacturing process of the semiconductor integrated circuit device continued from FIG.
  • FIG. 16 is an explanatory diagram of an integrated processing apparatus used from the back grind to the wafer mount in the method of manufacturing a semiconductor integrated circuit device.
  • FIG. 17 is a process diagram of a method of manufacturing a semiconductor integrated circuit device. .
  • FIG. 18 are explanatory diagrams of apparatuses for explaining stress relief by a dry polishing method, a CMP method, and a spin etch method, respectively, in a method of manufacturing a semiconductor integrated circuit device. .
  • FIG. 19 is an enlarged cross-sectional view of the main part of the back side portion of the semiconductor wafer.
  • FIG. 20 is an explanatory diagram of another integrated processing apparatus used from the back grind to the wafer mount in the method of manufacturing a semiconductor integrated circuit device.
  • FIG. 21 is a cross-sectional view of the main part of the fixed abrasive.
  • the constituent elements are not necessarily indispensable unless otherwise specified and considered to be clearly indispensable in principle. Needless to say.
  • the shape, positional relationship, etc. of components, etc. when referring to the shape, positional relationship, etc. of components, etc., unless otherwise specified, or in principle, it is considered that this is clearly not the case. It shall include those that are approximate or similar to the shape. The same applies to the above numerical values and ranges.
  • this implementation Components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted. In the drawings used in the present embodiment, even a plan view may be hatched to make the drawings easy to see.
  • the term “semiconductor wafer” refers mainly to a Si (silicon) single crystal wafer, but not only to it, but also to an SOI (Silicon on Insulator) wafer and an integrated circuit. It refers to an insulating film substrate or the like to be formed on the substrate. The shape is not only circular or almost circular, but also includes squares and rectangles.
  • the component specified there shall be one of the main components, but unless otherwise specified or otherwise apparent in principle. It does not exclude ingredients.
  • a typical example of the abrasive having fixed abrasive grains is a so-called grindstone, which has a plurality of fine abrasive grains that are abrasives and a binder that binds the abrasive grains.
  • An example of a cross-sectional view of the main part of fixed abrasive is shown in Fig. 21.
  • Reference numeral 50 denotes abrasive grains made of diamond or the like
  • reference numeral 51 denotes a binder.
  • binders include mixtures of feldspar and fusible clay, and high-quality synthetic resins (other than synthetic rubber and natural rubber).
  • the bullets are fixed and mechanical force is applied to the ground surface of the semiconductor wafer (surface to be ground).
  • a destructive layer is formed.
  • One grinding process of the present embodiment is an application of this, and a crushed layer is successfully formed on the surface to be ground of a semiconductor wafer by using a grinding material having a fixed grain.
  • so-called polishing is classified as polishing using this floating abrasive grain in that it does not form a crushed layer, including the case of polishing only with a polishing cloth (dry polishing).
  • FIG. 1 is a process diagram of a method of manufacturing a semiconductor integrated circuit device
  • FIG. 2 and FIGS. 6 to 15 are side views of essential parts during the manufacturing process of the semiconductor integrated circuit device
  • FIG. Fig. 4 is an enlarged cross-sectional view of the main part of the back side of the semiconductor integrated circuit device
  • Fig. 5 (a), (b) and (c) show the relationship between the die strength of the chip and the finished roughness of the back side of the semiconductor wafer, respectively.
  • FIG. 2 is a graph showing the relationship between the finished roughness of the back surface of the semiconductor wafer and the particle size of the abrasive, and the graph showing the relationship between the thickness of the fractured frame layer and the particle size of the abrasive.
  • Fig. 16 is an explanatory diagram of an integrated processing device used from pack grinding to wafer mounting. In the following explanation, die bonding for bonding chips separated on the substrate from the back grind after forming the circuit pattern on the semiconductor wafer, and further protecting the plurality of stacked chips with resin or the like. Each process such as sealing will be described.
  • an integrated circuit is formed on the circuit forming surface (first main surface) of the semiconductor wafer (the circuit forming process P 1 in FIG. 1).
  • a semiconductor wafer is made of a single crystal of silicon, and its diameter is, for example, 30 O mm, and the thickness (first thickness) is, for example, 70.0 ⁇ or more (value at the time of entering the wafer process). .
  • the semiconductor wafer and the quality of each chip made on the semiconductor wafer are judged (wafer test step 2 in FIG. 1).
  • a semiconductor wafer is placed on the measurement stage and a signal waveform is input from the input with a probe ( ⁇ f) placed on the electrode pad of the integrated circuit, the signal waveform is output from the output terminal.
  • the tester 2 reads this to determine whether the chip is good or bad.
  • a probe card in which probes are arranged in accordance with all the electrode pads of the integrated circuit is used, and a signal corresponding to each probe comes out from the probe card and is connected to a tester. Chips that are judged to be defective are marked as defective.
  • an adhesive tape Pressure-Sensitive adhesive tape
  • the adhesive tape may be a self-peeling tape, that is, UV curing type, thermosetting type or EB curing type, or non-UV curing type pressure sensitive adhesive tape, that is, UV curing type or thermosetting type.
  • Non-self-peeling tape cannot be used for self-peeling needles, but memory circuits such as non-volatile memory that are generated when the circuit forming surface of the wafer is irradiated with ultraviolet rays (energy energy IS irradiation or heat from the baby's mouth).
  • ultraviolet rays energy energy IS irradiation or heat from the baby's mouth.
  • the pressure-sensitive adhesive tape is made of, for example, polyolefin, and an acrylic pressure-sensitive adhesive is applied to the polyester tape.
  • striped paper is a paper-shaped paper.
  • the stripping material is peeled off and the adhesive tape is attached to the semiconductor wafer.
  • the thickness of the adhesive tape is, for example, 1 3 0 to 1 50 ⁇ ⁇ , and the adhesive strength is, for example, 20 to 30 g Z 2 0 mm (indicated by the strength when a 20 mm wide tape peels) It is.
  • the back surface of the semiconductor wafer (the surface opposite to the circuit forming surface, the second main surface) is ground, and the thickness of the semiconductor wafer is set to a predetermined thickness, for example, less than 100 m, 80 ⁇ m
  • the fracture layer is formed on the back surface of the semiconductor wafer (pack grind process P 4 in FIG. 1). In this back grinding, rough grinding, finish 3 ⁇ 4f cutting and fine finish grinding described below are sequentially performed.
  • the back surface of the semiconductor wafer 1 is roughly ground.
  • the circuit forming surface of the semiconductor wafer 1 is vacuum-sucked on the chuck table 2, and then the first grinding material that rotates on the back surface of the semiconductor wafer 1 (for example, from 3 2 0 of polishing powder) # 3 6 0:
  • the particle size # that represents the diameter of the grinding or grinding stone ridges corresponds to the size of the sieve mesh when sifting the diamond grinding wheel when manufacturing TO etc.
  • the main stone For example, the particle size of # 2 80 is approximately 100 ⁇ m ⁇ ⁇ 1 ⁇ , and the vertical diameter of # 3 6 0 is approximately 40 force, et al. , # 2 0 0 0 $ stand is almost 4 to 6 ⁇ m3 ⁇ 43 ⁇ 4, # 4 0
  • the stand-up diameter of 0 is about 2 forces, and is about 4 ⁇ m, and the $ rise diameter of # 8 0 00 is about 0.2 ⁇ m3 ⁇ 4g.
  • the diameter of the vertical is described. For # 3 2 0 and below, J I
  • the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (second thickness).
  • the first grinding material is a grinding material having a fixed ®
  • the semiconductor wafer 1 is ground, for example, from 6 00 to 700 ⁇ m 3 m by grinding.
  • the second thickness of the semiconductor wafer 1 remaining after this rough grinding is considered to be an appropriate range, for example, less than 140 0 ⁇ m (not to be limited to this range depending on other conditions) .
  • the range suitable for mass production is considered to be less than 120 ⁇ m, but 1
  • a range of less than 0 0 um is considered most suitable. Adhesive tape is applied to the circuit forming surface of semiconductor wafer 1. Since the loop BT 1 force S is pasted, the integrated circuit force S will not be destroyed. It should be noted that the particle size range of the first abrasive is considered to be appropriate from # 1 0 0 to less than # 7 0 0 in a general process.
  • the back surface of the semiconductor wafer 1 is finish ground.
  • a grinder device similar to that shown in FIG. 2 is used!
  • the second grinding material that rotates onto the back surface of the semiconductor wafer 1 after the circuit forming surface of the semiconductor wafer 1 is vacuum-sucked to the chuck table (for example, 3 ⁇ 4F)
  • the powder $ daughter # 1 5 0 0 to # 2 0 0 0) is pressed and finished to remove the distortion of the back surface of the semiconductor wafer 1 generated during the rough grinding, and at the same time, the semiconductor wafer 1 Reduce the thickness to the specified thickness (3rd thickness).
  • the second abrasive is a polished IJ material having a fixed stand, and the semiconductor wafer 1 is ground, for example, 25 to 40 ⁇ mg ⁇ by this finish grinding.
  • the third thickness of the semiconductor wafer 1 remaining after the finish grinding is considered to be an appropriate range, for example, less than 110 ⁇ m (it is not limited to this range depending on other conditions).
  • the range suitable for mass production is considered to be less than 90 ⁇ m, but the range less than 70 ⁇ m is considered the most suitable.
  • Fig. 3 (a) shows an enlarged cross-sectional view of the main part of the back side portion of the semiconductor wafer 1 roughly ground using the first abrasive
  • Fig. 3 (b) shows the second abrasive using the second abrasive.
  • the principal part expanded sectional view of the back surface side part of the semiconductor wafer 1 which was finish-ground is shown.
  • an atomic-level strained layer and a skin layer are formed on the yarn crystal layer on the back side of the semiconductor wafer.
  • an atomic level strained layer and a ⁇ ⁇ layer (amorphous layer 4 a Z polycrystalline layer 4 b Z microphone mouth crack layer 4 c;
  • the force of forming the first layer 4 The thickness of the spicy crystal layer, the atomic level strained layer, and the first thickness layer 4 is semi-milled and ground after the ground crystal layer and the atomic level strained layer, respectively. It becomes thinner than the thickness of the skin layer.
  • the thickness of the first fractured layer 4 is considered to be a suitable range, for example, less than 2 ⁇ m (not to be limited to this range depending on other conditions).
  • the range suitable for mass production is considered to be less than 1 m, but the range less than 0.5 ⁇ is considered most preferable.
  • the back surface of the semiconductor wafer 1 is fine-finished and cut by 3F.
  • the circuit forming surface of the semiconductor wafer 1 is vacuum-sucked to the chuck table, and then the third grinding material that is rotating is pressed against the back surface of the semiconductor wafer 1 for fine finishing.
  • the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (fourth thickness).
  • the third abrasive is a grinding material having a fixed stone hoof elevational, the fine finishing ⁇ 1 cut by the semiconductor Ueno, 1 is 3 to 5 mu mag grinding for example.
  • the fourth thickness of the semiconductor wafer 1 remaining after the fine finishing 3 ⁇ 4f cutting is considered to be an appropriate range, for example, less than 100 ⁇ m (it is not limited to this range depending on other conditions). From the beginning).
  • the range suitable for * is considered to be less than 80 ⁇ m, but the range less than 60 m is considered most suitable.
  • # 3 0 0 0 to # 1 0 0 0 0 0 is considered to be an appropriate range for the grain size of the abrasive grains of the third abrasive (not to be limited to this range depending on other conditions) .
  • # 4 0 0 0 to # 5 0 0 0 0 can be considered, but the range from # 5 0 0 0 to # 2 0 0 0 0 is considered most preferable.
  • # 8 0 0 0 or more is used, and the lower limit of the grain size of the abrasive particles of the third abrasive is determined in consideration of the bending strength of the chip, and the upper limit thereof. Is determined in consideration of the gettering effect.
  • the atomic strain layer and the second fractured layer are formed on the pure crystalline layer on the ridge surface of the semiconductor wafer 1.
  • Microphone mouth crack layer 5 c; second layer) 5 is formed, and the thickness of each of the atomic level strained layer and the second fractured layer 5 is the same as that of the atomic level strained layer and the first ground layer after finish grinding.
  • 1 Fracture layer is formed thinner than 4 thickness.
  • the second fracture layer 5 is intentionally formed on the back surface of the semiconductor wafer 1 so that the contaminated impurities are captured by the second fracture layer 5. As a result, infiltration and diffusion of contaminating impurities into the semiconductor wafer 1 can be suppressed.
  • Cu has a diffusion coefficient of 6.
  • This Cu intrusion source is, for example, an adhesive layer of dicing tape And an adhesive layer for die bonding.
  • These adhesive layers contain various impurities and foreign substances (filler) along with trace amounts of Cu: ⁇ , and these adhesive layers are in direct contact with semiconductor wafer 1 and the backside of the chip. Therefore, Cu intrusion is easy.
  • the min value of the chip bending strength decreases as the finished roughness of the back surface of the semiconductor wafer 1 becomes smaller, that is, the particle size of the abrasive polishing powder (a (For example, see Japanese Industrial Standards JISR 6001), and the value becomes larger.
  • the abrasive polishing powder a (For example, see Japanese Industrial Standards JISR 6001)
  • the min value of the chip bending strength becomes the maximum value. This is because, as shown in Fig. 5 (b), the grinding powder $ daughter becomes larger, and the grinding (the diamond particle particle size of the grinding stone adhering to the J material becomes smaller.
  • the roughness of the back surface (finished surface) of wafer 1 is reduced, more specifically, as shown in Fig. 5 (c), the roughness of the finished surface is reduced and the thickness of the fracture layer is reduced. This improves the bending strength of the chip, and has a gettering effect.35 As the thickness of the skin layer decreases, the gettering effect decreases, for example by dry polishing. When the back surface of the semiconductor wafer 1 is mirror-finished, this gettering effect is lost, so contaminant impurities enter from the back surface of the semiconductor wafer 1 and diffuse to the circuit formation surface of the semiconductor wafer 1 to cause a defect in the characteristics of the semiconductor element. For this reason, the third grinding material is used! / Fine finish grinding has a thickness of 2nd fractured layer 5 that can achieve both chip bending strength and gettering effect. It is necessary to select the size.
  • the thickness of the second crane layer 5 is, for example, less than 0.5 ⁇ m (that is, a relatively thicker layer is more advantageous to ensure the bending strength of the chip).
  • Is considered to be an appropriate range (not to be limited to this range depending on other conditions).
  • the range suitable for mass production is considered to be less than 0.3 / m, but less than 0.1 l / m (if it is more than a straight line that can prevent the intrusion and dispersion of impurities) The range from the problem level to is considered the most suitable.
  • the thickness of the second fracture layer 5 is, for example, the thickness of the second fracture layer 5 at a plurality of locations (for example, 5 points or 10 points) in the semiconductor wafer 1 using a film thickness meter. Is the average thickness (for example, dl shown in FIG. 4) obtained from the average value at multiple points (for example, 5 points or 10 points). Further, the finished roughness of the second fracture layer 5 (for example, the maximum amplitude of the surface of the second fracture layer 5) is considered to be an appropriate range, for example, less than 0.1 m. The range suitable for mass production is considered to be less than 0.05 m, but the range less than 0.01 m is considered most suitable.
  • the finished roughness of the second fracture layer 5 is, for example, the maximum amplitude of the surface of the second fracture layer 5 at a plurality of locations (for example, 5 points or 10 points) in the semiconductor wafer 1 using a surface roughness meter. (For example, rl shown in Fig. 4) is measured, and is the average roughness obtained from the average value of multiple locations (for example, 5 points or 10 points).
  • the finish roughness by dry polishing is, for example, approximately equivalent to 0.001 1 ⁇ .
  • the thickness of the semiconductor wafer 1 is ground to, for example, less than 100 ⁇ m, less than 80 ⁇ m, or less than 60 ⁇ m, and relatively thin on the back surface of the semiconductor wafer 1; Decreasing the die strength of the chip by forming the second fracture layer 5, for example, the second fractured layer 5 having a thickness of less than 0.5 ⁇ m, less than 0.3 ⁇ m or less than 0.1 ⁇ m
  • the process can be simplified because it does not involve a process that differs greatly.
  • the semiconductor wafer 1 is thinned to a predetermined thickness (fourth thickness), and the second fracture layer 5 is formed on the back surface of the semiconductor wafer 1.
  • the back surface of the semiconductor wafer 1 using two abrasives, a first abrasive (eg, grain size # 320 to # 360 of abrasive powder) and a third abrasive (eg, 3000 to # 1 00000 of abrasive powder). In this way, it is possible to further simplify the pack grinding process.
  • 3rd grinding material for example, Kenshin's Nemusume # 3000, et al. # 1 00000, and it is a pack grind using two grinding materials! Explain that.
  • the back surface of the semiconductor wafer 1 is roughly ground so that the semiconductor wafer 1 has a predetermined thickness (second thickness). Reduced to Make it.
  • the circuit forming surface of the semiconductor wafer 1 is vacuum-sucked to the chuck table using a grinder device similar to that shown in FIG. 2, and then a third grinding material is pressed against the back surface of the semiconductor wafer 1 to perform finish finish grinding.
  • the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (fourth thickness).
  • the finish grinding using the above-mentioned second abrasive (for example, # 1 5 0 0 to # 2 0 0 0) is not performed.
  • the fourth thickness of the semiconductor wafer 1 after being ground at 5 to 40 m3 ⁇ 4g is, for example, less than 100 ⁇ m, less than 80 m, or less than 60 ⁇ m. Further, on the back surface of the semiconductor wafer 1, for example, the second fractured layer 5 having a thickness of less than 0.5 ⁇ m, less than 0.3 m, or less than 0.1 ⁇ m is formed.
  • the semiconductor wafer 1 is replaced with the dicing tape DT 1 as shown in FIG. 6 (wafer mount in FIG. 1).
  • Process P6 the semiconductor wafer 1 is vacuum-sucked by the wafer and the transfer jig and transferred to the wafer mount device as it is.
  • the semiconductor wafer 1 transported to the wafer mount apparatus is sent to the alignment section for notch or orientation flat alignment, and then the semiconductor wafer 1 is sent to the wafer mount section for wafer mounting.
  • an annular frame 6 on which dicing tape DT 1 is attached in advance is prepared, and semiconductor wafer 1 is attached to dicing tape DT 1 with its circuit forming surface as the upper surface.
  • the dicing tape D T 1 is made of, for example, polyolefin and is coated with an acrylic UV hard adhesive, and a polyester peel-off adhesive is affixed to it.
  • the peeling i is, for example, a release paper. The peeling material is peeled off and the dicing tape DT 1 is attached to the semiconductor wafer 1.
  • the thickness of the dicing tape D T 1 is, for example, 90 ⁇ , and the adhesive strength is, for example, 20 g / 25 mm before UV irradiation, and 10 to 20 g / 25 nmi after UV irradiation.
  • the adhesive strength is, for example, 20 g / 25 mm before UV irradiation, and 10 to 20 g / 25 nmi after UV irradiation.
  • the frame 6 on which the semiconductor wafer 1 is mounted is sent to the adhesive tape peeling portion.
  • the semiconductor wafer 1 and the adhesive tape BT 1 are peeled off.
  • the shelling of the semiconductor wafer 1 into the frame 6 is performed on the circuit forming surface of the semiconductor wafer 1 in the later dicing process. Since dicing is performed with reference to the alignment mark formed, the circuit forming surface on which the alignment mark is formed needs to be the upper surface.
  • the adhesive tape BT1 is peeled off, the semiconductor wafer 1 is fixed via the dicing tape DT1 attached to the frame 6, so that the warp of the semiconductor wafer 1 does not surface.
  • the semiconductor wafer 1 is diced (dicing step P 7 in FIG. 1).
  • the semiconductor wafer 1 is separated into chips SC1, but each chip SC1 is fixed to the frame 6 via the dicing tape DT 1 after being separated, so that the aligned state is maintained.
  • the semiconductor wafer 1 is vacuum-sucked on the circuit forming surface of the semiconductor wafer 1 by a wafer transfer jig, transferred to the dicing apparatus as it is, and placed on the dicing table 7.
  • a very thin circular blade 8 with diamond fine particles called diamond's so-called shells force the semiconductor wafer 1 vertically and horizontally along the scribe line.
  • a method using a laser may be used, in which case there is an additional merit such as slightly reducing the cutting width).
  • the semiconductor wafer 1 is irradiated with UV (UV irradiation process P 8 in FIG. 1). Irradiate UV from the back side of the dicing tape DT1 to reduce the adhesive strength of the surface that contacts each chip SC1 of the dicing tape DT1 to, for example, 10 to 20 g / 25 mm ⁇ . As a result, each chip SC 1 force S dicing tape DT 1 is easily peeled off.
  • the chip SC1 determined to be good in the wafer test process P2 in FIG. 1 is picked up (pickup process P9 in FIG. 1).
  • the push-up pin 9 presses the back surface of the chip SC 1 through the dicing tape DT 1, thereby peeling the chip SC 1 from the dicing tape DT 1.
  • the collet 10 moves and is positioned at the upper part facing the push-up pin 9.
  • the chips SC 1 are dicing tape DT one by one. Remove from 1 and pick up. Since the adhesive force between the dicing tape DT1 and the chip SC1 is weakened by UV irradiation, even the thin chip SC1 with reduced strength can be reliably picked up.
  • the collet 10 has a substantially cylindrical outer shape, for example, and the adsorbing portion located at the bottom thereof is made of, for example, soft synthetic rubber.
  • the first-stage chip SC1 is mounted 1 "on the lift 11 (die bonding step P10 in FIG. 1).
  • the picked-up chip SCI is deposited and held on the collet 1 OfcP, and is transported to a predetermined position on the substrate 11.
  • paste material 12 is placed on the island (chip mounting area) where the substrate 11 is plated, and the chip SC 1 is lightly pressed here, and the force is 100 to 200. Curing is performed according to C3 ⁇ 4. This attaches chip SC 1 to 11.
  • Examples of the paste material 11 include an epoxy resin, a polyimide resin, an acryl resin, and a silicone resin.
  • the back surface of the chip SC1 is lightly rubbed against the polished island, or a small piece of gold tape is sandwiched between the chipped island and the chip SC1, and the gold and silicon are used together. Crystals may be made and bonded.
  • the dicing tape D T 1 is peeled off from the frame 6 and the frame 6 is recycled.
  • a chip SC 2 is prepared in the same manner as the chip SC 1, and the second stage is formed on the first stage chip SC 1 using, for example, an insulation paste 13 a.
  • Chip SC 2 is aged, connected, and ffff self-chip SC 1 and chip SC 3 is betaed.
  • the third stage on the second stage chip SC 2 Chips SCI, 'SC2 and SC3 are stacked by joining chips SC3.
  • the first-stage chip SC1 is, for example, a microcomputer
  • the second-stage chip SC2 is, for example, an electrical batch erase type EEPROM (Electric Erasable Programmable Read Only Memory)
  • the third-stage chip SC3 is, for example, an SRAM. It can be illustrated.
  • a plurality of pad pads 14 are provided on the front surface of the substrate 11, and a plurality of connection pads 15 are provided on the back surface. The two are electrically connected by a board inner pad 3 # spring 16. I'm going.
  • bonding wires 17 are bonded to bonding pads arranged on the edge of the surface of each chip SC1, 302, or 303, and comfort pads 14 on the surface of the substrate 11.
  • the work is automated and is performed using a bonding machine.
  • the arrangement information of the bonding pads SC 1, SC 2 and SC 3 and the electrode pads 14 on the surface of the substrate 11 is input in advance, and the stacking chip SC1, SC2 and SC3, bonding pads on the surface and surface of substrate 11
  • the relative position of the pallet pad 14 is captured as an image, and data processing is performed to accurately connect the bonding wire 1 7 forces S.
  • the loop shape of the bonding wire 17 is controlled to a raised shape so as not to touch the peripheral portions of the multilayer chips SC 1, SC 2 and SC 3.
  • bonding wire 1 7 forces S connected substrate 1 1 is set in a gold drive machine, and liquefied resin 1 8 is pumped and poured into the laminated chip SC 1 , SC 2 and SC 3 are encapsulated and molded (sealing process 1 2 in FIG. 1). Then remove excess resin 18 or burrs.
  • connection pads 15 are connected (bump formation process P 1 3 in FIG. 1).
  • each single chip 1, SC 2, and SC 3 is cut from the substrate 1 1 (cutting process P 1 in Fig. 1).
  • the finished product consisting of each single-layer chip S C 1, S C 2 and S C 3 is selected according to the product standard, and the product is passed through the inspection process (mounting process P 15 in FIG. 1).
  • step P 4 in FIG. 1 an example of continuous processing from the back grind (step P 4 in FIG. 1) to the wafer mount (step P 6 in FIG. 1) according to the first embodiment will be described with reference to the integrated processing apparatus shown in FIG. This will be explained using the figure.
  • the integrated processing unit B GM 1 shown in FIG. 16 is composed of a back grinder part, a washing and weno unit, and a mount part. Each part is equipped with a loader 20 for transporting the semiconductor wafer 1, an unloader 21 for unloading, and a force S, and each part can be used as a stand-alone.
  • a transfer port bot 2 2 for transferring the semiconductor wafer 1 between the two is provided between the two and the pack grinder unit.
  • a semiconductor wafer is provided between the cleaning and the wafer mount unit between the two. ⁇ ⁇ Equipped with a transport robot 2 3 power S that transports 1
  • a single semiconductor wafer 1 is taken out from the hoop by the transfer port bot 24 and processed by the pack grinder. 1 Go to 1 3 ⁇ 4 ⁇ .
  • the hoop is a closed storage for batch transfer of semiconductor wafers 1 and normally stores the semiconductor wafer 1 in batch units of 25, 1, 2, 6, etc.
  • the back surface of the semiconductor wafer 1 is roughly ground using a first abrasive, and the thickness of the semiconductor wafer 1 is set to a predetermined thickness ( Reduce to 2nd thickness). Subsequently, the back surface of the semiconductor wafer 1 is finished and ground using the second abrasive, and the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (third thickness). Subsequently, the back surface of the semiconductor wafer 1 is fine-finished using a third abrasive, the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (fourth thickness), and further on the back surface of the semiconductor wafer 1 To form a second fracture layer 5.
  • grinding was performed using the first, second, and third abrasives, but finishing with the second abrasive may be omitted.
  • the semiconductor wafer 1 is unloaded from the back grinder section by the transfer port pod 2 2 and transferred to the cleaning, and the conductive wafer 1 is cleaned by the transfer port pot 26.
  • the semiconductor wafer 1 is cleaned and dried with ⁇ feR.
  • the semiconductor wafer 1 is washed out by the transfer robot 23 and transferred to the wafer mount unit.
  • the vacuum suction is performed on the back surface of the semiconductor wafer 1 by the transfer robot 27, the vacuum suction surface of the semiconductor wafer 1 is removed. Change the circuit forming surface by vacuum.
  • the semiconductor wafer 1 is transferred to the processing chamber R 3 in the wafer mount section.
  • the semiconductor wafer 1 is attached to the dicing tape fixed and attached to the annular frame with the circuit formation surface as the upper surface, and then the semiconductor wafer 1 is attached to the dicing tape with the circuit formation surface as the upper surface. , Remove the adhesive tape BT1. Thereafter, the semiconductor wafer 1 is transferred to the unloader 21 of the wafer mount unit, and the semiconductor wafer 1 is taken out from the wafer mount unit and returned to the FOUP again.
  • the semiconductor wafer 1 can be processed from packed ground to wafer mount in a short time.
  • FIGS. Fig. 17 is a process diagram of a method of manufacturing a semiconductor integrated circuit device, Fig. 1
  • FIG. 8 is an explanatory diagram of the stress relief method.
  • Fig. 9 is the main part of the back side of the semiconductor wafer. It is an expanded sectional view.
  • FIG. 20 is an explanatory diagram of an integrated processing apparatus used from back grinding to wafer mounting. It should be noted that the same steps as in the first embodiment, that is, the integrated circuit forming step to the adhesive tape attaching step, and the cleaning / drying step to the mounting step are omitted, and in the following description, the back grinding step to the broken layer are omitted. Each process up to the generation process will be explained.
  • the back surface of the semiconductor wafer 1 (the surface opposite to the circuit formation surface, the second main surface) is ground, and the thickness of the semiconductor wafer 1 is set to a predetermined thickness, for example, less than 100 m, less than 80 ⁇ m, or It should be less than 60 ⁇ m (back grinding process P4 in Fig. 17).
  • a predetermined thickness for example, less than 100 m, less than 80 ⁇ m, or It should be less than 60 ⁇ m.
  • the semiconductor wafer 1 has a predetermined thickness (the thickness of the semiconductor wafer 1 is roughly ground by pressing the first grinding material rotating on the back surface of the semiconductor wafer 1 (for example, the grain size # 320 to # 360 of the polishing fine powder 3).
  • the second polishing 1J material for example, abrasive fine particle size # 1500 to # 2000
  • the second polishing 1J material is pressed against the back surface of the semiconductor wafer 1 and finish-ground to achieve the above roughness.
  • the distortion on the back side of the semiconductor wafer 1 that occurred during polishing is removed.
  • an atomic level strained layer and a first fractured layer (amorphous layer Z polycrystalline layer / microcracked layer; first layer) 4 are formed on the pure crystal layer on the back surface of the semiconductor wafer 1.
  • the first fracture layer 4 is removed by stress relief (stress relief step P5 in Fig. 17).
  • the thickness of the first stone skin layer 4 is, for example, 1 to 2 ⁇ @ ⁇ . By removing this first layer 4, the bending strength of the chip can be increased. Note that when removing the first fractured frame layer 4, a part of the atomic grounds layer may be removed.
  • the back side of the semiconductor wafer 1 whose circuit formation surface is vacuum-adsorbed to the chuck table of the grinder device that has been subjected to finish grinding is vacuum-sucked by a wafer and a transfer jig, and the semiconductor is cut by cutting the vacuum of the chuck table.
  • Wafer 1 is held by the wafer and the transfer jig, and the semiconductor wafer 1 is transferred to the stress relief device as it is. Further, the semiconductor wafer 1 is vacuum-sucked on its circuit forming surface by a rotating tape nozzle or a pressure head of a stress relief device.
  • the dry polishing method uses the back surface of the semiconductor wafer 1 placed on the rotary table 28. Polishing with a polishing cloth with a cry attached (silica attached to the fiber surface with a binder and solidified into a pad of ⁇ 40 O mm3 ⁇ 4g, thickness 26 mm3 ⁇ 4g: Dry Polish Wheel) 29 Is the method. This dry polishing method can be cheaper than other methods.
  • the semiconductor wafer 1 is moved by a pressure head 30 and a slurry (polishing abrasive liquid) 3 1 is flown to the polishing pad 3 3 attached to the surface of the platen (surface plate) 3 2.
  • a third fracture layer (microcrack layer; third layer) 36 is formed on the back surface of the semiconductor wafer 1 (fracture layer formation step P 6 in FIG. 17).
  • Fig. 19 is a cross-sectional view of the main part of the back side of the semiconductor wafer 1.
  • Figs. 19 (a), (b) and (c) are roughly ground using the first abrasive material, respectively.
  • 1 shows a semiconductor wafer 1 having a stress relief semiconductor wafer 1 and a third fracture layer 36 formed thereon. When the stress relief is over, the first fractured layer 4 formed by finishing ⁇ 1 is removed on the backside of the semiconductor wafer 1 and the pure silicon crystal structure is exposed.
  • This third stone crust layer 36 is, for example, a microscopic crystal defect layer, and its thickness is, for example, 0.
  • Force S is considered to be an appropriate range (of course not limited to this range depending on other conditions) )
  • the range suitable for mass production is considered to be less than 0.3 ⁇ , but is also less than 0.1 ⁇ m (the lower limit value that can prevent the intrusion and diffusion of contaminating impurities). If this is the case, it is a problem.
  • the third fracture layer 36 is formed by, for example, 1 " ⁇ 1 force as described below, or the deviation of the fourth method.
  • stress relief is performed to obtain the desired die bending strength.
  • the third crushing layer 3 6 provided with the gettering ability by giving moderate damage to the back surface of the semiconductor wafer 1 by degrading the strength of the chip. .
  • the semiconductor wafer 1 vacuum-sucked on the rotary table or pressure head of the stress relief device is vacuum-sucked by a wafer jig, and the semiconductor wafer is cut off by vacuuming the rotary table or pressure head. 1 is held by the wafer transfer jig, and the semiconductor wafer 1 is transferred as it is to the fracture layer forming apparatus.
  • the semiconductor wafer 1 transported to the fracture layer forming apparatus is vacuum-sucked on the circuit formation surface, for example, on a chuck table of the fracture layer forming apparatus, and a third fracture layer 36 6 S is formed on the back surface thereof.
  • a microscopic crystal defect layer (microcrack layer, third fracture layer 3 6) is formed on the back surface of the semiconductor wafer 1 by sand plast.
  • a masking material is formed by exposing the back surface of the semiconductor wafer 1.
  • the masking material for example, a resist pattern formed by lithography can be used.
  • the abrasive grains are sprayed with a gas pressurized to, for example, about 2 to 3 kgf / cm 2 to clean the back surface of the semiconductor wafer 1, and the third shatter layer 3 is further applied to the cleaned back surface.
  • the separation is, for example, S i C or alumina, and the particle diameter thereof is, for example, about several to several hundred ⁇ .
  • the masking material is removed, and the semiconductor wafer 1 is cleaned.
  • ions are generated by plasma, and a microscopic crystal defect layer, that is, a damaged layer (a micro crack layer, a third fracture layer 3 6) is formed on the back surface of the semiconductor wafer 1 by fermenting the ions.
  • Plasma conditions include CF 4 or SF 6 , vacuum 1 to 1. 8 Torr (1 3 3. 3 2 2 to 2 3 9. 9 8 0? &), Temperature 15 to 20 ° C , Time about 1 minute, or ⁇ ⁇ gas C 1, degree of vacuum 20 to 5 0 mT 0 rr (2 6 6 6. 4 5 to 6 6 6 6. 1 2 mPa), temperature 15 to 20 ° C, about 1 minute can be illustrated.
  • a damaged layer having a thickness of about 2 to 10 nm is formed.
  • the back surface of the semiconductor wafer 1 can be cleaned by plasma. Further, at the same time as forming a damaged layer on the back surface of the cleaned semiconductor wafer 1, the surface of the damaged layer is also formed.
  • Certain advantages force S can form a layer or absolute network ⁇ (e.g. H of film) as a release layer for improving or auxiliary film.
  • the first fractured layer 4 in stress relief, is not completely removed but a part of the first fractured layer 4 is left, and this is replaced with a microscopic crystal defect layer (third fractured layer 3 6 Use as).
  • the back surface of the semiconductor wafer 1 is ground again with a fine mesh using, for example, a fine mesh grindstone to form a microscopic crystal defect layer (third fractured frame layer 3 6).
  • the third fracture layer 3 6 is composed of an amorphous layer, a polycrystalline layer, and a Z microcrack layer, similar to the second fracture layer in Embodiment 1 of the present invention (Kamami Fig. 4). See).
  • a laser beam is irradiated to form a micro crystal defect layer (third stone-hard stone layer 3 6) on the back surface of the semiconductor wafer 1.
  • Laser marks and other devices focus laser light on a minute spot and scan it with an arbitrary mist to process (engrave) the backside of the chip. In principle, the laser light bow daughter is dropped as appropriate, or the irradiation area is enlarged with, for example, a magnifying optical system (lens system).
  • a microscopic crystal defect layer (third fracture layer 3 6) can be formed.
  • the objective of the second embodiment can be achieved by re-forming a microscopic crystal defect layer (third fracture layer 3 6) by some method after stress relief.
  • the first crushed layer for example, the thickness is less than 2 ⁇ m, less than 1 ⁇ m, or 0.5 mm on the back surface of the semiconductor wafer 1 formed by back grinding. ; less than zm
  • 4 is removed by stress relief to increase the die bending strength of the chip, and the atomic level strained layer is exposed.
  • Chip by forming a fractured layer (eg less than 0.5 ⁇ m, less than 0.3 ⁇ m or less than 0.1 ⁇ m) 3 6 (or leaving part of the first fractured layer 4) It is possible to prevent contamination impurities from entering from the back surface of the semiconductor wafer 1 at the same time without lowering the bending strength of the semiconductor wafer 1 and to prevent the diffusion of the contamination impurities to the circuit forming surface of the semiconductor wafer 1. Therefore, it is possible to prevent the characteristic failure of the semiconductor element caused by the above. From this, it is possible to suppress a decrease in the yield of semiconductor products.
  • the third failure layer eg less than 0.5 ⁇ m, less than 0.3 ⁇ m or less than 0.1 ⁇ m
  • the atomic level strained layer has a plurality of fine strains, this atomic level layer also has the gettering function. That is, even in a configuration in which only the atomic level strained layer is formed on the pure crystal layer on the back surface of the semiconductor wafer 1 (a state in which the atomic level / only layer is exposed on the back surface of the semiconductor wafer 1), Intrusion of contaminating impurities can be prevented. In addition, since the fractured layer is very thin or substantially absent, the bending strength of the chip can be further improved.
  • the product shown in Fig. 15 is generated.
  • the integrated process 1 GM 2 shown in FIG. 20 is composed of a back grinder part, a dry polish part, a plasma discharge part, and a mount part.
  • the dry polishing method is exemplified for stress relief, but the CMP method or the chemi-ano-etchet method may be used.
  • the method of forming the third fractured layer 36 is exemplified as a method for forming the third fractured layer 36, but other methods for forming the third fractured layer 36 may be used.
  • the plasma method j [® part can be replaced with a sand plast part or a fine mesh stone part.
  • this integrated treatment BGM2 is provided in the well and discharge areas of the plasma discharge section.
  • Each part is provided with a loader 3 7 for carrying the semiconductor wafer 1 and an unloader 3 8 for carrying it out, and each part can be used as a stand-alone.
  • a transfer robot that transfers the semiconductor wafer 1 between the back grinder unit and the dry polish unit.
  • transfer port pots 40 0, 4 1 for transferring the semiconductor wafer 1 between the dry polish portion and the plasma portion, and between the plasma discharge portion and the wafer mount portion, respectively. Is equipped.
  • a loader 37 in the pack grinder unit is loaded with a hoop having a plurality of semiconductor wafers 1 mounted thereon, and then a single semiconductor wafer 1 is taken out of the hoop by the transfer robot 42 and processed in the back grinder unit S3 ⁇ 4R 4 Carry in.
  • semiconductor Ueno 1 chuck table 4 After mounting on 3 and vacuum-sucking, the back surface of the semiconductor wafer 1 is roughly ground to reduce the thickness of the semiconductor wafer 1 to a predetermined thickness (second thickness). Subsequently, the back surface of the semiconductor wafer 1 is finish-ground using the second abrasive, and the thickness of the semiconductor wafer 1 is reduced to a predetermined thickness (third thickness).
  • the first ridge layer 4 is formed on the back surface of the semiconductor wafer 1.
  • the semiconductor wafer 1 is unloaded from the back grinder section by the transfer robot 39 and transferred to the dry polish section, and further the semiconductor wafer 1 is dried by the transfer robot 44. Carry it to the a5R5 in the polish section. After the semiconductor wafer 1 is placed on the chuck table 45 and vacuum-sucked, the first fracture layer 4 is removed from the back surface of the semiconductor wafer 1.
  • the semiconductor wafer 1 is unloaded from the dry polishing section by the transfer robot 40 and transferred to the plasma discharge m3, and further, the semiconductor wafer 1 is transferred by the transfer robot 46. ⁇ to the plasma discharge section S3 ⁇ 4R6. 'Here, a microcrystalline defect layer (third fracture layer 3 6) is formed on the back surface of the semiconductor 1 wafer 1.
  • the semiconductor wafer 1 and the thread of 1 are finished, the semiconductor wafer 1 is unloaded from the plasma section by the transfer robot 41 and transferred to the wafer mount section, and the transfer robot 4 After vacuum suction of the back surface of the semiconductor wafer 1 by 7, the vacuum suction surface of the semiconductor wafer 1 is changed and the circuit formation surface is vacuum suctioned.
  • a semiconductor wafer 1 is attached to a dicing tape fixed and attached to an annular frame with its circuit forming surface as the upper surface, and then the semiconductor wafer 1 with its circuit forming surface as the upper surface is attached to the dicing tape. Adhere and peel off the adhesive tape BT1. Thereafter, the semiconductor wafer 1 is transferred to the unloader 38 in the wafer mount unit, and the semiconductor wafer 1 is taken out from the wafer mount unit and returned to the hoop.
  • the semiconductor wafer 1 can be processed from the back ground to the wafer mount in a short time, and after the stress relief, the semiconductor wafer 1 is continuously applied to the back surface of the semiconductor wafer 1. 3 Since the broken frame layer 3 6 is formed, it is possible to prevent contamination impurities from entering from the back surface of the semiconductor wafer 1.
  • the first to fourth methods are exemplified in the second embodiment.
  • the present invention is not limited to this, and the method from the back surface of the semiconductor wafer is used.
  • Other technologies that can prevent the entry of contaminating impurities can also be applied. 3 ⁇ 4 business availability
  • the present invention is performed after a pre-process for forming a circuit pattern on a semiconductor wafer and inspecting each chip one by one, and can be applied to a post-process for assembling a chip into a product.

Abstract

　第１研削材（例えば研磨微粉の粒度＃３２０から＃３６０）を用いて半導体ウエハ１の裏面を粗研削し、半導体ウエハ１の厚さを、例えば１４０μｍ未満、１２０μｍ未満または１００μｍ未満とした後、第３研削材（例えば研磨微粉の粒度＃３０００から＃１０００００）を用いて半導体ウエハ１の裏面をファイン仕上げ研削し、半導体ウエハ１の厚さを、例えば１００μｍ未満、８０μｍ未満または６０μｍ未満とし、半導体ウエハ１の裏面上に相対的に薄い第２破砕層５、例えば０.５μｍ未満、０.３μｍ未満または０.１μｍ未満の厚さの第２破砕層５を形成する。これにより、チップの抗折強度を低下させることなく、同時に半導体ウエハ１の裏面からの汚染不純物の浸入、さらに半導体ウエハ１の回路形成面への汚染不純物の拡散を防いで、半導体素子の特性不良を防ぐ。

Description

明 細 書 半導体集積回路装置の製造方法
技術分野
本発明は、 半導 ί植積回路装置の製造技術に関し、 特に、 半導体ウェハ上に回路パタ ーンの形成がほぼ完了した後、 半導体ウェハの裏面を研削するバックグラインドから、 半導体ウェハを 1個 1個のチップに切り分けるダイシング、 さらにチップをピックアツ プして基板に搭載するダイボンディングまでの半導体集積回路装置の製造に適用して有 効な技術に関するものである。 背景技術
例えば、 日本特開 2 0 0 3— 1 7 9 0 2 3号公報には、 ウェハ背面に対し実施される 背面研削処理およびエッチング処理を効率よく実施するため、 回路形成面に保護テープ が貼着されたウェハの背面をパックグラインデイング処理するグラインダ装置と、 この グラインダ装置でパックグラインディングされた背面をバックサイドエッチング処理す るパックサイドエツチング装置と、 ウェハをダイシングテープに転写すると共に保護テ ープをウェハから剥離させる転写装置とをインラインィヒした構成が開示されている。 また、 例えば、 日本特開 2 0 0 3— 1 3 3 3 9 5号公報 （米国公開第 2 0 0 3 / 0 7 7 8 5 4号） には、 外枠と、 この外枠内に設けられており内部にエアーが供給されるこ とにより形状変形させつつ を増減するゴム膜体とを設けており、 ゴム膜が ί«を増 大する際に、 ウェハとゴム膜との間に配設されたテープをその中央から外側に向け漸次 ウェハに向け押圧するよう形状変形する構成とされたウェハ固定用治具を用いて、 貝占付 け工程、 パックグラインド工程、 テープ貼替え工程、 ピックアップ工程、 ダイボンディ ング工程を実施する技術が記開示されている。
また、 例えば、 日本特開 2 0 0 3 - 1 5 2 0 5 8号公報 （米国公開第 2 0 0 3/ 0 8 8 9 5 9号） には、 保護テープに対して紫外線を照射する第 1の紫外線照射ユニットと 、 ウェハを位置決めする位置決めュニットと、 リングフレームと一体化するマゥントュ ニットと、 保護テープをウエノ、表面より剥離する保護テープ剥離ュニットと、 ダイシン グテープに対して紫外線を照 Iffる第 2の紫外線照射ュニットとを備えたウェハ転写装 置が開示されている。 発明の開示
半導体ウェハをパックグラインドし、 この半導体ウェハをダイシングにより各 チップに個片化し、 個片化されたチップを基板に搭载するダイボンディングまで の製造工程は、 以下のごとく進行する。
まず、 半導体ウェハの回路形成面に粘着テープを貼り付けた後、 半導体ウェハをダラ ィンダ装置に装着し、 回転する研削材を押し当てて半導体ウェハの裏面を研削すること により、 半導体ウェハの厚さを所定の厚さまで薄くする （バックグラインド工程） 。 続 いてウェハマウント装置にて半導体ウェハの裏面をリング状のフレームに固定されたダ ィシングテープに貼り付けると共に、 半導体ウエノヽの回路形成面から粘着テープを剥離 する (ウェハマウント工程) 。
次に、 半導体ウェハを所定のスクライブラインで切断し、 半導体ウエノ を各チップに 個片化する (ダイシング工程） 。 個片ィ匕されたチップは、 突き上げピンによりダイシン グテープを介してその裏面が押圧され、 これによりチップはダイシングテープから剥離 される。 突き上げピンと対向する上部にはコレット力 S位置しており、 剥離されたチップ はコレットにより吸着されて膽される （ピックアップ工程） 。 その後、 コレットに保 持されたチップは基板へ搬送されて、 ¾!¾上の所定の位置に接合される （ダイボンディ ング工程)
ところで、 電子 «の小型化、 薄型化が進むなかで、 それに搭載されるチップの, 化が要求されている。 また、 近年、 複数のチップを積層して 1つのパッケージに搭 H~ る積層型半導 # ^積回路装置が開発されており、 チップの薄型化への要求はますます高 まっている。 このため、 バックグラインド工程では、 半導体ウェハの厚さを、 例えば 1 0 0 μ πι未満とする研削が行われている。 研削された半導体ウェハの裏面は、 非晶質層 多結晶質層/マイクロクラック層/原子レべノ み層 （応力漸移層） /»結晶層か らなり、 このうち非晶質層 多結晶質層/マイクロクラック層が破砕層 （または結晶欠 陥層） である。 この破石 Φ層の厚さは、 例えば 1〜2 μ πι键である。
半導体ウエノ、の裏面に上記破碎層があると、 半導体ゥェハを個片化したチップの抗折 強度 （チップに単純曲げ応力を加えた時、 チップが破壌する時点の同応力値） が低下す るという問題が生ずる。 この ί¾ί強度の低下は、 厚さが 1 0 0 μ m未満のチップにおレヽ て顕著に現れる。 そこで、 パックグラインドに続いてストレスリリーフを行い、 破碎層 を除去して半導体ウェハの裏面を鏡面とすることにより、 チップの抗折強度の低下を防 いでいる。 ストレスリリーフでは、 例えばドライポリツシュ法、 CMP (Chemical Mec hanical Polishing) 法またはケミカノレエツチ法などが用いられる。 すなわち、 ストレ スリリーフには、 固定石 立による研削で不可避的に発生する石皮石層 （それにともなって 単結晶との界面に原子レベルひずみ層力 S発生する） を非固定 ΐ雄系の研削または研磨、 すなわち浮 立と研磨パッド （ドライポリッシュでは浮 蹄立は用いなレ、） によるポ リッシュ法や薬液によるゥエツトエッチング等が適用される。
ところが、 半導体ウェハの裏面の破碎層を除去すると、 半導体ウェハの裏面に付着し た汚染不純物、 例えば銅 (C u) 、 鉄 （F e ) 、 ニッケル （N i ) またはクロム (C r ) などの重金属不純物力 S容易に半導体ウェハ内へ浸入してしまう。 汚染不純物はガス配 管やヒータ線など、 あらゆる半導体製 ίϋ¾置に混入しており、 またプロセスガスも汚染 不純物の汚 原となりうる。 半導体ウエノヽの裏面から浸入した汚染不純物は、 さらに半 導体ウエノ、内を拡散して、 回路形成面近くの結晶欠陥に引き寄せられる。 回路形成面近 くにまで拡散した汚染不純物は、 例えば禁制帯中にキャリアの捕獲戰を形成し、 また 酸化シリコン /シリコン界面に固溶した汚染不純物は、 例えば界面雜を増加させる。 その結果、 汚染不純物に起因する半導体素子の特性不良が生じて、 半導体製品の製造歩 留まりの低下が引き起こる。 例えば半導体不揮発性メモリであるフラッシュメモリでは 、 汚染不純物に起因した Erase/Write時の不良セクタが多くなり、 救済セクタ数が足り ずに特 不良が発生する。 また、 例えば一般の D RAM (Dynamic Random Access Memo ry) および疑似 S RAM (Static Random Access Memory) では、 汚染不純物に起因し た Refresh特性や Self Refresh特性の劣化等のリーク系不良が発生する。 フラッシュ 系のメモリではデータリテンション (Data Retention) 不良が発生する。
すなわち、 バックグラインド後のストレスリリーフによって、 チップのお浙強度を確 保することができるが、 このストレスリリーフでは石皮石層が無くなるため、 半導体ゥェ ハの裏面からの汚染不純物の侵入に対するゲッタリング効果が低下する。 回路形成面付 近まで汚染不純物の拡散力 ¾iむと半導体素子の特性が変動して動作不良となる：^があ る。 半導体ウェハの裏面に破碎層を残しておくと、 この破碎層によって半導体ウェハの 裏面に付着した汚染不純物の をくい止めることができるが、 チップの fe¾亓強度の低 下を防ぐことができない。
本実施の形態に開示された一つの発明の一つの目的は、 汚染不純物に起因する半導体 製品の製 ^留まりの低下を抑えることのできる技術を ¾ftすることにある。
本実施の形態に開示された一つの発明の一つの目的は、 チップの抗折強度の低下を防 レ、で、 半導(«品の製 留まりの向上を実現することのできる技術を することに ある。
本発明の Ιϋ ならびにその他の目的と新規な糊敷は、 本明細書の記述および添付図面 力 明らかになるであろう。
すなわち、 本願に開示された一つの発明は、 半導体ウェハを薄膜化する際、 その裏面 に、 例えば厚さ 0. 5 m未満、 0 . 3 111未満または0. 1 μ m未満の相対的に薄いゲ ッタリング機能を持つ破碎層カ S形成され、 かつ、 半導体ウェハを分割あるいはほぼ分割 して （回転ブレードによるダイシングに限定されなレヽ。 例えばレーザによる分割等が可 能である。 ） チップ化した後の抗折強度力 S確保されるように、 固 辩立を有する研削材 で半導体ウェハの裏面を研削するものである。
また、 本願に開示された他の一つの発明は、 半導体ウェハを薄膜化する際、 固定 ΐ群立 を有する研削材で半導体ウェハの裏面を研削することで形成された破碎層を除去し （ス トレスリリーフ） 、 半導体ウエノヽを分割あるいはほぼ分割してチップ化した後の抗折強 度を確保し、 その後、 半導体ウェハの裏面に、 例えば厚さ 0. 5 i m未満、 0. 3 μ πι未 満または 0. 1 μ πι未満の相対的に薄いゲッタリング機能を持つ破砕層を改めて形成す るものである。
上記した発明によれば、 薄膜化された半導体ウェハを分割あるいはほぼ分割し チップ化した後の抗折強度を確保しつつ、 半導体ウェハの裏面からの汚染不純物 の浸入を防ぎ、 さらに半導体ウェハの回路形成面への汚染不純物の拡散を防いで、 半導体素子の特性不良の発生を抑えることができる。 固定砥粒を有する研削剤で 破碎層を形成する場合は、 プロセスが容易である。 一方、 ス トレスリ リーフ後に 改めて破碎層を形成する場合は、 チップの抗折強度を向上させることができる。 また、 以下に本願において開示される発明のうち、 他の代表的なものを項に分けて説 明すれば、 次のとおりである。 ■
1 . 以下の工程を含む半導体集積回路装置の製造方法；
( a ) 第 1の厚さを有する半導体ウェハの第 1の主面上に回路パターンを形成する工程 ( b ) 固定 ί辩立を有する第 1研削材を用いて前記半導体ウェハの第 2の主面を研削し、 tiff己半導体ウェハを第 2の厚さとする工程；
( c ) 編己第 1研削材ょりも粒子径が小さレ、固定石嫩を有する第 3研削材を用レ、て編己 半導体ウェハの tUlB第 2の主面を研削し、 編己半導体ウェハを第 4の厚さとし、 爾己半 導体ウェハの編己第 2の主面に第 2破枠層を形成する工程；
( d ) 嫌己半導体ウェハをダイシングし、 編己半導体ウェハをチップに個片化する工程
2 . 以下の工程を含む半導体集積回路装置の製造方法；
(•a ) 第 1の厚さを有する半導体ウェハの第 1の主面上に回路パターンを形成する工程 ( b ) 固定石辩立を有する第 1研削材を用いて 半導体ウェハの第 2の主面を研削し、 ttjf己半導体ウェハを第 2の厚さとする工程；
( c ) ItJf己第 1研削材ょりも粒子径が小さい固定 ®ji立を有する第 2研削材を用いて t&f己 半導体ウェハの嫌 3第 2の主面を研削し、 編己半導体ウェハを第 3の厚さとし、 編己半 導体ウェハの jf己第 2の主面に第 1破砕層を形成する工程；
( d ) 前記半導体ウェハの ffft己第 2の主面の前記第 1破碎層を除去する工程；
( e ) 前記半導体ウェハの前記第 2の主面に第 3破枠層を形成する工程；
( f ) tiff己半導体ウェハをダイシングし、 tiff己半導体ウェハをチップに個片化する工程 また、 以下に本願において開示される発明のうち、 他の代表的なものを項に分けて説 明すれば、 次のとおりである。
1 . 以下の工程を含む半導体^ ¾回路装置の製造方法；
( a ) 第 1の厚さを有する半導体ウェハの第 1の主面上に回路パターンを形成する工程
( b ) 固定石嫩を有する第 1研削材を用レ、て觸己半導体ウェハの第 2の主面を研削し、 嫌己半導体ウェハを第 2の厚さとする工程；
(c) 編己第 1研削材よりも粒子径が小さい固定石嫩を有する第 2研削材を用いて嫌己 半導体ウェハの編己第 2の主面を研削し、 龍己半導体ウェハを第 3の厚さとする工程；
(d) 謝己半導体ウェハをダイシング （チップ領域に分離） し、 歸己半導体ウェハをチ ップに個片化する工程、
ここで、 ΙίίΙΞ第 2研削材の研磨微粉の粒度は # 3000から #100000である。
2. 以下の工程を含む半導体集積回路装置の製造方法；
( a ) 第 1の厚さを有する半導体ウェハの第 1の主面上に回路パターンを形成する工程 (b) 固定石辩立を有する第 1研削材を用いて t&t己半導体ウェハの第 2の主面を研削し、 tiff己半導体ウェハを第 2の厚さとする工程；
(c) 嫌己第 1研削材ょりも粒子径が小さい固; ¾醉立を有する第 2研削材を用いて觸己 半導体ウェハの HB第 2の主面を研削し、 鍵己半導体ウェハを第 3の厚さとし、 嫌己半 導体ウェハの前記第 2の主面に第 1皮碎層を形成する工程；
(d) tfif己半導体ウェハの嫌己第 2の主面の嫌己第 1破碎層を除去する工程；
( e ) 前記半導体ウェハの前記第 2の主面に第 2破碎層を开$成する工程；
(f) 編己半導体ウェハをダイシング （チップ領域に分離） し、 編己半導体ウェハをチ ップに個片化するェ
3. 本願に開示された一つの発明は、 半導 «積回路装置の製造方法において、 最終 の裏面研削を主要な固定 ®(S径がほぼ 4ミクロンから 6ミクロンの研削材またはそれよ りも微細な研削材を用いることにより、 裏面に非完全結晶層を残し、 不純物トラップ層 として利用するものである。
1. 上記項 3において、 主要な固定砥; |ί立径がほぼ 2ミクロンから 4ミクロンまたは それよりも微細である。
2. 上記項 3において、 主要な固定砥粒径がほぼ 0. 5ミクロン前後またはそれよ りも微細である。 '
3. 上記項 3におレ、て、 主要な固定石氐粒径がほぼ 2ミクロンまたはそ;^よりも微細 である。
4. 上記項 3にお！/、て、 主要な固定石氐粒径がほぼ 1ミクロンまたはそれよりも微細 である。
5. 上記項 3におレ、て、 主要な固定石 g粒径がほぼ 0 . 5ミクロンまたはそ; Tbよりも 微細である。
6 . 本願に開示された一つの発明は、 半導纏積回路装置の製造方法において、 裏 面研削後に、 一度破碎層 （第 1破碎層） を実質的に除去し、 再度新たに破碎層
(第 2破碎層） を付加するものである。
7 . 上記項 1 0において、 前記第 2破砕層の厚さは前記第 1破碎層の厚さよりも薄 レ、。
8 . 上記項 1 0または 1 1において、 前記第 1破碎層および前記第 2破枠層は異な るやり方で生成される。
9 . 上記項 1 0または 1 1において、 前記第 1破碎層およぴ前記第 2破碎層は同様 なやり方 （たとえば異なる粒径の固定砥粒を用いた研削で形成される） で生成
• さ る。
図面の簡単な説明
図 1は、 半導体集積回路装置の製造方法の工程図である。
図 2は、 半導体集積回路装置の製造工程中の要部側面図である。
図 3は、 半導体ウェハの裏面側部分の要部拡大断面図である。
図 4は、 半導体ウェハの裏面側部分の要部拡大断面図である。
図 5 ( a ) ， ( b ) および （c ) は、 それぞれチップの抗折強度と半導体ゥェ ハの裏面の仕上がり粗さとの関係を示すグラフ図、 半導体ウェハの裏面の仕上が り粗さと研削材の粒子径との関係を示すグラフ図、 破碎層の厚さと研削材の粒子 径との関係を示すグラフ図である。
図 6は、 図 2に続く半導体集積回路装置の製造工程中の要部側面図である。 図 7は、 図 6に続く半導体集積回路装置の製造工程中の要部側面図である。 図 8は、 図 7に続く半導体集積回路装置の製造工程中の要部側面図である。 図 9は、 図 8に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 0は、 図 9に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 1は、 図 1 0に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 2は、 図 1 1に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 3は、 図 1 2に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 4は、 図 1 3に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 5は、 図 1 4に続く半導体集積回路装置の製造工程中の要部側面図である。 図 1 6は、 半導体集積回路装置の製造方法におけるバックグラインドからゥェ ハマウントまでで用いる一貫処理装置の説明図である。
図 1 7は、 半導体集積回路装置の製造方法の工程図である。 .
図 1 8の （a ) , ( b ) および （c ) は、 それぞれ半導体集積回路装置の製造 方法におけるドライポリッシュ法、 CM P法およびスピンエッチ法によるストレ スリ リーフを説明する装置の説明図である。
図 1 9は、 半導体ウェハの裏面側部分の要部拡大断面図である。
図 2 0は、 半導体集積回路装置の製造方法におけるバックグラインドからゥェ ハマウントまでで用いる他の一貫処理装置の説明図である。
'図 2 1は、 固定砥粒の要部断面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。 なお、 以下の実 施の形態においては便宜上その必要があるときは、 複数のセクションまたは実施 の形態に分割して説明するが、 特に明示した場合を除き、 それらはお互いに無関 係なものではなく、 一方は他方の一部または全部の変形例、 詳細、 補足説明等の 関係にある。 また、 以下の実施の形態において、 要素の数等 （個数、 数値、 量、. 範囲等を含む） に言及する場合、 特に明示した場合および原理的に明らかに特定 の数に限定される場合等を除き、 その特定の数に限定されるも'のではなく、 特定 の数以上でも以下でも良い。 さらに、 以下の実施の形態において、 その構成要素 (要素ステツ: 等も含む） は、 特に明示した場合および原理的に明らかに必須で あると考えられる場合等を除き、 必ずしも必須のものではないことは言うまでも ない。 同様に、 以下の実施の形態において、 構成要素等の形状、 位置関係等に言 及するときは、 特に明示した場合および原理的に明らかにそうでないと考えられ る場合等を除き、 実質的にその形状等に近似または類似するもの等を含むものと する。 このことは、 上記数値および範囲についても同様である。 また、 本実施の 形態を説明するための全図において同一機能を有するものは同一の符号を付し、 その繰り返しの説明は省略する。 また、 本実施の形態で用いる図面においては、 平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、 以下の実施の形態において、 半導体ウェハと言うときは、 S i (シリコ ン） 単結晶ウェハを主とするが、 それのみではなく、 S O I (Silicon on Insu lator) ウェハ、 集積回路をその上に形成するための絶縁膜基板等を指すものと する。 その形も円形またはほぼ円形のみでなく、 正方形、 長方形等も含むものと する。 さらに、 ガス、 固体または液体の部材に言及するときは、 そこに明示され た成分を主要な成分の一つとするが、 特にそのように明記した場合または原理的 に明らかな場合を除き、 その他の成分を除外するものではない。
また、 固定砥粒を有する研削材の代表例は、 いわゆる砥石であり、 研削材であ る複数の微細な砥粒と、 その複数の砥粒を結合する結合材とを有する構成とされ でいる。 固定砥粒の要部断面図の一例を図 2 1に示す。 符号 5 0はダイヤモンド 等からなる砥粒、 符号 5 1は結合材を示している。 結合材には、 長石およぴ可熔 性粘土などの混合物、 良質の合成樹脂 （合成ゴムや天然ゴム以外のもの） 等があ る。 固定砥粒を有する研削材を用いた研削工程では、 砲粒が固定されており、 半 導体ウェハの研削される面 （被研削面） に機械的力が加わるので、 半導体ウェハ の被研削面に破碎層が形成される。 本実施の形態の 1つの研削処理は、 これを応 用したもので固定抵粒を有する研削材を用いて半導体ウェハの被研削面に上手く 破砕層を形成するようにしている。 固定砥粒に対して浮遊砥粒がある。 浮遊 ®粒 は、 スラリ等に含まれる研磨粉のことで、 この浮遊砥粒を用いた場合は、 砥粒が 固定されていないので半導体ウェハの被研磨面に破砕層が形成されないのが普通 である。 いわゆるポリツシングは、 研磨布のみで研磨 （ドライポリッシュ） する 場合を含めて、 破砕層を形成しない点で、 便宜上、 この浮遊砥粒を用いた研磨に 分類される。
(実施の形態 1 )
本実施の形態 1による半導体集積回路装置の製造方法を図 1から図 1 5を用い て工程順に説明する。 図 1は半導体集積回路装置の製造方法の工程図、 図 2およ ぴ図 6から図 1 5は半導体集積回路装置の製造工程中の要部側面図、 図 3および 図 4は半導体集積回路装置の裏面側部分の要部拡大断面図、 図 5 ( a ) , ( b ) および （c ) は、 それぞれチップの抗折強度と半導体ウェハの裏面の仕上がり粗 さとの関係を示すグラフ図、 半導体ウェハの裏面の仕上がり粗さと研削材の粒子 径との関係を示すグラフ図、 破枠層の厚さと研削材の粒子径との関係を示すグラ フ図である。 また、 図 1 6はパックグラインドからウェハマウントまでで用レヽる 一貫処理装置の説明図である。 なお、 以下の説明では、 半導体ウェハ上に回路パ ターンを形成した後のバックグラインドから基板上に個片化したチップを接合す るダイボンディング、 さらに積層された複数のチップを樹脂などで保護する封止 などの各工程について説明する。
まず、 半導体ウェハの回路形成面 （第 1の主面） に集積回路を形成する （図 1の議 回路形成工程 P 1 ) 。 半導体ウェハはシリコン単結晶からなり、 その直径は、 例えば 3 0 O mm, 厚さ （第 1の厚さ） は、 例えば 7 0. 0 μ πι以上 （ウェハ工程への投入時の値 ) である。
次に、 半導体ウエノ、上に作られた各チップの良'不良を判定する （図 1のウェハテス ト工程 Ρ 2 ) 。 まず、 半導体ウェハを測定用ステージに載置し、 集積回路の電極パッド にプローブ （^ f) を繊 させて入力 から信号波形を入力すると、 出力端子から信 号波形が出力される。 これをテスタ二が読み取ることによりチップの良 ·不良が判定さ れる。 ここでは、 集積回路の全電極パッドに合わせてプローブを配置したプローブカー ドが用レヽられ、 プローブカードからは各プローブに対応する信 泉が出ており、 テスタ —に接続されている。 不良と判断されたチップには、 不良のマーキングが打たれる。 次に、 半導体ウェハの回路开成面に粘着テープ (Pressure-Sensitive adhesive tape) を貼り付ける （図 1の粘着テープ貼着工程 P 3 ) 。 ここで粘着テープは自己剥離型テー プ、 すなわち UV硬化型 (UV cure type) でも熱硬化型でも E B硬化型でもよいし、 非 UV硬化型感圧接着テープ、 すなわち UV硬化型でも熱硬化型でも E B硬化型でもな!/ヽ 一般の粘着テープ （非自己剥离醒テープ） でもよレ、。 非自己剥画テープの は、 自 己剥离針生は禾 ij用できないが、 ウェハの回路形成面に紫外線 （エネノレギー IS照射また〖幼口 熱） を照射する に発生する不揮発性メモリ等のメモリ系回路への書き込み情報の変 ィ匕、 特性シフト、 ポリイミド層等の表面保護部材または酉 S;線 椽部材等の表面特性の不 所望な変化を回避することができるという長所がある。 以下では非自己剥离煙テープの例につ！、て説明する。 粘着テープには粘着剤が塗布さ れており、 これにより粘着テープは半導体ウエノ、の回路形成面と貼着する。 粘着テープ は、 例えばポリオレフインを とし、 アクリル系の粘着剤が塗布され、 さらにその上 にポリエステルからなる剥寫附が貼られている。 剥富附は、 例えば隹形紙であり、 剥離 材を剥がして粘着テープは半導体ウェハに貼り付けられる。 粘着テープの厚さは、 例え ば 1 3 0から 1 5 0 μ πι、 粘着力は、 例えば 2 0から 3 0 g Z 2 0 mm ( 2 0 mm幅の テープが剥離する際の強度で表示） である。 なお、 剥离餅才がなく、 基板の背面を離形処 理した粘着テープを用レ、てもよレ、。
次に、 半導体ウェハの裏面 （回路形成面と反対側の面、 第 2の主面） を研削して、 半 導体ウェハの厚さを所定の厚さ、 例えば 1 0 0 m未満、 8 0 μ m未満または 6 0 μ m 未満とし、 半導体ウェハの裏面に破碎層を形成する （図 1のパックグラインド工程 P 4 ) 。 このバックグラインドでは、 以下に説明する粗研削、 仕上げ ¾f削およびフアイン仕 上げ研削を順次行う。
まず、 図 2に示すように、 半導体ウェハ 1の裏面を粗研削する。 半導体ウェハ 1をグ ラインダ装置に搬送し、 半導体ウェハ 1の回路形成面をチヤックテーブル 2に真空吸着 した後、 半導体ウェハ 1の裏面に回転する第 1研削材 （例えば研磨敷粉の 3 2 0 から # 3 6 0：研磨または研削石辩立の径を表す粒度 #は TO等を製造する際のダイヤモ ンド砥石をふるいにかける際のふるいの目の大きさに対応する。 言い換えると、 主要な 石嫩の径に対応する。 例を示すと、 # 2 8 0の粒径はほぼ 1 0 0 μ πι禾 1^、 # 3 6 0の 立径はほぼ 4 0力、ら 6 0 μ m禾 MJ 、 # 2 0 0 0の $立径はほぼ 4から 6 μ m¾¾、 # 4 0
0 0の求立径はほぼ 2力、ら 4 μ m程度、 # 8 0 0 0の $立径はほぼ 0 . 2 μ m¾gである。 本願では、 これに準拠して、 頻;立の径を記載する。 なお、 # 3 2 0以下に関しては J I
S規格がある。 ) 3を押し当てて粗研削することにより、 半導体ウェハ 1の厚さを所定 の厚さ （第 2の厚さ） まで減少させる。 第 1研削材は、 固定 ®|Sを有する研削'材であり 、 この且研削により半導体ウェハ 1は、 例えば 6 0 0から 7 0 0 μ m¾¾研削される。 また、 この粗研削により残る半導体ウエノヽ 1の第 2の厚さは、 例えば 1 4 0 β m未満が 適切な範囲と考えられる （他の条件によってはこの範囲に限定されないことはもとより である） 。 また、 量産に適した範囲としては 1 2 0 μ πι未満が考えられるが、 さらに 1
0 0 u m未満の範囲が最も好適と考えられる。 半導体ウェハ 1の回路形成面には粘着テ ープ B T 1力 S貼り付けてあるので、 集積回路力 S破壊されることはない。 なお、 上記第 1 研削材の粒度範囲は一般的なプロセスでは、 # 1 0 0以上 # 7 0 0未満が適切と考えら れる。
続いて、 半導体ウェハ 1の裏面を仕上げ研削する。 ここでは ΙίίΙΕ図 2と同様のグライ ンダ装置を用!/ヽて半導体ウェハ 1の回路形成面をチヤックテーブルに真空吸着した後、 半導体ウェハ 1の裏面に回転する第 2研削材 （例えば ¾F齄敷粉の $娘 # 1 5 0 0から # 2 0 0 0 ) を押し当てて仕上げ 削することにより、 上記粗研削時に生じた半導体ゥェ ハ 1の裏面の歪みを除去すると同時に、 半導体ウェハ 1の厚さを所定の厚さ （第 3の厚 さ） まで減少させる。 第 2研削材は、 固定 立を有する研肖 IJ材であり、 この仕上げ研削 により半導体ウェハ 1は、 例えば 2 5から 4 0 μ mg^研削される。 また、 この仕上げ 研削により残る半導体ウェハ 1の第 3の厚さは、 例えば 1 1 0 μ m未満が適切な範囲と 考えられる （他の条件によってはこの範囲に限定されないことはもとよりである） 。 ま た、 量産に適した範囲としては 9 0 μ m未満が考えられるが、 さらに 7 0 μ m未満の範 囲が最も好適と考えられる。
図 3 ( a ) に、 上記第 1研削材を用いて粗研削された半導体ウェハ 1の裏面側部分の 要部拡大断面図を示し、 同図 （b ) に、 上記第 2研削材を用いて仕上げ研削された半導 体ウェハ 1の裏面側部分の要部拡大断面図を示す。 粗研削では、 半導体ウエノ、 1の裏面 の糸 結晶層上に原子レベル歪み層およ 皮碎層 （非晶質層/多結晶質層/マイクロク ラック層） 力形成される。 さらに、 仕上げ研削においても、 半導体ウェハ 1の裏面の純 粋結晶層上に原子レベル歪み層およ «碎層 （非晶質層 4 a Z多結晶質層 4 b Zマイク 口クラック層 4 c ；第 1の層） 4が形成される力 粉辛結晶層、 原子レベル歪み層およ び第 1 ί皮碎層 4の厚さは、 それぞれ半且研削後の糸¾ 結晶層、 原子レベル歪み層およ 皮 碎層の厚さよりも薄くなる。 この第 1破石層 4の厚さは、 例えば 2 μ m未満が適切な範 囲と考えられる （他の条件によってはこの範囲に限定されないことはもとよりである） 。 また、 量産に適した範囲としては 1 m未満が考えられるが、 さらに 0 . 5 μ πι未満 の範囲が最も好適と考えられる。
続いて、 半導体ウェハ 1の裏面をファイン仕上げ ¾F削する。 ここでは Ιΐίΐ己図 2と同様 のグラインダ装置を用いて半導体ウェハ 1の回路形成面をチヤックテーブルに真空吸着 した後、 半導体ウェハ 1の裏面に回転する第 3研削材を押し当ててファイン仕上け 削 することにより、 半導体ウェハ 1の厚さを所定の厚さ （第 4の厚さ） まで減少させる。 第 3研削材も、 固定石蹄立を有する研削材であり、 このファイン仕上げ^ 1削により半導体 ウエノ、 1は、 例えば 3から 5 μ mag研削される。 また、 このファイン仕上げ ¾f削によ り残る半導体ウェハ 1の第 4の厚さは、 例えば 1 0 0 μ m未満が適切な範囲と考えられ る （他の条件によってはこの範囲に限定されないことはもとよりである） 。 また、 * に適した範囲としては 8 0 μ m未満が考えられるが、 さらに 6 0 m未満の範囲が最も 好適と考えられる。 上記第 3研削材の研磨微粒の粒度は、 例えば # 3 0 0 0から # 1 0 0 0 0 0が適切な範囲と考えられる （他の条件によってはこの範囲に限定されないこと はもとよりである） 。 また、 量産に適した範囲としては # 4 0 0 0から # 5 0 0 0 0が 考えられるが、 さらに # 5 0 0 0から # 2 0 0 0 0の範囲が最も好適と考えられる。 本 実施の形態 1では、 例えば # 8 0 0 0またはそれ以上を使用しており、 この第 3研削材 の研磨微粒の粒度の下限は、 チップの抗折強度を考慮して決められ、 その上限はゲッタ リング効果を考慮して決められている。
図 4に示すように、 上記フアイン仕上げ研削では、 半導体ウェハ 1の蓦面の純粋結晶 層上に原子レベル歪み層および第 2破枠層 （非晶質層 5 a /多結晶質層 5 b Zマイク口 クラック層 5 c ；第 2の層） 5が形成され、 原子レベル歪み層おょぴ第 2破砕層 5のそ れぞれの厚さは、 それぞれ仕上げ研削後の原子レベル歪み層および第 1破碎層 4の厚さ よりも薄く形成される。 半導体ウェハ 1の裏面に、 例えば純粋なシリコン結晶構造部分 が露出した ¾ ^は、 半導体ウェハ 1の裏面に汚染不純物、 例えば重金属不純物など力 S付 着すると、 容易に半導体ウェハ 1へ浸入してしまう。 半導体ウェハ 1に浸入した汚染不 純物は、 半導体ウェハ 1内を拡散して半導体ウェハ 1の回路形成面へ達し、 回路形成面 に形成された半導体素子の特性不良を引き起こす問題がある。 そこで、 本実施の形態 1 では、 あえて半導体ウェハ 1の裏面上に第 2破碎層 5を形成し、 汚染不純物が第 2破砕 層 5によって捕獲されるようにしている。 これにより、 半導体ウェハ 1への汚染不純物 の浸入および拡散を抑えることができる。 重金属の中でも C uは、 その拡散係数が 6 .
8 X 1 0 _ 2/ s e c (at 1 5 0 °C) であり他の重金属の拡散係数 （例えば F eの拡散 係数は 2. 8 X 1 0 13Z s e c (at 1 5 0 °C) ) と比して高く、 半導体ウェハ 1の回 路形成面へ達しやすいことから、 半導体素子の特性不良を引き起こす主な汚染不純物の
1つであると考えられる。 この C uの侵入源には、 例えばダイシングテープの接着材層 やダイボンディング用の接着材層を挙げること'ができる。 これら接着材層中には、 種々 の不純物や異物 （フイラ一） とともに微量の C uが混入している：^があり、 しかもこ れら接着材層は半導体ウェハ 1やチップの裏面に直接接することから C uの浸入は容易 である。
ところで、 例えば図 5 ( a ) に示すように、 チップ抗折強度の m i n値は半導体ゥェ ハ 1の裏面の仕上がり粗さが小さくなるに従レヽ、 すなわち研削材の研磨敷粉の粒度 （た とえば日本工業規格 J I S R 6 0 0 1参照） が大きくなるに従い大きくなり、 半導体ゥ ェハ 1の裏面を、 例えばドライポリッシュにより鏡面仕上げした時にチップ抗折強度の m i n値は最大値となる。 これは、 図 5 ( b ) に示すように、 研削材の研歸粉の $娘 が大きくなるに従レヽ、 研肖 (J材に付着するする砥石のダイャモンド粒子の粒子径が小さく なり、 半導体ウェハ 1の裏面 （仕上がり面） の粗さが小さくなることによる。 さらに言 えば、 図 5 ( c ) に示すように、 上記仕上がり面の粗さが小さくなることにより破碎層 の厚さが薄くなつて、 これがチップの抗折強度の向上をもたらす。 しカゝし、 ゲッタリン グ効果を持つ上 Ϊ35皮碎層の厚さが薄くなるに従レ、ゲッタリング効果は低 し、 例えばド ライポリッシュにより半導体ウェハ 1の裏面を鏡面仕上げした時には、 このゲッタリン グ効果が無くなるため、 半導体ウェハ 1の裏面から汚染不純物が浸入し、 半導体ウェハ 1の回路形成面へ拡散して、 半導体素子の特性不良が発生する。 このため、 第 3研削材 を用!/ヽたフアイン仕上げ研削では、 チップの抗折強度とゲッタリング効果とをある 両立することのできる第 2破砕層 5の厚さおよ mt上がり粗さを選択することが必要で ある。
これらのことを踏まえて、 上記第 2鶴層 5の厚さは、 例えば 0. 5 μ m未満 （すな わち、 チップの抗折強度を確保するためには比較的厚めの方が有利である） が適切な範 囲と考えられる （他の条件によってはこの範囲に限定されないことはもとよりである） 。 また、 量産に適した範囲としては 0. 3 / m未満が考えられるが、 さらに 0. l / m未 満 （汚染不純物の浸入およ υ¾£散を防ぐことのできる下陋直以上であれば問題なレヽから である） の範囲が最も好適と考えられる。 なお、 ここで第 2破碎層 5の厚さとは、 例え ば膜厚測定計を用いて半導体ウェハ 1内の複数箇所 （例えば 5点または 1 0点） におけ る第 2破碎層 5の厚さを測定し、 その複数箇所 （例えば 5点または 1 0点） の平均値か ら求めた平均の厚さ （例えば図 4に示す d l ) である。 また、 上記第 2破碎層 5の仕上がり粗さ （例えば第 2破碎層 5の表面の最大振幅） は 、 例えば 0. 1 m未満が適切な範囲と考えられる。 また、 量産に適した範囲としては 0. 05 m未満が考えられるが、 さらに 0. 0 1 m未満の範囲が最も好適と考えられ る。 なお、 ここで第 2破碎層 5の仕上がり粗さとは、 例えば表面粗さ計を用いて半導体 ウェハ 1内の複数箇所 （例えば 5点または 1 0点） における第 2破碎層 5の表面の最大 振幅 （例えば図 4に示す r l) を測定し、 その複数箇所 （例えば 5点または 1 0点） の 平均値から求めた平均の粗さである。 ドライポリッシュによる仕上がり粗さは、 例えば 、 ほぼ 0. 000 1 πιと等価である。
このように、 上記パックグラインドにより、 半導体ウェハ 1の厚さを、 例えば 1 00 β m未満、 80 β m未満または 60 ^ m未満に研削し、 半導体ウェハ 1の裏面上に相対 的に薄レ、第 2破碎層 5、 例えば 0 · 5 μ m未満、 0. 3 μ m未満または 0. 1 μ m未満の 厚さの第 2破砕層 5を形成することにより、 チップの抗折強度を低下させることなく、 同時に半導体ウェハ 1の裏面からの汚染不純物の浸入を防レ、で、 汚染不純物に起因した 半導体素子の特性不良を防ぐことができる。 これにより、 半導体製品の製 ^留まりの 低下を抑えることができる。 し力も、 バックグラインド工程において、 大きく異なるよ うな工程を ϋ¾口することもないのでプロセスの単純化が可能である。
なお、 上記バックグラインドでは、'第 1研削材 （例えば ¾F顧敷粉の粒度 # 3 20から
# 360) 、 第 2研削材 （例えば研磨敷粉の粒度 # 1 500から # 2000) および第 3研削材 （例えば" W顧散粉の粒度 # 3000から # 1 00000) の 3つの研削材を用 いて半導体ウェハ 1の裏面を順次研削することにより、 半導体ウェハ 1を所定の厚さ （ 第 4の厚さ） まで薄くし、 さらに半導体ウェハ 1の裏面上に第 2破碎層 5を形成したが 、 例えば第 1研削材 （例えば研顧敷粉の粒度 # 320から # 360) および第 3研削材 (例えば研磨敷粉の 3000から # 1 00000) の 2つの研削材を用いて半導 体ウェハ 1の裏面を順次研削することもできる。 これにより、 さらにパックグラインド 工程の単純化が可能である。 以下に、 第 1研削材 （例えば研磨敷粉の粒度 # 320から
# 360) および第 3研削材 （例えば研簡嫩のネ娘 # 3000力ら # 1 00000) の 2つの研削材を用いたパックグラインドにつ！/、て説明する。
まず、 前述した第 1研削材 3を用いたネ且研削と同様にして、 半導体ウェハ 1の裏面を 粗研削することにより、 半導体ウ ハ 1の厚さを所定の厚さ （第 2の厚さ） まで減少さ せる。
続レ、て、 半導体ウェハ 1の裏面をフ了ィン仕上げ^削する。 ここでは tin己図 2と同様 のグラインダ装置を用いて半導体ウェハ 1の回路形成面をチヤックテーブルに真空吸着 した後、 半導体ウェハ 1の裏面に回転する第 3研削材を押し当ててフアイン仕上げ研削 することにより、 半導体ウェハ 1の厚さを所定の厚さ （第 4の厚さ） まで?咸少させる。 前述した第 2研削材 （例えば研磨微粉の粒度 # 1 5 0 0から # 2 0 0 0 ) を用いた仕上 げ研削を行っていないので、 このファイン仕上げ ¾F削により半導体ウエノ、 1は、 例えば 2 5〜4 0 m¾g研削されて、 半導体ウェハ 1の第 4の厚さは、 例えば 1 0 0 μ m未 満、 8 0 m未満または 6 0 μ m未満となる。 また、 半導体ウェハ 1の裏面上に、 例え ば 0. 5 μ m未満、 0. 3 m未満または 0. 1 μ m未満の厚さの第 2破砕層 5が形成さ れる。
次に、 半導体ウェハ 1を洗浄し、 乾燥させた後 （図 1の洗浄'乾燥工程 P 5 ) 、 図 6 に示すように、 半導体ウェハ 1をダイシングテープ D T 1に貼り替える （図 1のウェハ マウント工程 P 6 ) 。 まず、 ウエノ、搬送治具により半導体ウェハ 1を真空吸着し、 その まま ェハマウント装置へ搬送する。 ウェハマウント装置に搬送された半導体ウェハ 1 は、 ァライメント部へ送られてノツチまたはオリフラのァライメントが行われ、 その後 、 半導体ウェハ 1はウェハマウント部へ送られてウェハマウントが行われる。 ウェハマ ゥントでは、 予めダイシングテープ D T 1を貼り付けた環状のフレーム 6を用意してお き、 このダイシングテープ D T 1にその回路形成面を上面にして半導体ウェハ 1を貼着 する。 ダイシングテープ D T 1は、 例えばポリオリフィンを謝とし、 アクリル系 UV 硬ィ匕タイプの粘着剤が塗布され、 さらにその上にポリエステルからなる剥离餅才が貼り付 けられている。 剥離 i才は、 例えば離形紙であり、 剥離材を剥がしてダイシングテープ D T 1は半導体ウェハ 1に貼り付けられる。 ダイシングテープ D T 1の厚さは、 例えば 9 0 μ πι、 粘着力は、 例えば UV照射前 2 0 0 g / 2 5 mm、 UV照射後 1 0から 2 0 g / 2 5 nmiである。 なお、 剥離材がなく、 基板の背面を離形処理したダイシングテープ を用いてもよい。
次いで、 半導体ウェハ 1が装着されたフレーム 6は粘着テープ剥離部へ送られる。 こ こでは、 半導体ウェハ 1と粘着テープ B T 1が剥離される。 このように半導体ウェハ 1 をフレーム 6に貝占り直すのは、 後のダイシングェ程で半導体ウエノ、 1の回路形成面に形 成されてレ、るァライメントマークを基準としてダイシングを行うため、 ァライメントマ ークが形成されている回路形成面を上面とする必要がある。 なお、 粘着テープ BT1が 剥離されても、 フレーム 6に貼り付けられたダイシングテープ D T1を介して半導体ゥ ェハ 1を固定しているので、 半導体ウェハ 1の反りが表面化することはない。
次に、 図 7に示すように、 半導体ウェハ 1をダイシングする (図 1のダイシング工程 P 7) 。 半導体ウェハ 1はチップ SC1に個片ィヒされるが、 個片ィヒされた後も各チップ SC1はダイシングテープ DT 1を介してフレーム 6に固定されているため、 整列した 状態を維持している。 まず、 半導体ウェハ 1をウェハ搬送治具により半導体ウェハ 1の 回路形成面を真空吸着し、 そのままダイシング装置へ搬送し、 ダイシングテーブル 7上 に载置する。 続レ、てダイャモンド'ソ一と呼ばれるダイャモンド微粒を貝占り付けた極薄 の円形刃 8を用いて、 半導体ウェハ 1をスクライブラインに沿って縦、 横に力ットする (ウェハの分割はレーザを用いた方法を使用しても良い。 その場合は、 切削幅を微少に ずる等の付加的なメリットがある） 。
次に、 図 8に示すように、 半導体ウエノヽ 1に UVを照射する （図 1の UV照射工程 P 8) 。 ダイシングテープ DT1の裏面側から UVを照射して、 ダイシングテープ DT1 の各チップ S C 1と接する面の粘着力を、 例えば 10から 20 g/25 mm禾 に低下 させる。 これにより各チップ S C 1力 Sダイシングテープ DT 1から剥がれやすくなる。 次に、 図 9に示すように、 図 1のウェハテスト工程 P 2において良と判断されたチッ プ SC1をピックアップする (図 1のピックアップ工程 P 9) 。 まず、 突き上げピン 9 によりダイシングテープ D T 1を介してチップ S C 1の裏面を押圧し、 これによりチッ プ S C 1をダイシングテープ DT 1から剥離する。 続いてコレツト 10が移動して突き 上げピン 9と対向する上部に位置し、 剥離されたチップ S C 1の回路形成面をコレツト 10により真空吸着することにより、 1個づっチップ S C 1をダイシングテープ DT 1 から引き剥がしてピックァップする。 U V照射によりダイシングテープ D T 1とチップ SC1との接着力が弱められているため、 薄く強度が低下しているチップ SC 1であつ ても、 確実にピックアップすることができる。 コレット 10は、 例えば略円筒形の外形 を有し、 その底部に位置する吸着部は、 例えば軟質の合成ゴムなどで構成されている。 次に、 図 10に示すように、 1段目となるチップ SC1を揚反 11に搭¾1 "る （図 1 のダイボンディング工程 P 10) 。 まず、 ピックアップされたチップ SCIはコレット 1 OfcP及着、 保持されて、 基板 1 1上の所定位置に搬送される。 続いて基板 11のメツキされたアイランド （チップ搭載 領域） 上にペースト材 12を载せて、 ここにチップ S C 1を軽く押し付け、 100力 ら 200。C¾ の により硬化処理を行う。 これによりチップ S C 1を 11に貼り 付ける。 ペースト材 11はエポキシ系樹脂、 ポリイミド系樹脂、 ァクリル系樹脂または シリコーン系樹脂を例示することができる。 なお、 ペースト材 12による貼り付けの他 、 メツキされたアイランドにチップ SC1の裏面を軽く擦り付ける、 あるいはメツキし たアイランドとチップ S C 1との間に金テープの小片を挟み、 金とシリコンとの共晶を 作って接着してもよい。
ダイシングテープ D T 1に貼着された良品チップのダイボンディングおよび不良品チ ップの除去が終了すると、 ダイシングテープ D T 1はフレーム 6から剥がされ、 フレー ム 6はリサイクルされる。
次に、 図 11に示すように、 前記チップ SC1と同様にしてチップ SC 2を準備し、 例えば絶 ΙΗ·生ペースト 13 aを用いて 1段目のチップ S C 1上に 2段目と、なるチップ S C 2を齢し、 続レ、て、 ffff己チップ S C 1と同様にしてチップ S C 3を βし、 例えば 絶縁 '14ペースト 13 bを用いて 2段目のチップ SC 2上に 3段目となるチップ SC 3を 接合することにより、 チップ SCI,' SC2および SC3を積層する。 1段目のチップ SC1は、 例えばマイコン、 2段目のチップ SC 2は、 例えば電気的一括消去型 EE P ROM (Electric Erasable Programmable Read Only Memory) 、 3段目のチップ SC 3は、 例えば SRAMを例示することができる。 この基板 11の表面には複数個の 亟 パッド 14が設けられ、 裏面には複数個の接続パッド 15が設けられており、 両者は基 板内酉 3#泉 16によつて電気的に接続されてレ、る。
次に、 図 12に示すように、 各々のチップ SC1， 3〇2または3〇3の表面の縁辺 に配列されたボンディングパッドと、 基板 11の表面の慰亟パッド 14とをボンディン グワイヤ 17を用いて接続する （図 1のワイヤボンディング工程 P 11) 。 その作業は 自動化されており、 ボンディング装置を用いて行われる。 ボンディング装置には、 あら かじめ積層チップ S C 1, S C 2および S C 3のボンディングパッドおよび基板 11の 表面の電極パッド 14の配置情報が入力されており、 ¾¾11上に搭載された積層チッ プ SC1， SC2および SC3、 その表面のボンディングパッドおよび基板 11の表面 の動亟パッド 1 4の相対的位置関係を画像として取り込み、 データ処理を行つて正確に ボンディングワイヤ 1 7力 S接続される。 この際、 ボンディングワイャ 1 7のループ形状 は、 積層チップ S C 1 , S C 2および S C 3の周辺部に触れなレヽよう、 盛り上がった形 に制御される。
次に、 図 1 3に示すように、 ボンディングワイヤ 1 7力 S接続された基板 1 1を金動 开機にセットし、 を上げ液状化した樹脂 1 8を圧送して流し込み、 積層チップ S C 1 , S C 2および S C 3を封入して、 モールド成型する （図 1の封止工程 1 2 ) 。 続い て余計な樹脂 1 8またはバリを取り除く。
次に、 図 1 4に示すように、 例えば半田からなるバンプ 1 9を基板 1 1の裏面の接続 パッド 1 5に供給した後、 リフロー処理を施してバンプ 1 9を溶解させ、 バンプ 1 9と 接続パッド 1 5とを接続する （図 1のバンプ形成工程 P 1 3 ) 。
その後、 図 1 5に示すように、 樹脂 1 8上に品名などを捺印し、 基板 1 1から 1個 1 個の積層チップ S C 1， S C 2および S C 3を切り分ける （図 1の切断工程 P 1 4 ) 。 その後、仕上がった 1個 1個の積層チップ S C 1 , S C 2および S C 3からなる製品を 製品規格に沿って選別し、 検査工程を経て製品が^する （図 1の実装工程 P 1 5 ) 。 次に、本実施の形態 1であるバックグラインド (図 1の工程 P 4 ) からウェハマウン ト （図 1の工程 P 6 ) までを連続処 する一例を、 図 1 6に示す一貫処¾¾置の説明図 を用いて説明する。
図 1 6に示す一貫処¾¾置 B GM 1は、 バックグラインダ部、 洗解およびウエノ、マ ゥント部からなる。 各部には半導体ウェハ 1を ¾Aするローダ 2 0と搬出するアンロー ダ 2 1と力 S備わっており、 各部をスタンドアローンとして使用することもできる。 また 、 パックグラインダ部と との間には、 両者間で半導体ウェハ 1を搬送する搬送口 ボット 2 2が備わつており、 同様に洗 とウェハマゥント部との間には、 両者間で半 導体ウエノヽ 1を搬送する搬送ロボット 2 3力 S備わっている。
まず、 バックグラインダ部の口ーダ 2 0に、 複数の半導体ウェハ 1を搭載したフープ を た後、 搬送口ボット 2 4にてフープから 1枚の半導体ウェハ 1を取り出してパッ クグラインダ咅の処 1 1へ ¾λする。 フープは半導体ウェハ 1のバッチ搬送用の密 閉収納 で、 通常 2 5枚、 1 2枚、 6枚等のバッチ単位で半導体ウェハ 1を収納する フープの^^ «は微細な通気フィルタ部を除レ、て機密構造になっており、 塵埃はほ ぼ完全に排除される。 従って、 クラス 1 0 0 0の雰囲気で搬送しても、 内部はクラス 1 の清争度が保てるようになつている。 装置とのドッキングは、 装置側のロボットがフー プの扉を装置内部に弓 Iき込むことによつて清浄さを保持した状態で行われる。
次に、 半導体ウェハ 1をチヤックテーブル 2 5上に载置し真空吸着した後、 第 1研削 材を用いて半導体ウェハ 1の裏面を粗研削し、 半導体ウェハ 1の厚さを所定の厚さ （第 2の厚さ） まで減少させる。 続いて、 第 2研削材を用いて半導体ウェハ 1の裏面を仕上 げ研削し、 半導体ウェハ 1の厚さを所定の厚さ （第 3の厚さ） まで減少させる。 続いて 、 第 3研削材を用いて半導体ウェハ 1の裏面をファイン仕上げ 削し、 半導体ウェハ 1 の厚さを所定の厚さ （第 4の厚さ） まで減少させ、 さらに半導体ウェハ 1の裏面上に第 2破砕層 5を形成する。 なお、 ここでは、 第 1、 第 2およぴ第 3研削材を用いた研削を 行つたが、 第 2研削材を用レ、た仕上げ 削を省略してもよい。
次に、 半導体ウェハ 1のパックグラインダが終わると、 半導体ウェハ 1を搬送口ボッ ド 2 2にてバックグラインダ部から搬出して洗 へ搬送し、 さらに搬送口ポット 2 6 にて 導体ウェハ 1を洗浄装置の処理室 R 2へ ftiAし、 半導体ウェハ 1の^ feRによる洗 浄ぉよび乾燥が行われる。 続いて、 半導体ウェハ 1を搬送ロボット 2 3にて洗 から 搬出してウェハマウント部へ搬送し、 搬送ロボット 2 7により半導体ウェハ 1の裏面を 真空吸着した後、 半導体ウェハ 1の貪空吸着面を変えて、 回路形成面を真空吸着する。 続レ、て、 半導体ウェハ 1をウェハマゥント部の処理室 R 3へ する。 ここでは環状の フレームに貼り付け固定されたダイシングテープにその回路形成面を上面にして半導体 ウエノヽ 1を貼着した後、 ダイシングテープにその回路形成面を上面にして半導体ウェハ 1を貼着し、 粘着テープ B T 1を剥離する。 その後、 半導体ウェハ 1をウェハマウント 部のアンローダ 2 1へ搬送し、 ウェハマウント部から半導体ウェハ 1を取り出して再び フープに戻す。
このように、 一貫処3¾置 B GM 1を用いることにより、 半導体ウエノ、 1はパックグ ラインドからウェハマゥントまでを短時間で処理することができる。
(実施の形態 2 )
本実施の形態 2による半導体集積回路装置の製造方法を図 1 7から図 1 9を用 いて工程順に説明する。 図 1 7は半導体集積回路装置の製造方法の工程図、 図 1
8はストレスリリーフ方式の説明図、 図 1 9は半導体ウェハの裏面側部分の要部 拡大断面図である。 また、 図 2 0はバックグラインドからウェハマゥントまでで 用いる一貫処理装置の説明図である。 なお、 前記実施の形態 1と同様の工程、 す なわち集積回路形成工程から粘着テープ貼着工程、 および洗浄 ·乾燥工程から実 装工程は省略し、 以下の説明では、 バックグラインド工程から破碎層彬成工程ま での各工程について説明する。
まず、 半導体ウェハ 1の裏面 （回路形成面と反対側の面、 第 2の主面） を研削して、 半導体ウェハ 1の厚さを所定の厚さ、 例えば 100 m未満、 80 μ m未満または 60 μ m未満とする (図 1 7のバックグラインドエ程 P 4) 。 このバックグラインドでは、 ΙίίΙ己実施の形態 1と同様にして粗研削およ 上げ研削を順次行う。 すなわち、 半導体 ウエノ、 1の裏面に回転する第 1研削材 （例えば研磨微粉の粒度 # 320から # 360) 3を押し当てて粗研削することにより、 半導体ウェハ 1の厚さを所定の厚さ （第 2の厚 さ） まで減少させた後、 半導体ウェハ 1の裏面に回転する第 2研肖 1J材 （例えば研磨微粉 の粒度 # 1500から # 2000) を押し当てて仕上げ研削することにより、 上記粗研 削時に生じた半導体ウェハ 1の裏面の歪みを除去する。 、
上記バックグラインドでは半導体ウェハ 1の裏面の純粋結晶層上に原子レベル歪み層 および第 1破砕層 (非晶質層 Z多結晶質層/マイクロクラック層；第 1の層） 4が形成 されるが、 ストレスリリーフにより第 1破砗層 4を除去する （図 17のストレスリリー フエ程 P5) 。 第 1石皮石辛層 4の厚さは、 例えば 1から 2μπι@^であり、 この第 1ί皮碎 層 4を除去することによってチップの抗折強度を上げることができる。 なお、 第 1破枠 層 4を除去する際、 原子レベノ^み層の一部を除去してもよい。
まず、 仕上げ研削を行ったグラインダ装置のチヤックテーブルにその回路形成面を真 空吸着された半導体ウェハ 1の裏面をウエノ、搬送治具により真空吸着し、 チヤックテ一 ブノレの寘空を切ることによって半導体ウェハ 1をウエノ、搬送治具により保持し、 そのま ま半導体ウェハ 1をストレスリリーフ装置へ搬送する。 さらに半導体ウェハ 1はストレ スリリーフ装置の回転テープノレまたは加圧へッドにその回路形成面を真空吸着された後
、 ストレスリリーフが施される。
このストレスリリーフでは、 例えば図 18に示すように、 ドライポリッシュ法 （図 1
8 (a) ) 、 CMP法 （図 18 (b) ) またはケミカルエッチ法 （図 18 (c) ) 力 S用 レヽられる。 ドライポリッシュ法は、 回転テーブル 28上に載せた半導体ウェハ 1の裏面 を 泣が付着した研磨布 （繊維の表面に結合材によりシリカを付着させ、 伊 Jえば φ 4 0 O mm¾g、 厚さ 2 6 mm¾gのパッド状に固めた布： Dry Polish Wheel) 2 9で磨く 方法である。 このドライポリッシュ法は、 他の方法よりもコストを安くすることができ る。 CMP法は半導体ウェハ 1を加圧ヘッド 3 0にて麟し、 スラリ （研磨砥液） 3 1 を流しながら、 プラテン （定盤） 3 2の表面に貼り付けた研磨パッド 3 3に半導体ゥェ ハ 1の裏面を圧着させて研磨する方法である。 この CMP法は、 均一な加工面を得るこ とができる。 また、 ケミカルエッチ法は、 回転テーブル 3 4上に半導体ウェハ 1を載せ て、 フッ硝酸 （H F + HN〇3) 3 5を用いてエッチングする方法である。 このケミカ ルェッチ法は、 除去量が多レ、という利点はある。
次に、 図 1 9に示すように、 半導体ウェハ 1の裏面に第 3破碎層 （マイクロクラック 層；第 3の層） 3 6を形成する （図 1 7の破碑層形成工程 P 6 ) 。 図 1 9は、 半導体ゥ ェハ 1の裏面側部分の要部断面図であり、 図 1 9 ( a ) 、 ( b ) および （c ) は、 それ ぞれ第 1研削材を用いて粗研削した半導体ウェハ 1、 ストレスリリーフを施した半導体 ウエノヽ 1および第 3破砕層 3 6を形成した半導体ウエノヽ 1を示す。 ストレスリリーフが 終わった時点で、 半導体ウェハ 1の裏面に、 仕上げ^1削で形成された第 1破碎層 4が除 去されて純粋なシリコン結晶構造部分が露出した は、 半導体ウェハ 1の裏面に汚染 不純物、 例えば重金属不純物などが付着すると、容易に半導体ウェハ 1へ浸入してしま う。 そこで、 半導体ウェハ 1の裏面を微量に再度研削して図 1 9 ( c ) に示すように第 3破碎層 3 6を形成し、 この第 3破碎層 3 6によつて半導体ウェハ 1への汚染不純物の 浸入およ «散を抑える。 図 1 9 ( c ) では、 糸酔結晶層上に原子レベル歪み層および 第 3破碎層 3 6力 S形成された状態が例示されている。 本実施の形態 2では、 この第 3破 石層がマイクロクラック層のみで形成されている。 このように第 3破砕層 3 6がマイク 口クラック層のみで形成されているので、 tfrt己実施の形態 1の よりもチップの抗折 強度を向上させることができる。
この第 3石皮石辛層 3 6は、 例えばミクロな結晶欠陥層であり、 その厚さは、 例えば 0 .
5 m未満 （すなわち、 チップの抗折強度を確保するためには比較的厚めの方が ^ ljで ある） 力 S適切な範囲と考えられる （他の条件によってはこの範囲に限定されないことは もとよりである） 。 また、 量産に適した範囲としては 0 . 3 μ πι未満が考えられるが、 さらに 0 . 1 μ m未満の範囲 （汚染不純物の浸入およ Ό¾έ散を防ぐことのできる下限値 以上であれば問題な 、からである） が最も と考えられる。
第 3破碎層 3 6の形成は、 例えば以下に記 1"^ 1力、ら第 4の方法のレ、ずれかにより行 われる。 ここでは、 ストレスリリーフを実施して所望のチップの抗折強度を確保し、 そ の後、 チップの^ ί亓強度を落とさな！ヽ程度の適度なダメージを半導体ウェハ 1の裏面に 与えることで、 ゲッタリング能力を付与した第 3破砕層 3 6について説明する。
まず、 ストレスリ リーフ装置の回転テーブルまたは加圧へッドに真空吸着された半導 体ウェハ 1をウェハ 治具により真空吸着し、 回転テーブルまたは加圧へッドの真空 を切ることによって半導体ウェハ 1をウェハ搬送治具により保持し、 そのまま半導体ゥ ェハ 1を破碎層形成装置へ搬送する。 破碎層形成装置に搬送された半導体ウェハ 1は、 例えば破碎層形成装置のチヤックテーブルなどにその回路形成面を真空吸着されて、 そ の裏面に第 3破碎層 3 6力 S形成される。
第 1の方法は、 サンドプラストにより半導体ウェハ 1の裏面にミクロな結晶欠陥層 ( マイクロクラック層、 第 3破砕層 3 6 ) を形成する。 まず、 半導体ウェハ 1の裏面を露 出させてマスキング材を形成する。 マスキング材は、 例えばリソグラフィ 術により形 成されたレジストパターンを用いることができる。 続いて砥粒を、 例えば 2から 3 k g f / c m 2程度に加圧した気体と共に噴射して、 半導体ウェハ 1の裏面に洗浄するとと もに、 さらにその洗浄された裏面に第' 3破砕層 3 6を形成する。 Ϊ離は、 例えば S i C 、 アルミナであり、 その粒径は、 例えば数から数 1 0 0 μ πι程度である。 その後、 マス キング材を除去し、 半導体ウェハ 1を洗浄する。
第 2の方法は、 例えばプラズマ によりイオンを生成し、 このイオンを酵させる ことによって半導体ウェハ 1の裏面にミクロな結晶欠陥層、 すなわち損傷層 （マイクロ クラック層、 第 3破碎層 3 6) を形成する。 プラズマ条件として、 使用ガス C F 4また は S F 6、 真空度 1から 1. 8 T o r r ( 1 3 3. 3 2 2から2 3 9. 9 8 0 ? & ) 、 温度 1 5から 2 0°C、 時間 1分程度、 または^ ^ガス C 1、 真空度 2 0から 5 0 mT 0 r r (2 6 6 6. 4 5から 6 6 6 6. 1 2 mP a ) 、 温度 1 5から 2 0°C、 時間 1分程度を例 示することができ、 この条件により、 例えば厚さ 2から 1 0 nm程度の損傷層が形成さ れる。 このプラズマによる損傷層の形^"法では、 プラズマにより半導体ウェハ 1の裏 面を洗浄することができる。 さらにその洗浄された半導体ウェハ 1の裏面に損傷層を形 成すると同時に、 損傷層の表面から汚染不純物が侵入するのを防ぐことのできるパリア 層または剥離性改善層としての絶網奠 （例えば H化膜） または補助膜を形成できる利点 力 Sある。
第 3の方法は、 ストレスリリーフにおいて、 第 1破砕層 4を全て除去せずに、 第 1破 砕層 4の一部を残しておき、 これをミクロな結晶欠陥層 （第 3破碎層 3 6 ) として用い る。
第 4の方法は、 ストレスリリーフの後に、 例えばファインメッシュ砥石を用いて半導 体ウェハ 1の裏面を微量に再度研削して、 ミクロな結晶欠陥層 （第 3破枠層 3 6 ) を形 成する。 この^は、 第 3破碎層 3 6は、 it己実施の形態 1の第 2破碎層 5と同様に、 非晶質層 Z多結晶質層 Zマイクロクラック層で構成される （鎌己図 4参照） 。
第 5の方法は、 ストレスリリーフの後に、 例えばレーザ光を照射して半導体ウェハ 1 の裏面にミクロな結晶欠陥層 （第3石皮石牟層3 6 ) を形成する。 レーザマークなどの装置 ではレーザ光を微小スポットに集光し、 これを任意の霧でスキャンすることによりチ ップ裏面を加工 （彫る） するが、 この際当然結晶欠陥層ができるのと同様の原理で、 レ 一ザ光弓娘を適宜落とす、 または例えば拡大光学系 （レンズ系） で照射面積を拡大する ことなどにより、 なエネルギーのレーザ光を照射、 スキャンし、 ウエノ、裏面に必要 最小限のミクロな結晶欠陥層 （第 3破砕層 3 6 ) を形成することができる。
これらに限らず、 ストレスリリーフの後に、 何らかの方法によりミクロな結晶欠陥層 (第 3破碎層 3 6 ) を再形成することにより、 本実施の形態 2の目的は達成される。 このように、 本実施の形態 2によれば、 バックグラインドにより形成された半導体ゥ ェハ 1の裏面上の第 1破砕層 （例えば厚さは 2 μ m未満、 1 μ m未満または 0 . 5 ;z m 未満） 4は、 チップの抗折強度を上げるためにストレスリリーフにより除去されて、 原 子レベル歪み層が露出しているが、 その半導体ウェハ 1の裏面を微量に再度研削して第 3破砕層 (例えば厚さは 0 . 5 μ m未満、 0 . 3 μ m未満または 0 . 1 μ m未満） 3 6を 形成する （または第 1破碎層 4の一部を残す） ことにより、 チップの抗折強度を低下さ せることなく、 同時に半導体ウェハ 1の裏面からの汚染不純物の浸入を防ぐことができ 、 さらに半導体ウェハ 1の回路形成面への汚染不純物の拡散を防レヽで、 汚染不純物に起 因した半導体素子の特性不良を防ぐことができる。 こ こより、 半導 品の製 留 まりの低下を抑えることができる。 特に上記のように本実施の形態 2では、 第 3破碎層
3 6がマイクロクラック層のみで形成されてレ、るので、 ΙΐίΙ己実施の形態 1の よりも チップの抗折強度を向上させることができる。 ところで、 原子レベル歪み層は複数の微, 細な歪みを有する構成とされているので、 この原子レべノ^み層も上記ゲッタリング機 能を有している。 すなわち、 半導体ウェハ 1の裏面の純粋結晶層上に原子レベル歪み層 のみが形成されているような構成 （半導体ウェハ 1の裏面に原子レベ/ み層が露出さ れているような状態） でも、 汚染不純物の侵入を防ぐことができる。 しかも、 破砕層が 非常に薄いか、 または実質的に存在しないので、 チップの抗折強度をさらに向上させる ことができる。
その後、 it己実施の形態 1と同様にして、 洗浄 ·乾燥工程 P 7、 ウェハマゥント工程 P 8、 ダイシングェ程 P 9、 UV照射工程 P 1 0、 ピックアップ工程 P I 1、 ダイボン ディング工程 P 1 2などを順次経て、 例えば編己図 1 5に示す製品が ^する。
次に、 本実施の形態 2であるバックグラインド (図 1 7の工程 P 4 ) からウェハマウ ント （図 1 7の工程 P 8 ) までを連続処理する一例を、 図 2 0に示す一貫処理装置の説 明図を用いて説明する。
図 2 0に示す一貫処¾1¾置 B GM 2は、 バックグラインダ部、 ドライポリッシュ部、 プラズマ放電部おょぴウエノ、マウント部からなる。 ここではストレスリリーフにドライ ポリッシュ法を例示したが、 CMP法またはケミカノレエツチ法などを用いてもよい。 ま た、 ここでは第 3破砕層 3 6の形成にプラズマぉ c« mmrn ιの方法） を例示したが、 第 3破砕層 3 6を形成する他の方式を用 、てもよい。 例えばサンドプラスト部、 フアイ ンメッシュ石 部などにプラズマ方 j[®部を置き換えることができる。 また、 この一貫処 置 B GM2では、 をプラズマ放電部のウエノ、払い出し領域に設けている。 各部には半導体ウェハ 1を するローダ 3 7と搬出するアンローダ 3 8が備わって おり、 各部をスタンドアローンとして使用することもできる。 また、 バックグラインダ 部とドライポリッシュ部との間には、 両者間で半導体ウェハ 1を搬送する搬送ロボット
3 9が備わっており、 同様にドライポリッシュ部とプラズマ 部との間、 プラズマ放 電部とウェハマゥント部との間には、 それぞれ両者間で半導体ウェハ 1を搬送する搬送 口ポット 4 0， 4 1が備わっている。
まず、 パックグラインダ部のローダ 3 7に、 複数の半導体ウエノヽ 1を搭載したフープ を た後、 搬送ロボット 4 2にてフープから 1枚の半導体ウェハ 1を取り出してバッ クグラインダ部の処 S¾R 4へ搬入する。 続レヽて、 半導体ウエノヽ 1をチヤックテーブル 4 3上に载置し真空吸着した後、 半導体ウェハ 1の裏面を粗研削し、 半導体ウェハ 1の 厚さを所定の厚さ （第 2の厚さ） まで減少させる。 続いて、 第 2研削材を用いて半導体 ェゥハ 1の裏面を仕上げ研削し、 半導体ウェハ 1の厚さを所定の厚さ （第 3の厚さ） ま で減少させる。 ここで、 半導体ウェハ 1の裏面には第 1赫層 4が形成されている。 次に、 半導体ウェハ 1のパックグラインドが終わると、 半導体ウェハ 1を搬送ロボッ ト 3 9にてバックグラインダ部から搬出してドライポリッシュ部へ搬送し、 さらに搬送 ロボット 4 4にて半導体ウェハ 1をドライポリツシュ部の処 a¾R 5へ搬入する。 半導 体ウェハ 1をチヤックテーブル 4 5上に载置し真空吸着した後、 半導体ウェハ 1の裏面 から第 1破碎層 4を除去する。
次に、 半導体ウェハ 1のドライポリッシュが終わると、 半導体ウェハ 1を搬送ロボッ ト 4 0にてドライポリッシュ部から搬出してプラズマ放 m¾へ搬送し、 さらに搬送ロボ ット 4 6にて半導体ウェハ 1をプラズマ放電部の処 S¾R 6へ Λする。' ここで、 半導 体'ウェハ 1の裏面にミクロな結晶欠陥層 （第 3破碎層 3 6 ) を形成する。
次に、 プラズマ放電部の私！/、出し領域に設けられた洗 にて半導体ウエノ、 1の糸辦 による洗浄が終わると、 半導体ウェハ 1を搬送ロボット 4 1にてプラズマ 部から搬 出してウェハマウント部へ搬送し、 搬送ロボット 4 7により半導体ウェハ 1の裏面を真 空吸着した後、 半導体ウェハ 1の真空吸着面を変えて、 回路形成面を真空吸着する。 続 レ、て半導体ウェハ 1をウェハマゥント部の処理室 R 7へ«^\する。 ここでは環状のフレ 一ムに貼り付け固定されたダイシングテープにその回路形成面を上面にして半導体ゥェ ハ 1を貼着した後、 ダイシングテープにその回路形成面を上面にして半導体ウエノヽ 1を 貼着し、 粘着テープ B T 1を剥離する。 その後、 半導体ウェハ 1をウェハマウント部の アンローダ 3 8へ搬送し、 ウェハマウント部から半導体ウェハ 1を取り出してフープに 戻す。
このように、 一貫処 ϋ¾置 B GM2を用いることにより、 半導体ウェハ 1はバックグ ラインドからウェハマゥントまでを短時間で処理することができ、 さらにストレスリリ ーフ後、 続けて半導体ウェハ 1の裏面に第 3破枠層 3 6が形成されることから、 半導体 ウェハ 1の裏面からの汚染不純物の浸入を防ぐことができる。
なお、 鍵己実極の形態 1および 2はそれぞれ別項に記載したが、 技術的に言って前者 と後者は全く另 I固の発明ではなく、 相互に密接に関違しており、 例えば多くの 、 前 者の例で後者の目的が達成されることは言うまでもなレヽ。 また、 逐一記載しないが、 本 実施の形態中には、 前者の対策と後者の対策を重ねて適用することを含むことは言うま でもない。 また、 前者内、 または後者内 （またはその両方内の） の類似の対策を重ねて 適用することを含むことは言うまでもなレ、。
以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることはいうまでもない。
例えば、 半導体ウェハの裏面に破碎層を形成する方法として、 前記実施の形態 2では第 1から第 4の方法を例示したが、 これに限定されるものではなく、 半導 体ゥェハの裏面からの汚染不純物の浸入を防ぐことのできる他の技術も適用する ことができる。 ¾業上の利用可能性
本発明は、 半導体ウェハ上に回路パターンを形成し、 チップを 1個 1個検査す る前工程の後に行われ、 チップを製品に組み立てる後工程に適用することができ る。

Claims

請 求 の 範 囲
1. 以下の工程を含む半導体集積回路装置の製造方法；
( a ) 第 1の厚さを有する半導体ウェハの第 1の主面上に回路パターンを形成する工程 ；
( ) 固 辩立を有する第 1研削材を用レ、て嫌己半導体ウェハの第 2の主面を研削し、 ftjf己半導体ウェハを第 2の厚さとする工程；
(c) 膽己第 1研削材ょりも粒子径が小さい固定砥粒を有する第 3研削材を用いて ΙΐίϊΒ 半導体ウェハの嫌己第 2の主面を研削し、 ftlfS半導体ウェハを第 4の厚さとし、 編己半 導体ウェハの嫌己第 2の主面に第 2破石争層を形成する工程；
(d) Ιίίΐ己半導体ウエノ、をダイシングし、 編己半導体ウェハをチップに個片化する工程 を含み、
Ml己第 3研削材の研 |敷粉の粒度は # 3000から #100000である。
2. 請求項 1記載の半導 ίΦ^積回路装置の製造方法において、 t&t己第 1研削材の研磨敷 粉の粒度は # 100から # 700である。
3. 請求項 1記載の半導 «積回路装置の製造方法において、 tflfS第 3研削材の研磨敷 粉の ¾¾¾は #4000から # 50000である。
4. 請求項 1記載の半導 ί2 ^積回路装置の製造方法において、 Ιΐίϊ己第 3研削材の研顧敷 粉の粒度は # 5000力ら #20000である。
5. 請求項 1記載の半導 回路装置の製造方法において、 tilt己第 3研削材の研磨敷 粉の粒度は # 8000またはそれ以上である。
6. 請求項 1記載の半導体 回路装置の製造方法において、 前記第 2破碎層の厚さは 1 μ m未満 ζ:、ある。
7. 請求項 1記載の半導 #S積回路装置の製造方法において、 編己第 2破碎層の厚さは 0.5 μπι未満である。
8. 請求項 1記載の半導体集積回路装置の製造方法において、 前記第 2破碎層の厚さは 0.1 m未満である。
9. 請求項 1記載の半導 積回路装置の製造方法において、 t&t己半導体ウェハの tflf己 第 4の厚さは 100 μπι未満である。
1 0. 請求項 1記載の半導 ftt積回路装置の製造方法において、 tfiB半導体ウェハの前 記第 4の厚さは 8 0 μ m未満である。
1 1 . 請求項 1記載の半導鶴積回路装置の製造方法において、 膽己半導体ウェハの前 記第 4の厚さは 6 0 μ m未満である。
1 2. 請求項 1記載の半導 回路装置の製造方法において、 膽己工程 (b ) と ffffS 工程 （ c ) との間に、 さらに以下の工程を含む：
( e ) Ιίίϊ己第 1研削材よりも粒子径が小さく、 漏第 3研削材よりも粒子径が大きい固 定石厳を有する第 2研削材を用レ、て嫌己半導体ウェハの編己第 2の主面を研削し、 ΙίΐΙΒ 半導体ウェハを ΙΐΙΪΒ第 2の厚さよりも薄く、 ΙΕ第 4の厚さよりも厚い第 3の厚さとす るェ
1 3. 請求項 1 2記載の半導 積回路装置の製造方法において、 t己第 2研削材の研 磨微粉の粒度は # 1 5 0 0から # 2 0 0 0である。
1'4. 以下の工程を含む半導体集積回路装置の製造方法；
( a ) 第 1の厚さを有する半導体ウェハの第 1の主面上に回路パターンを形成する工程 ；
( b ) 固 ¾®f立を有する第 1研削材を用レヽて fflf己半導体ウエノヽの第 2の主面を研削し、 tiff己半導体ウェハを第 2の厚さとする工程；
( c ) 編己第 1研削材ょりも粒子径が小さい固 辩立を有する第 2研肖 IJ材を用いて StffB 半導体ウェハの ffif己第 2の主面を研削し、 編 S半導体ウェハを第 3の厚さとし、 編 S半 導体ウェハの嫌己第 2の主面に第 1破碎層を形成する工程；
( d ) tin己半導体ウェハの ΐϋϊ己第 2の主面の siit己第 1破枠層を除去する工程；
( e ) 編己半導体ウェハの tifS第 2の主面に第 3破砕層を形成する工程；
( f ) 膽己半導体ウェハをダイシングし、 嫌己半導体ウェハをチップに個片化する工程 1 5. 請求項 1 4記載の半導 «積回路装置の製造方法において、 前記第 1研削材の研 磨敷粉の粒度は # 1 0 0から # 7 0 0である。
1 6. 請求項 1 4記載の半導 回路装置の製造方法において、 fflfS第 2研削材の研 磨微粉の粒度は # 1 5 0 0から # 2 0 0 0である。
1 7. 請求項 1 4記載の半導 回路装置の製造方法において、 Ιίίΐ己第 3破砕層の厚 さは 0. 5 μπι未満である。
18. 請求項 14記載の半導 積回路装置の製造方法において、 Ιίίΐ己第 3破碎層の厚 さは 0. 3 μπι未満である。
19. 請求項 14記載の半導 回路装置の製造方法において、 鍵己第 3破碎層の厚 さは 0 · 1 μ m未満である。
20. 請求項 14記載の半導體積回路装置の製造方法において、 編己半導体ウェハの 己第 4の厚さは 100 /im未満である。
21. 請求項 14記載の半導^積回路装置の製造方法において、 fiit己半導体ウェハの Ιίίΐ己第 4の厚さは 80 μπι未満である。
22. 請求項 14記載の半導 f植積回路装置の製造方法において、 嫌己半導体ウェハの ΙΐΙΙ己第 4の厚さは 60 μπι未満である。
23. 請求項 14記載の半導 ίφ*積回路装置の製造方法において、 tilt己工程 (e) は、 以下の下位の工程を含む：
(el)前記半導体ウェハの ΙΐΠ己第 2の主面に石 立を噴射して、 前記半導体ウェハの前 記第 2の主面に tiff己第 3破枠層を形成するェ
24. 請求項 14記載の半導體積回路装置の製造方法において、 編己工程 (e) は、 以下の下位の工程を含む： '
(el)前記半導体ウェハの前記第 2の主面にプラズマ放電により生ずるィオンを衝撃 させて、 嫌己半導体ウェハの嫌 3第 2の主面に tfif己第 3破碎層を形成するェ
25. 請求項 14記載の半導 路装置の製造方法において、 ttff己工程 (e) は以 下の下位の工程を含む：
(el) tilt己半導体ウェハの fSf己第 2の主面を研削して、 Ιίίΐ己半導体ウェハの Ιϋϊ己第 2 の主面に Ιίίΐ己第 3破碎層を开成するェ
26. 請求項 14記載の半導 回路装置の製造方法において、 嫌己工程 (d) は以 下の工程を含む：
(d 1) 嫌己半導体ウェハの編己第 2の主面に形成された読第 1破碎層を、 一部を残 して除去し、 残された lift己第 1破碎層を tin己工程 (e) の嫌己第 3破碎層とする
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