KR100829593B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

Info

Publication number
KR100829593B1
KR100829593B1 KR1020070041923A KR20070041923A KR100829593B1 KR 100829593 B1 KR100829593 B1 KR 100829593B1 KR 1020070041923 A KR1020070041923 A KR 1020070041923A KR 20070041923 A KR20070041923 A KR 20070041923A KR 100829593 B1 KR100829593 B1 KR 100829593B1
Authority
KR
South Korea
Prior art keywords
mounting substrate
molding member
semiconductor chip
interconnection
conductive wire
Prior art date
Application number
KR1020070041923A
Other languages
English (en)
Inventor
신화수
김희석
전종근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070041923A priority Critical patent/KR100829593B1/ko
Priority to US12/110,222 priority patent/US8115323B2/en
Application granted granted Critical
Publication of KR100829593B1 publication Critical patent/KR100829593B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/325—Material
    • H01L2224/32505—Material outside the bonding interface, e.g. in the bulk of the layer connector
    • H01L2224/32506—Material outside the bonding interface, e.g. in the bulk of the layer connector comprising an eutectic alloy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

반도체 패키지의 제조 방법에 있어서, 실장 기판 상에 적어도 하나의 반도체 칩을 탑재한다. 상기 반도체 칩을 덮도록 상기 실장 기판 상에 제1 몰딩 부재를 형성한다. 상기 제1 몰딩 부재에 상기 반도체 칩과 상기 실장 기판 사이의 전기적 상호 연결을 위한 상호 연결 통로를 형성한다. 상기 상호 연결 통로에 도전 물질을 주입하여 상기 반도체 칩을 상기 실장 기판에 전기적으로 연결하기 위한 도전 와이어를 형성한다. 상기 반도체 칩을 외부 충격으로부터 보호하기 위하여 상기 실장 기판 상에 제2 몰딩 부재를 형성한다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and Method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3 내지 도 7은 도 1의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200: 반도체 패키지 101 : 실장 기판
102 : 본드 핑거 110 : 제1 반도체 칩
112 : 제1 접착층 114 : 제1 본딩 패드
120 : 제2 반도체 칩 122 : 제2 접착층
124 : 제2 본딩 패드 130, 230 : 제1 몰딩 부재
140 : 상호 연결 통로 141 : 주입구
142 : 제1 상호 연결 통로 144 : 제2 상호 연결 통로
150 : 도전 와이어 152 : 제1 도전 와이어
154 : 제2 도전 와이어 160 : 제2 몰딩 부재
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 실장 기판 상에 탑재된 반도체 칩들과 실장 기판을 전기적으로 연결하는 도전 와이어를 갖는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 소자를 사용하는 다양한 전자 제품들의 소형화 추세에 따라 반도체 패키지는 소형화, 박형화, 경량화되어 가는 추세이다. 특히, 패키지 기술에 따라서, 반도체 모듈의 크기, 열방출 능력, 전기적 수행 능력, 신뢰성, 가격 등이 결정될 정도로 패키지 기술은 중요한 기술이다.
일반적으로, 반도체 패키지 제조 공정은 복수개의 반도체 소자가 내장된 웨이퍼를 개별 반도체 소자로 분리하는 다이싱(dicing)공정, 접착체를 사용하여 상기 반도체 소자를 리드 프레임의 다이 패드(die pad)에 부착하는 다이 본딩(die bonding) 공정, 상기 반도체 소자의 입출력 패드와 리드 프레임의 본드 핑거를 도전 와이어로 연결하는 와이어 본딩(wire bonding) 공정, 상기 반도체 소자를 외부 환경으로부터 보호하도록 열경화성 수지로 봉지하는 몰딩(molding) 공정, 상기 리드 프레임으로부터 반도체 패키지를 개개의 디바이스로 분리하여 소정의 형태로 형성하는 트림/폼(trim/form) 공정과, 외면에 상표 및 제품 번호를 인쇄하는 마킹(marking) 공정으로 이루어진다.
한편, 종래에는 하나의 반도체 패키지 안에 한 개의 반도체 칩을 탑재한 단 일 칩 패키지(single chip package)가 대부분이었으나, 최근에는 하나의 반도체 패키지 안에 여래 개의 반도체 칩들을 탑재한 멀티 칩 패키지(multi chip package)의 사용이 점점 증가되고 있다.
종래의 반도체 패키지 제조 공정에 따르면, 실장 기판 상에 복수의 반도체 칩들을 수직으로 적층하는 다이 본딩 공정을 수행한 후, 상기 반도체 칩의 입출력 패드들과 상기 실장 기판의 본드 핑거들을 도전 와이어로 연결하는 와이어 본딩 공정을 수행하게 된다. 이 후, 상기 실장 기판 상에 열경화성 수지로 봉지하는 몰딩 공정을 수행하게 된다.
특히, 종래의 와이어 본딩 공정은 본딩 캐필러리(capillary)를 이용하여 와이어를 연결한다. 그러나, 반도체 패키지 기술이 융 복합화, 박형화, 소형화됨에 따라, 상기 도전 와이어에 의해 연결되는 입출력 패드들과 본드 핑거들의 피치(pitch)는 점점 감소되고 있다. 이에 따라, 상기 도전 와이어의 직경은 감소하고, 그 길이는 길어지면서 상기 도전 와이어의 결합 능력이 저하되고, 스위핑(sweeping) 현상이나, 단선(short) 등과 같은 불량이 발생되고 있다.
따라서, 상기 입출력 패드들이 미세 피치를 갖거나 도전 와이어가 얇고 길더라도 상술한 불량이 발생되지 않도록 상기 반도체 칩과 본드 핑거를 연결할 수 있는 새로운 방법이 모색되어야 한다.
본 발명의 목적은 미세 피치를 갖는 입출력 패드들을 실장 기판과 전기적으로 연결할 수 있는 도전 와이어를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 목적은 상기 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 본드 핑거가 구비된 실장 기판, 상기 실장 기판 상에 배치되며, 본딩 패드가 구비된 적어도 하나의 반도체 칩, 상기 본드 핑거와 상기 본딩 패드를 덮도록 상기 실장 기판 상에 형성되며 내부 공간에 상기 본드 핑거와 상기 본딩 패드 사이를 연결하는 상호 연결 통로가 구비된 제1 몰딩 부재, 상기 상호 연결 통로에 구비되는 도전 와이어 및 상기 반도체 칩을 덮도록 상기 실장 기판 상에 형성된 제2 몰딩 부재를 포함한다.
본 발명의 일 실시예에 따르면, 상기 상호 연결 통로는 상기 제1 몰딩 부재의 외부로부터 도전성 물질이 주입되는 주입구를 갖는 것을 특징으로 할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법에 있어서, 실장 기판 상에 적어도 하나의 반도체 칩을 탑재한다. 상기 반도체 칩을 덮도록 상기 실장 기판 상에 제1 몰딩 부재를 형성한다. 상기 제1 몰딩 부재에 상기 반도체 칩과 상기 실장 기판 사이의 전기적 상호 연결을 위한 상호 연결 통로를 형성한다. 상기 상호 연결 통로에 도전 물질을 주입하여 상기 반도체 칩을 상기 실장 기판에 전기적으로 연결하기 위한 도전 와이어를 형성한다. 상기 반도체 칩을 외부 충격으로부터 보호하기 위하여 상기 실장 기판 상에 제2 몰딩 부재를 형성한다.
본 발명의 일 실시예에 따르면, 상기 실장 기판 상에 제1 몰딩 부재를 형성하는 단계는 상기 실장 기판 상에 반고체 물질을 코팅하는 단계를 포함할 수 있다. 또한, 상기 제1 몰딩 부재는 실리콘을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 몰딩 부재를 가공하는 단계는 상기 제1 몰딩 부재에 투과성 파장을 갖는 레이저 빔을 조사하여 상기 상호 연결 통로를 형성하는 단계를 포함할 수 있다. 또한, 상기 상호 연결 통로는 상기 도전 물질이 주입되는 주입구를 갖는 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따르면, 상기 도전 와이어를 형성하는 단계는 상기 상호 연결 공간에 금속 나노 입자들을 주입하는 단계 및 상기 금속 나노 입자들을 열처리하여 상기 도전 와이어를 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 도전 물질은 금속 와이어를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 몰딩 부재는 상기 실장 기판 상에 에폭시 몰드 컴파운드(EMC)를 사용하여 형성될 수 있다. 또한, 상기 반도체 칩은 다이 마운팅 공정에 의해 상기 실장 기판 상에 탑재될 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 패키지의 제조 방법에 따르면, 하나 이상의 반도체 칩들이 부착된 실장 기판을 덮도록 몰딩 부재를 형성한 후, 상기 몰딩 부재에 투과성 파장을 갖는 레이저 등을 이용하여 상기 몰딩 부재의 내부를 가공하여 상호 연결 통로를 형성한다. 이 후, 상기 상호 연결 통로에 도전 물질을 이용하여 도전 와이어를 형성하게 된다.
따라서, 미세한 간격으로 길이가 길거나 두께가 얇은 도전 와이어들을 형성함으로써, 상기 도전 와이어들의 길이가 길더라도 스위핑 현상이나, 단선 등과 같은 불량을 방지하면서, 상기 반도체 칩들과 상기 실장 기판을 서로 전기적으로 연결할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 실장 기판(101), 실장 기판(101) 상에 배치되는 제1 및 제2 반도체 칩들(110, 120), 실장 기판(101) 상에 형성되며 내부 공간에 상호 연결 통로(140)가 구비된 제1 몰딩 부재(130), 도전 와이어(150) 및 제2 몰딩 부재(160)를 포함한다.
실장 기판(101) 상에는 제1 및 제2 반도체 칩들(110, 120)과 전기적으로 연결시키기 위한 본드 핑거(102)들이 구비된다. 제1 반도체 칩(110)은 제1 접착층(112)에 의해 실장 기판(101) 상에 접착된다. 제1 반도체 칩(110) 상에는 실장 기판(101)과 전기적으로 연결시키기 위한 제1 본딩 패드(114)가 구비된다. 제2 반도체 칩(120)은 제2 접착층(122)에 의해 제1 반도체 칩(110) 상에 접착된다. 제2 반도체 칩(120) 상에는 실장 기판(101)과 전기적으로 연결시키기 위한 제2 본딩 패드(124)가 구비된다.
제1 몰딩 부재(130)는 제1 및 제2 반도체 칩(110, 120)이 형성된 실장 기판(101) 상에 형성된다. 본 발명의 일 실시예에 따르면, 제1 몰딩 부재(130)는 실장 기판(101)의 본드 핑거(102)들과 제1 및 제2 본딩 패드들(114, 124)을 덮는 영역을 포함한 제1 및 제2 반도체 칩들(110, 120)의 상부 전체에 형성될 수 있다. 예를 들면, 제1 몰딩 부재(130)는 실리콘을 포함할 수 있다.
상호 연결 통로(140)는 제1 몰딩 부재(130)의 내부 공간에 형성된다. 제1 및 제2 본딩 패드들(114, 124) 각각은 상호 연결 통로(140)를 통해 실장 기판(101)의 본드 핑거(102)들과 연결된다. 또한, 상호 연결 통로(140)는 도전성 물질이 내부로 주입될 수 있도록 주입구(141)를 포함한다.
본 발명의 일 실시예에 따르면, 상호 연결 통로(140)는 제1 반도체 칩(110)의 제1 본딩 패드(114)와 실장 기판(101)의 본드 핑거(102)를 연결하는 제1 연결 통로(142)를 포함할 수 있다. 또한, 상호 연결 통로(140)는 제2 반도체 칩(120)의 제2 본딩 패드(124)와 실장 기판(101)의 본드 핑거(102)를 연결하는 제2 연결 통로(144)를 포함할 수 있다.
예를 들면, 상호 연결 통로(140)는 투과성 파장을 갖는 레이저 빔을 제1 몰딩 부재(130)의 내부에 조사하여 형성될 수 있다. 이 때, 제1 몰딩 부재(130)는 내 부에 집광된 레이저 광을 흡수하고, 흡수된 부분은 일정한 형태로 가공되어 상호 연결 통로(140)를 형성하게 된다.
도전 와이어(150)는 상호 연결 통로(140)에 구비된다. 도전 와이어(150)는 제1 반도체 칩(110)의 제1 본딩 패드(114)와 실장 기판(100)의 본드 핑거(102)를 연결하는 제1 도전 와이어(152)를 포함할 수 있다. 또한, 도전 와이어(150)는 제2 반도체 칩(120)의 제2 본딩 패드(124)와 실장 기판의 본드 핑거(102)를 연결하는 제2 도전 와이어(154)를 포함할 수 있다. 예를 들면, 도전 와이어(150)는 금, 알루미늄 또는 이들의 혼합물을 포함할 수 있다.
도전 와이어(150)는 도전성 물질을 상호 연결 통로(140)의 주입구(141)를 통해 주입함으로써 형성될 수 있다. 예를 들면, 상호 연결 통로(140)의 주입구(141)를 통해 금속 나노 입자들을 주입한 후, 상기 금속 나노 입자들을 열처리하여 도전 와이어(150)를 형성할 수 있다. 이 때, 제1 몰딩 부재(130)를 가열함으로써, 상기 금속 나노 입자들로부터 도전 와이어(150)를 형성할 수 있다.
이와 달리, 상호 연결 통로(140)의 주입구(141)에 금속 와이어를 주입할 수 있다. 구체적으로, 제1 및 제2 반도체 칩들(110, 120)의 제1 및 제2 본딩 패드들(114, 124)과 접촉하는 하나의 금속 와이어를 주입하고, 실장 기판(100)의 본드 핑거(102)와 접촉하는 다른 금속 와이어를 주입할 수 있다. 이 후, 상기 두 개의 금속 와이어들을 열처리함으로써, 두 개의 금속 와이어들은 접합되어 도전 와이어(150)가 형성될 수 있다.
제2 몰딩 부재(160)는 제1 및 제2 반도체 칩들(110, 120)을 덮도록 실장 기 판 상(101)에 형성된다. 예를 들면, 제2 몰딩 부재(160)는 에폭시 몰드 컴파운드(EMC)를 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 나타내는 단면도이다. 본 실시예에 따른 반도체 패키지(200)는 제1 몰딩 부재가 형성되는 영역을 제외하고는 도 1의 실시예의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 실장 기판(101), 실장 기판(101) 상에 배치되는 제1 및 제2 반도체 칩들(110, 120), 실장 기판(101) 상에 형성되며 내부 공간에 상호 연결 통로(140)를 제1 몰딩 부재(230), 도전 와이어(150) 및 제2 몰딩 부재(160)를 포함한다.
제1 몰딩 부재(230)는 실장 기판(101)의 본드 핑거(102)들과 제1 및 제2 본딩 패드들(114, 124)을 덮도록 실장 기판(101) 상에 형성된다. 본 발명의 다른 실시예에 따르면, 제1 몰딩 부재(130)는 제1 및 제2 반도체 칩들(110, 120)의 일부 영역 상에 형성될 수 있다. 구체적으로, 제1 몰딩 부재(130)는 본딩 패드들(114, 124)이 형성된 제1 및 제2 반도체 칩들(110, 120)의 일부 영역 상에 형성된다.
본 발명에 따르면, 실장 기판(101) 상에 형성된 제1 몰딩 부재(130, 230)은 내부 공간에 상호 연결 통로(140)를 구비하고, 상호 연결 통로(140)에는 도전성 물질이 충진되어 도전 와이어(150)를 형성하게 된다. 따라서, 반도체 패키지는 미세한 간격으로 길이가 길고 얇은 도전 와이어들을 갖게 되어, 도전 와이어들 간의 단선이나 스윕핑 불량이 방지된다.
도 3 내지 도 7은 도 1의 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 3을 참조하면, 실장 기판(101) 상에 적어도 하나 이상의 반도체 칩(110, 120)을 탑재한다. 구체적으로, 실장 기판(101) 상에는 순차적으로 적층된 제1 및 제2 반도체 칩들(110, 120)이 배치될 수 있다.
실장 기판(101) 상에는 제1 및 제2 반도체 칩들(110, 120)과 전기적으로 연결시키기 위한 본드 핑거(102)들이 형성된다. 또한, 실장 기판(101)의 반대 면에는 솔더 볼 패드(도시되지 않음)가 형성되고, 내부에는 비아들이 형성된 인쇄회로기판일 수 있다.
제1 반도체 칩(110)은 제1 접착층(112)에 의해 실장 기판(101) 상에 접착된다. 제1 반도체 칩(110) 상에는 실장 기판(101)과 전기적으로 연결시키기 위한 제1 본딩 패드(114)가 형성된다. 제2 반도체 칩(120)은 제2 접착층(122)에 의해 제1 반도체 칩(110) 상에 접착된다. 제2 반도체 칩(120) 상에는 실장 기판(101)과 전기적으로 연결시키기 위한 제2 본딩 패드(124)가 형성된다.
본 발명의 일 실시예에 따르면, 제1 및 제2 반도체 칩들(110, 120)은 유테틱 다이 본딩(eutectic die bonding) 공정, 소프드 솔더 다이 본딩(soft solder die bonding) 공정, 테이프 본딩(tape bonding) 공정 등에 의해 접착될 수 있다. 또한, 제1 및 제2 접착층들(110, 120)은 에폭시(epoxy), 폴리이미드(polyimide) 등을 포함할 수 있다.
도 4를 참조하면, 반도체 칩들(110, 120)을 덮도록 실장 기판(101) 상에 제1 몰딩 부재(130)를 형성한다. 구체적으로, 제1 몰딩 부재(130)는 내부에 다양한 패턴이 가공될 수 있도록 레이저가 내부로 투과 및 집광되며 상기 레이저의 에너지를 흡수할 수 있는 재료를 이용하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 몰딩 부재(130)는 실리콘을 포함하는 반고체 물질을 실장 기판(101) 상에 코팅하여 형성될 수 있다. 이와 달리, 제1 몰딩 부재(130)는 에폭시 몰드 컴파운드를 이용하여 형성될 수 있다.
제1 몰딩 부재(130)의 내부에는 제1 및 제2 반도체 칩들(110, 120)과 실장 기판(101)을 전기적으로 연결하기 위한 도전 와이어(150)(도 6 참조)가 형성되므로, 제1 몰딩 부재(130)는 실장 기판(101)의 표면으로부터 도전 와이어(150)가 형성될 소정의 공간을 덮도록 형성된다.
예를 들면, 제1 몰딩 부재(130)는 실장 기판(101)의 전면을 덮도록 형성될 수 있다. 이와 달리, 제1 몰딩 부재(130)는 실장 기판(101)의 본드 핑거(102)들과 제1 및 제2 반도체 칩들(110, 120)의 제1 및 제2 본딩 패드들(114, 124)만을 덮도록 실장 기판(101)의 일부분 상에 형성될 수 있다.
도 5를 참조하면, 제1 몰딩 부재(130)를 가공하여 반도체 칩들(110, 120)과 실장 기판(101) 사이의 전기적 상호 연결(interconnection)을 위한 상호 연결 통로(140)를 형성한다.
본 발명의 일 실시예에 따르면, 투과성 파장을 갖는 레이저 빔을 제1 몰딩 부재(130)의 내부에 조사하여 상호 연결 통로(140)를 형성할 수 있다. 또한, 상호 연결 통로(140)는 도전성 물질이 내부로 주입될 수 있도록 주입구(141)를 갖도록 형성될 수 있다.
구체적으로, 레이저 가공 장치(도시되지 않음)에 제1 몰딩 부재(130)를 위치시킨다. 상기 레이저 가공 장치는 레이저 광원, 레이저 광의 출력이나 펄스폭 등을 조절하기 위해서 상기 레이저 광원을 제어하는 레이저 광원 제어부, 상기 레이저 광을 반사시키는 미러, 반사된 레이저 광을 집광시키는 집광용 렌즈 및 제1 몰딩 부재()를 이동시키는 스테이지를 포함할 수 있다.
제1 몰딩 부재(130)의 내부에 기 설정된 경로를 따라 상기 레이저 광원으로부터 발생된 레이저 광을 집광하여 조사시킨다. 이 때, 제1 몰딩 부재(130)는 내부에 집광된 레이저 광을 흡수하고, 흡수된 부분은 일정한 형태로 가공되어 상호 연결 통로(140)를 형성하게 된다. 또한, 상호 연결 통로(140)는 외부에서 도전성 물질이 주입되는 주입구(141)를 갖도록 가공된다.
본 발명의 일 실시예에 따르면, 상호 연결 통로(140)는 제1 반도체 칩(110)의 제1 본딩 패드(114)와 실장 기판(101)의 본드 핑거(102)를 연결하는 제1 연결 통로(142)를 포함할 수 있다. 또한, 상호 연결 통로(140)는 제2 반도체 칩(120)의 제2 본딩 패드(124)와 실장 기판의 본드 핑거(102)를 연결하는 제2 연결 통로(144)를 포함할 수 있다.
이리하여, 제1 및 제2 반도체 칩들(110, 120)과 실장 기판(101) 사이에 연결된 상호 연결 통로(140)는 상기 레이저에 의해 가공되므로, 미세한 크기로 형성될 수 있으며, 상호 연결 통로(140)들은 미세한 간격으로 제1 몰딩 부재(130)내에 형성될 수 있다.
도 6을 참조하면, 상호 연결 통로(140)에 도전 물질을 주입하여 반도체 칩들(110, 120)을 실장 기판(101)에 전기적으로 연결하기 위한 도전 와이어(150)를 형성한다.
본 발명의 일 실시예에 따르면, 상호 연결 통로(140)의 주입구(141)를 통해 금속 나노 입자들을 주입한 후, 상기 금속 나노 입자들을 열처리하여 도전 와이어(150)를 형성할 수 있다. 이 때, 제1 몰딩 부재(130)를 가열함으로써, 상기 금속 나노 입자들로부터 도전 와이어(150)를 형성할 수 있다.
이와 달리, 상호 연결 통로(140)의 주입구(141)에 금속 와이어를 주입할 수 있다. 구체적으로, 제1 및 제2 반도체 칩들(110, 120)의 제1 및 제2 본딩 패드들(114, 124)과 접촉하는 하나의 금속 와이어를 주입하고, 실장 기판(101)의 본드 핑거(102)와 접촉하는 다른 금속 와이어를 주입할 수 있다.
이 후, 상기 두 개의 금속 와이어들을 열처리함으로써, 두 개의 금속 와이어들은 접합되어 도전 와이어(150)가 형성될 수 있다. 이와 달리, 상호 연결 통로(140) 내로 주입된 상기 도전 물질에 다시 레이저를 주사하여 가공함으로써 도전 와이어(150)가 형성될 수 있다.
본 발명의 일 실시예에 따르면, 도전 와이어(150)는 제1 반도체 칩(110)의 제1 본딩 패드(114)와 실장 기판(101)의 본드 핑거(102)를 연결하는 제1 도전 와이어(152)를 포함할 수 있다. 또한, 도전 와이어(150)는 제2 반도체 칩(120)의 제2 본딩 패드(124)와 실장 기판의 본드 핑거(102)를 연결하는 제2 도전 와이어(154)를 포함할 수 있다.
이리하여, 본딩 패드들과 본드 핑거들이 서로 미세한 간격으로 이격되어 형성되더라도, 도전 와이어(150)는 작은 직경을 가지고 상기 본딩 패드들과 본드 핑거들을 서로 전기적으로 연결할 수 있도록 형성될 수 있다.
도 7을 참조하면, 제1 및 제2 반도체 칩(110, 120)들을 외부 충격으로부터 보호하기 위한 실장 기판(101) 상에 제2 몰딩 부재(160)를 형성한다. 본 발명의 일 실시예에 따르면, 제2 몰딩 부재(160)는 에폭시 몰드 컴파운드를 이용하여 형성될 수 있다. 또한, 제2 몰딩 부재(160)는 몰딩 공정에 의해 형성될 수 있다.
제 2 몰딩 부재(160)는 제1 및 제2 반도체 칩(110, 120)들을 공기 또는 외부에 대한 부식 등 여러 가지 원인에 의한 전기적인 열화로부터 보호하고 기계적인 안정성을 도모한다.
이 후, 실장 기판(101)을 개개의 디바이스로 분리하여 소정의 형태로 형성하는 트림(trim) 공정, 외면에 상표 및 제품 번호를 인쇄하는 마킹(marking) 공정을 수행하여 반도체 패키지를 완성하게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 패키지의 제조 방법에 따르면, 하나 이상의 반도체 칩들이 부착된 실장 기판을 덮도록 몰딩 부재를 형성한 후, 상기 몰딩 부재에 투과성 파장을 갖는 레이저 등을 이용하여 상기 몰딩 부재의 내부를 가공하여 상호 연결 통로를 형성한다. 이 후, 상기 상호 연결 통로에 도전 물질을 이용하여 도전 와이어를 형성하게 된다.
따라서, 미세한 간격으로 길이가 길고 두께가 얇은 도전 와이어들을 형성함 으로써, 상기 도전 와이어들의 스위핑 현상이나, 단선 등과 같은 불량을 방지하면서, 상기 반도체 칩들과 상기 실장 기판을 서로 전기적으로 연결할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 본드 핑거가 구비된 실장 기판;
    상기 실장 기판 상에 배치되며, 본딩 패드가 구비된 적어도 하나의 반도체 칩;
    상기 본드 핑거와 상기 본딩 패드를 덮도록 상기 실장 기판 상에 형성되며, 내부 공간에 상기 본드 핑거와 상기 본딩 패드 사이를 연결하는 상호 연결 통로가 구비된 제1 몰딩 부재;
    상기 상호 연결 통로에 구비되는 도전 와이어; 및
    상기 반도체 칩을 덮도록 상기 실장 기판 상에 형성된 제2 몰딩 부재를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 몰딩 부재는 실리콘을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 상호 연결 통로는 상기 제1 몰딩 부재의 외부로부터 도전성 물질이 주입되는 주입구를 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 도전 와이어는 금, 알루미늄 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 도전 와이어는 상기 상호 연결 통로에 주입된 나노 금속 입자들을 열처리하여 형성되는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 제2 몰딩 부재는 에폭시 몰드 컴파운드(EMC)를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 실장 기판 상에 적어도 하나의 반도체 칩을 탑재하는 단계;
    상기 반도체 칩을 덮도록 상기 실장 기판 상에 제1 몰딩 부재를 형성하는 단계;
    상기 제1 몰딩 부재에 상기 반도체 칩과 상기 실장 기판 사이의 전기적 상호 연결을 위한 상호 연결 통로를 형성하는 단계;
    상기 상호 연결 통로에 도전 물질을 주입하여 상기 반도체 칩을 상기 실장 기판에 전기적으로 연결하기 위한 도전 와이어를 형성하는 단계; 및
    상기 반도체 칩을 외부 충격으로부터 보호하기 위하여 상기 실장 기판 상에 제2 몰딩 부재를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서, 상기 실장 기판 상에 제1 몰딩 부재를 형성하는 단계는 상기 실장 기판 상에 반고체 물질을 코팅하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 7 항에 있어서, 상기 제1 몰딩 부재는 실리콘을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 7 항에 있어서, 상기 상호 연결 통로를 형성하는 단계는 상기 제1 몰딩 부재에 투과성 파장을 갖는 레이저 빔을 조사하여 상기 상호 연결 통로를 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 7 항에 있어서, 상기 상호 연결 통로는 상기 도전 물질이 주입되는 주입구를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 7 항에 있어서, 상기 도전 물질은 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 7 항에 있어서, 상기 도전 와이어를 형성하는 단계는
    상기 상호 연결 공간에 금속 나노 입자들을 주입하는 단계; 및
    상기 금속 나노 입자들을 열처리하여 상기 도전 와이어를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 7 항에 있어서, 상기 제2 몰딩 부재는 상기 실장 기판 상에 에폭시 몰드 컴파운드(EMC)를 사용하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 7 항에 있어서, 상기 반도체 칩은 다이 마운팅 공정에 의해 상기 실장 기판 상에 탑재되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020070041923A 2007-04-30 2007-04-30 반도체 패키지 및 이의 제조 방법 KR100829593B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070041923A KR100829593B1 (ko) 2007-04-30 2007-04-30 반도체 패키지 및 이의 제조 방법
US12/110,222 US8115323B2 (en) 2007-04-30 2008-04-25 Semiconductor package and method of manufacturing the semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070041923A KR100829593B1 (ko) 2007-04-30 2007-04-30 반도체 패키지 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR100829593B1 true KR100829593B1 (ko) 2008-05-14

Family

ID=39650415

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070041923A KR100829593B1 (ko) 2007-04-30 2007-04-30 반도체 패키지 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8115323B2 (ko)
KR (1) KR100829593B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
JP6552948B2 (ja) * 2015-11-27 2019-07-31 株式会社ディスコ ウエーハの加工方法、及び加工装置
US10727085B2 (en) * 2015-12-30 2020-07-28 Texas Instruments Incorporated Printed adhesion deposition to mitigate integrated circuit package delamination

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970024057A (ko) * 1995-10-30 1997-05-30 김광호 고신뢰성의 반도체 칩 패키지
JPH10223700A (ja) 1997-02-10 1998-08-21 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359346A (ja) * 2001-05-30 2002-12-13 Sharp Corp 半導体装置および半導体チップの積層方法
WO2003084297A1 (en) 2002-03-28 2003-10-09 Shinko Electric Industries Co., Ltd. Wiring structure and its manufacturing method
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
KR100499289B1 (ko) 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
TW200419752A (en) * 2003-03-18 2004-10-01 United Test Ct Inc Semiconductor package with heat sink
KR20040093562A (ko) 2003-04-30 2004-11-06 주식회사 하이닉스반도체 패키지 구조
KR100506035B1 (ko) * 2003-08-22 2005-08-03 삼성전자주식회사 반도체 패키지 및 그 제조방법
JPWO2006008824A1 (ja) * 2004-07-16 2008-05-01 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970024057A (ko) * 1995-10-30 1997-05-30 김광호 고신뢰성의 반도체 칩 패키지
JPH10223700A (ja) 1997-02-10 1998-08-21 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法

Also Published As

Publication number Publication date
US20080265431A1 (en) 2008-10-30
US8115323B2 (en) 2012-02-14

Similar Documents

Publication Publication Date Title
US8159057B2 (en) Semiconductor device and manufacturing method therefor
US8896111B2 (en) Semiconductor device and method for manufacturing the same
US7579690B2 (en) Semiconductor package structure
US7148560B2 (en) IC chip package structure and underfill process
US7335986B1 (en) Wafer level chip scale package
US7679178B2 (en) Semiconductor package on which a semiconductor device can be stacked and fabrication method thereof
JP2009212315A (ja) 半導体装置及びその製造方法
US8994168B2 (en) Semiconductor package including radiation plate
US7408252B2 (en) Semiconductor device and a manufacturing method of the same
US10475752B2 (en) Semiconductor package structure and method of making the same
US9082644B2 (en) Method of manufacturing and testing a chip package
JP2007103423A (ja) 半導体装置及びその製造方法
KR20100069589A (ko) 반도체 디바이스
US6841884B2 (en) Semiconductor device
US20040171193A1 (en) Semiconductor device and its manufacturing method
US20070054439A1 (en) Multi-chip stack structure
TWI387089B (zh) 多晶片封裝結構及其製造方法
KR100829593B1 (ko) 반도체 패키지 및 이의 제조 방법
US20080308914A1 (en) Chip package
JP2009026861A (ja) 半導体装置及びその製造方法
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2006222470A (ja) 半導体装置および半導体装置の製造方法
JP2007142128A (ja) 半導体装置およびその製造方法
JP4343727B2 (ja) 半導体装置
JP2008047662A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130430

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140430

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee