WO2013103024A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2013103024A1
WO2013103024A1 PCT/JP2012/066697 JP2012066697W WO2013103024A1 WO 2013103024 A1 WO2013103024 A1 WO 2013103024A1 JP 2012066697 W JP2012066697 W JP 2012066697W WO 2013103024 A1 WO2013103024 A1 WO 2013103024A1
Authority
WO
WIPO (PCT)
Prior art keywords
alignment mark
silicon carbide
recess
semiconductor device
carbide semiconductor
Prior art date
Application number
PCT/JP2012/066697
Other languages
English (en)
French (fr)
Inventor
淳 綾
川上　剛史
寛 渡邊
義幸 中木
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2013552384A priority Critical patent/JP5882363B2/ja
Publication of WO2013103024A1 publication Critical patent/WO2013103024A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H01L29/66212—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for forming a termination structure of semiconductor elements and alignment marks.
  • SiC silicon carbide
  • MOSFET Metal-Oxide-Semiconductor-Field-Effect-Transistor
  • Typical examples of the termination structure for relaxing the electric field generated at the termination portion of the semiconductor element include a guard ring structure, a JTE (Junction-Termination-Extension) structure, and an FLR (Field-Limiting-Ring) structure (for example, Patent Documents 1 and 2). .
  • These are impurity regions formed so as to surround the semiconductor element.
  • the JTE structure is provided for the purpose of reducing the surface electric field, and has a structure in which the impurity concentration gradually decreases from the terminal portion of the semiconductor element to the outside.
  • the FLR structure is composed of a plurality of impurity regions having the same concentration.
  • Patent Document 1 discloses a termination structure in which a guard ring and JTE are combined.
  • the termination structure of Patent Document 1 is a structure in which a JTE having a lower impurity concentration than the guard ring is disposed outside the guard ring.
  • the guard ring and the JTE are formed under the recess provided on the surface of the semiconductor layer, thereby increasing the distance between the bottom end of the guard ring and the JTE where the electric field concentration is likely to occur and the surface of the semiconductor layer.
  • a technique for further relaxing the electric field on the surface of the semiconductor layer has been proposed.
  • Patent Documents 3 to 5 disclose techniques for determining the depth of an alignment mark used for alignment of a semiconductor wafer according to the wavelength of the detection light of the alignment mark.
  • termination region such as a guard ring or JTE of an SiC semiconductor device
  • a termination region having a high impurity concentration is formed in the very vicinity of the bottom of the recess. Is done.
  • the impurity concentration in the termination region is high, the depletion layer extends little when a high voltage is applied, and a high electric field is generated in the termination region. In particular, electric field concentration is likely to occur at the bottom end of the recess on the termination region, which causes dielectric breakdown at that portion.
  • the termination region is formed so as to extend to the outer edge of the recess above it (that is, the width of each termination region is wider than the width of the recess above it).
  • the longitudinal cross-sectional area of the termination region is increased, and the electric field concentration at the bottom end of the recess is alleviated.
  • an etching mask (etching mask) for forming the recess and an ion implantation mask (implantation mask) for forming the termination region are separately prepared. Since the manufacturing process is complicated, the manufacturing time is prolonged and the cost is increased.
  • the SiC semiconductor device there is a case where a termination structure having no recess and having a flat upper surface as in Patent Document 2 is preferable from the viewpoint of both simplifying the manufacturing process and increasing the breakdown voltage of the termination region.
  • the conventional manufacturing method uses a termination structure with a flat upper surface.
  • an etching mask for forming the alignment mark is required.
  • the depth of the recess-shaped alignment mark has not been optimized, and if the refractive index of the film covering the alignment mark changes during the manufacturing process, the intensity of the diffracted light for detecting the alignment mark greatly changes. In that case, the positioning accuracy of the mask using the alignment mark is lowered, and the overlay error may be increased. As a result, there arises a problem that the manufacturing yield of the semiconductor device is lowered.
  • the present invention has been made to solve the above-described problems, and is capable of reducing the number of masks during manufacturing and improving the detection accuracy of alignment marks while suppressing a decrease in breakdown voltage of the termination region.
  • An object is to provide a semiconductor device.
  • a silicon carbide semiconductor device includes a semiconductor element formed in a silicon carbide semiconductor layer (2) and a depth of 50 nm or less formed on an outer periphery of the semiconductor element in a surface portion of the silicon carbide semiconductor layer (2).
  • the recess formed on the termination region of the silicon carbide semiconductor device according to the present invention can be formed simultaneously with the alignment mark.
  • the number of masks required can be reduced as compared with the prior art, and the manufacturing cost can be reduced.
  • the depth of the recess on the termination region is set to 50 nm or less, so that electric field concentration at the bottom surface of the recess in the termination region is suppressed, and the breakdown voltage of the termination region is increased. Can be planned.
  • FIG. 1 is a diagram showing the termination structure and alignment mark configuration of the semiconductor device according to the first embodiment of the present invention.
  • a configuration is shown in which a guard ring is provided as a termination region on the outer periphery of a Schottky barrier diode formed using a silicon carbide (SiC) semiconductor.
  • the semiconductor device is formed using an epitaxial substrate including an n-type SiC substrate 1 and an n-type SiC epitaxial layer 2 grown on the upper surface (first main surface) of the SiC substrate 1.
  • a surface electrode 4 is disposed on the upper surface of the SiC epitaxial layer 2 via a Schottky electrode 3 that is in Schottky connection with the SiC epitaxial layer 2.
  • the upper surface of the semiconductor device is covered with a surface protective film 7 such as polyimide. However, since the surface electrode 4 functions as a pad electrode for connecting the wiring, a portion of the surface protective film 7 on the surface electrode 4 is removed. Yes.
  • a back electrode 6 is disposed on the lower surface (second main surface) of SiC substrate 1 via ohmic electrode 5 that is in ohmic contact with SiC substrate 1.
  • a termination region 8 (guard ring), which is a p-type impurity region 8a, is formed in a region including the lower portion of the Schottky electrode 3 on the upper surface portion of the SiC epitaxial layer 2 in order to ensure a horizontal breakdown voltage. .
  • recessed alignment marks 9 used for alignment of various masks are formed.
  • a recess 10 is formed on the upper surface of the termination region 8. Since the recess 10 is formed simultaneously with the alignment mark 9, the alignment mark 9 and the recess 10 have substantially the same depth.
  • the alignment mark 9 and the recess 10 are formed very shallowly, and the depths thereof are 50 nm or less and ⁇ / n max / 6 or less (n max is a resist formed on the SiC epitaxial layer 2 in the manufacturing process).
  • the maximum refractive index of the film such as ⁇ is the wavelength of the detection light of the alignment mark 9).
  • the alignment mark 9 and the recess 10 are shallow enough to satisfy the above conditions, the alignment mark 9 always obtains strong mark detection diffracted light when detecting the alignment mark 9. Detection accuracy is improved. Further, in the termination region 8, the electric field strength at the bottom surface of the recess 10 is suppressed to a level close to the case where there is no recess 10. That is, it is possible to improve both the alignment accuracy of the mask by improving the detection accuracy of the alignment mark 9 and to improve the breakdown voltage by suppressing the electric field concentration in the termination region 8.
  • FIG. 2 to 5 are process diagrams showing a Schottky barrier diode shown in FIG. 1, its termination structure, and a method of forming an alignment mark.
  • a method for manufacturing the semiconductor device according to the first embodiment will be described.
  • an n-type SiC substrate 1 is prepared, and an n-type SiC epitaxial layer 2 is grown thereon.
  • the SiC substrate 1 for example, a substrate having a polytype of 4H and having an upper surface (first main surface) inclined by a certain off angle from the plane orientation (0001) can be used.
  • the SiC epitaxial layer 2 has a doping concentration of 1 to 20 ⁇ 10 15 / cm 3 and a film thickness of about 3 to 50 ⁇ m.
  • the n-type impurity introduced into the SiC substrate 1 and the SiC epitaxial layer 2 is, for example, nitrogen (N).
  • a transfer process of a resist pattern 11 that also serves as an implantation mask for forming the termination region 8 and an etching mask for forming the alignment mark 9 is performed.
  • the resist pattern 11 has an opening 12b (first opening) located on the formation region of the termination region 8 and an opening 12a (second opening) located on the formation region of the alignment mark 9. It has a shape to have.
  • a recess-like alignment mark 9 is formed in the SiC epitaxial layer 2 under the opening 12a by etching using the resist pattern 11 as a mask (FIG. 3).
  • the portion of the SiC epitaxial layer 2 exposed in the opening 12b is also etched, so that the recess 10 is formed simultaneously with the alignment mark 9, as shown in FIG.
  • the alignment mark 9 and the recess 10 are formed extremely shallow.
  • the SiC semiconductor has a breakdown voltage about 10 times higher than that of the Si semiconductor due to its material characteristics, and it is difficult for impurities to diffuse, and the impurity concentration in the upper surface portion of the termination region becomes high. .
  • the problem is avoided by making the recess 10 located on the termination region 8 very shallow.
  • a p-type impurity is ion-implanted using the remaining resist pattern 11 as a mask, thereby forming an impurity region 8a serving as a termination region 8 in the upper surface portion of the SiC epitaxial layer 2.
  • an impurity region 8a similar to the termination region 8 is formed at the bottom of the alignment mark 9.
  • An example of the p-type impurity is aluminum (Al).
  • the resist pattern 11 is removed, and the SiC substrate 1 and the SiC epitaxial layer 2 are heated to a temperature of 1500 ° C. or higher in order to activate the p-type impurity introduced into the termination region 8 (FIG. 5).
  • an ohmic electrode 5 of silicide eg, NiSi
  • a metal film such as nickel (Ni) on the lower surface (back surface) of the SiC substrate 1 and performing annealing.
  • the back electrode 6 is formed on the ohmic electrode 5.
  • the back electrode 6 for example, a two-layer structure of a Ni layer and an Au layer can be used. In this case, when the back surface of the semiconductor device is die-bonded using solder, the wettability of the solder is improved.
  • a Schottky electrode 3 is formed by forming a metal film such as titanium (Ti) on the upper surface of the SiC substrate 1. Further, a surface film 4 is formed on the Schottky electrode 3 by forming a metal film such as aluminum thereon. Then, a surface protective film 7 is formed on the SiC epitaxial layer 2 and the surface electrode 4 by applying and baking a surface sealing material such as polyimide.
  • the Schottky barrier diode shown in FIG. 1 the termination region 8 having the recess 10 on the upper surface, and the recess-shaped alignment mark 9 are formed.
  • the recess 10 and the alignment mark 9 on the upper surface of the termination region 8 in the semiconductor device of the first embodiment are characterized in that the depth is very shallow.
  • the depth (height of the step) of the recess 10 and the alignment mark 9 will be described.
  • the depth of the recess 10 on the termination region 8 will be described.
  • the greater the depth (step) of the recess on the termination region the higher the electric field strength at the bottom of the recess, and the breakdown voltage of the termination region tends to deteriorate due to electric field concentration at the bottom end of the recess.
  • the SiC semiconductor is less likely to diffuse impurities, and the impurity concentration in the vicinity of the bottom of the termination region becomes high, and this tendency becomes remarkable.
  • FIG. 6 is a graph showing the simulation results, and is a graph showing the relationship between the depth of the recess formed on the termination region and the electric field strength at the bottom of the recess.
  • the electric field strength at the bottom of the recess increases as the depth of the recess increases.
  • the depth of the recess on the termination region is 50 nm or less, the electric field strength is significantly reduced and there is no recess. It turned out to be very close to this state.
  • the depth of the recess 10 on the termination region 8 is set to 50 nm or less as in the present embodiment, the electric field strength at the bottom of the recess 10 can be suppressed, and the electric field concentration at the bottom end is reduced.
  • the state close to a state without a recess thereby, it is possible to increase the breakdown voltage of the terminal portion of the semiconductor element. This is particularly effective for a SiC semiconductor device in which the impurity concentration near the bottom of the termination region 8 tends to be high.
  • this effect has a wide breakdown voltage range from, for example, a low breakdown voltage semiconductor device of several hundred volts to a high breakdown voltage semiconductor device of 3000 V or higher. It can be obtained in a semiconductor device.
  • An alignment mark used in a stepper has a configuration in which a plurality of rectangular patterns are arranged as disclosed in, for example, Japanese Patent Publication No. 6-72766.
  • the alignment mark is detected by detecting light on which diffracted light from the plurality of rectangular patterns is superimposed.
  • FIG. 7 is an enlarged cross-sectional view of the edge portion of one alignment mark 9.
  • the upper surface of the SiC epitaxial layer 2 is irradiated with laser light for mark detection (irradiation light for mark detection).
  • the mark detection irradiation light 40 is incident on the alignment mark 9 from a direction perpendicular to the upper surface of the SiC epitaxial layer 2. Most of the mark detection irradiation light 40 that reaches the SiC epitaxial layer 2 becomes reflected light 41, but part of it is reflected by the edge portion of the alignment mark 9 to become diffracted light 41 a. Further, a part of the diffracted light 41 a becomes mark detecting diffracted light 41 b that enters an optical path for detecting the position of the alignment mark 9.
  • FIG. 8 shows the normalized etching depth (alignment mark step) of the alignment mark 9 formed on the upper surface of the SiC epitaxial layer 2 and the mark detection diffracted light 41b by the mark detection diffracted lights 41b 1 and 41b 2 . It is a graph which shows the relationship with light intensity (normalized light intensity).
  • the solid line graph shown in FIG. 8 shows the case where the alignment mark 9 is covered with a resist having a refractive index of 1.6, and the broken line graph shows the alignment mark 9 covered with polysilicon having a refractive index of 4. The case where it is broken is shown. In both cases, the wavelength of the mark detection irradiation light 40 is 633 nm.
  • the step of the alignment mark 9 for the normalized light intensity of the mark detection diffracted light 41 b to approach 1 differs depending on the material of the film covering the alignment mark 9.
  • the mark detection diffracted light 41b becomes strong regardless of whether the alignment mark 9 is covered with resist or polysilicon.
  • the step of the alignment mark 9 is 50 nm or less, preferably 20 nm or less, the path difference between the mark detection diffracted lights 41b 1 and 41b 2 is small, so the alignment mark 9 is covered with any film other than resist or polysilicon. Even if it is broken, the mark detection diffracted light 41b becomes strong.
  • FIG. 9 is a graph corresponding to a portion where the alignment mark step in the graph of FIG. 8 is 0 to 100 nm.
  • the light intensity of the mark detection diffracted light 41b is stronger than when there is no interference when the normalized light intensity is 0.25 or more.
  • the alignment mark 9 is covered with a resist having a refractive index of 1.6, the normalized light intensity of the mark detection diffracted light 41b becomes 0.25 or more due to interference of the mark detection diffracted lights 41b 1 and 41b 2. This is when the depth of the alignment mark 9 is about 50 nm or less.
  • the alignment mark 9 is covered with a polysilicon film having a refractive index of 4
  • the normalized light intensity of the mark detection diffracted light 41b is 0.25 or more because the depth of the alignment mark 9 is about 20 nm.
  • alignment marks for mark detection diffracted light 41b 2 from the bottom of the step 9 may not be used for detection.
  • interference of the mark detection diffracted lights 41b 1 and 41b 2 from the upper and lower portions of the step does not occur, the light intensity for detecting the alignment mark 9 decreases, and the alignment accuracy deteriorates. To do.
  • n max the maximum value of the refractive index of a film (for example, a resist, an oxide film, polysilicon, or the like) formed on the alignment mark 9 during the process of detecting the alignment mark 9 in the manufacture of the semiconductor device.
  • n max the maximum value of the refractive index of a film (for example, a resist, an oxide film, polysilicon, or the like) formed on the alignment mark 9 during the process of detecting the alignment mark 9 in the manufacture of the semiconductor device.
  • the detection process of the alignment mark 9 in the manufacture of semiconductor devices is performed a plurality of times, there is a case where the film where the step is formed on the alignment mark 9 each time carried out are different, the above n max is The maximum value through these multiple detection steps.
  • the alignment mark 9 cannot be distinguished from other portions. It must be larger than the surface roughness of the epitaxial layer 2. That is, the depth of the alignment mark 9 of the present embodiment is preferably larger than the surface roughness (5 nm) of the SiC epitaxial layer 2 on which it is formed and ⁇ / n max / 6 or less.
  • the depth of the recess 10 on the termination region 8 is preferably 50 nm or less from the viewpoint of ensuring the breakdown voltage of the termination region 8, and the depth of the alignment mark 9 is from the viewpoint of ensuring the detection accuracy of the alignment mark 9. From this, it can be seen that it is preferably ⁇ / n max / 6 or less.
  • the depths of the termination region 8 and the alignment mark 9 are 50 nm or less and ⁇ / n max / 6 or less. It is said.
  • the recess 10 on the termination region 8 is extremely shallow, electric field concentration in the termination region 8 can be suppressed, and a high breakdown voltage termination structure can be obtained. Further, since the implantation mask for forming the termination region 8 and the etching mask for forming the alignment mark 9 are realized by the same resist pattern 11, the number of necessary masks can be reduced and the manufacturing cost can be reduced. Can contribute to the reduction. Furthermore, since the alignment mark 9 is also formed to be extremely shallow, even if the film covering the alignment mark 9 changes during the manufacturing process of the semiconductor device, the intensity of the mark detection diffracted light 41b can be maintained high, and the mask can be formed multiple times. The alignment can always be made good, and the yield in manufacturing the SiC semiconductor device is improved.
  • the wavelength of the detection light (mark detection irradiation light) of the alignment mark 9 may cause the resist to be exposed. It is desirable that the red or infrared region on the long wavelength side without any light is present, and a He—Ne laser (wavelength 633 nm) is generally used. In the above description, it is assumed that the wavelength of the detection light of the alignment mark 9 is 633 nm. However, the mark detection irradiation light applicable to the present invention is not limited to this, and there is no problem even if a red or infrared semiconductor laser (wavelength 650 nm or 780 nm) is used.
  • FIG. 10 is a diagram illustrating a result of an alignment mark detection experiment performed by changing the depth of the alignment mark 9.
  • the depth of the alignment mark 9 was changed in the range of 20 nm to 80 nm, and whether or not the alignment mark 9 could be detected in each case was confirmed.
  • the alignment mark 9 could be detected in all cases of the above four types of structures. This is presumably because even if the alignment mark 9 is shallow, the intensity of the diffracted light received by the optical system for detecting the alignment mark 9 does not decrease but rather increases.
  • FIG. 11 is a result of an experiment in which the depth of the recess on the termination region was changed and the breakdown factor of the semiconductor device was investigated in each case.
  • the relationship between the depth of the recess on the termination region and the ratio of each breakdown factor of the semiconductor device was obtained. Showing the relationship.
  • the cause of the breakdown that occurs when a high voltage is applied to the SiC semiconductor device is mainly due to various defects such as carrot defects and triangular defects included in the SiC epitaxial layer, in addition to the breakdown due to the electric field concentration at the terminal portion. There are destruction and destruction caused by foreign matters generated during the manufacturing process.
  • SiC-SBD silicon carbide Schottky barrier diode
  • FIG. 12 is a diagram showing the structure of the termination structure and alignment mark of the semiconductor device according to the second embodiment of the present invention.
  • a configuration in which a guard ring is provided as a termination region on the outer periphery of a Schottky barrier diode formed using a silicon carbide (SiC) semiconductor is shown.
  • SiC silicon carbide
  • the configuration of the semiconductor device according to the second embodiment is almost the same as that of the first embodiment (FIG. 1), but the edge portions of the recess 10 and the alignment mark 9 on the termination region 8 are more gradual than in the first embodiment. It is a gentle slope. That is, the recess 10 and the alignment mark 9 have a tapered shape (forward tapered shape) whose bottom is narrower than the top. Further, the termination region 8 (impurity region 8a) is also tapered such that the bottom is narrower than the top. Due to the shape of the termination region 8, the lateral profile of the p-type impurity concentration is less steep than that of the first embodiment at both ends of the termination region 8.
  • the alignment mark 9 and the recess 10 are formed to be very shallow, and the depth thereof is 50 nm or less and ⁇ / n max / 6 or less (n max is the maximum refractive index of a film such as a resist formed on the SiC epitaxial layer 2 in the manufacturing process, and ⁇ is the wavelength of the detection light of the alignment mark 9).
  • the horizontal profile of the implantation concentration of the p-type impurity concentration at both ends of the termination region 8 is not steep, so that The electric field concentration can be suppressed, and the effect of further increasing the breakdown voltage of the termination region 8 can be obtained.
  • FIGS. 13 to 16 are process diagrams showing a Schottky barrier diode shown in FIG. 12, its termination structure, and a method of forming an alignment mark.
  • FIGS. 13 to 16 are process diagrams showing a Schottky barrier diode shown in FIG. 12, its termination structure, and a method of forming an alignment mark.
  • an n-type SiC substrate 1 is prepared, and an n-type SiC epitaxial layer 2 is grown thereon.
  • a resist pattern 11 serving also as an implantation mask for forming termination region 8 and an etching mask for forming alignment mark 9 is formed. It is formed by a transfer process (FIG. 13). That is, the resist pattern 11 has a shape having an opening 12 b located on the formation region of the termination region 8 and an opening 12 a located on the formation region of the alignment mark 9.
  • the side surface of the resist pattern 11 is inclined as shown in FIG. 13 by heating or etching the formed resist pattern 11.
  • Each of the openings 12a and 12b has a tapered shape whose bottom is narrower than the top.
  • the resist pattern 11 whose side surface is inclined is formed in the process of forming the side surface of the resist pattern 11 by, for example, greatly shifting the focus of the transfer device during exposure of the photoresist or using a photoresist having poor resolution. It can also be formed by degrading the verticality of the film. In that case, the above heating or etching for the resist pattern 11 can be omitted.
  • an alignment mark 9 and a recess 10 are formed in the SiC epitaxial layer 2 by etching using the resist pattern 11 as a mask (FIG. 14). Also in this embodiment, the alignment mark 9 and the recess 10 are formed extremely shallow. Thereby, as in the first embodiment, the effects of improving the detection accuracy of the alignment mark 9 and suppressing the electric field concentration in the termination region 8 are obtained.
  • the side surface of the resist pattern 11 since the side surface of the resist pattern 11 is inclined, the side surface of the resist pattern 11 gradually recedes during this etching process. For this reason, the side surfaces of the alignment mark 9 and the recess 10 to be formed are also inclined, and the alignment mark 9 and the recess 10 are tapered.
  • an impurity region 8 a similar to the termination region 8 is also formed at the bottom of the alignment mark 9.
  • An example of the p-type impurity is aluminum (Al).
  • the side surface of the resist pattern 11 that is an implantation mask is inclined, a part of the p-type impurity implanted into the side surface reaches the SiC epitaxial layer 2.
  • the shape of termination region 8 becomes tapered, and the lateral profile of the p-type impurity concentration becomes gentle at the end. Thereby, the effect of suppressing the electric field concentration at the end of the termination region 8 is obtained.
  • resist pattern 11 is removed, and SiC substrate 1 and SiC epitaxial layer 2 are heated to a temperature of 1500 ° C. or higher in order to activate the p-type impurity introduced into termination region 8. (FIG. 16).
  • the ohmic electrode 5 and the back electrode 6 are formed on the lower surface (rear surface) of the SiC substrate 1, and the Schottky electrode 3, the surface electrode 4 and the surface protective film 7 are formed on the upper surface of the SiC substrate 1, whereby FIG.
  • the Schottky barrier diode shown, the termination region 8 having the recess 10 on the upper surface, and the recess-shaped alignment mark 9 are formed.
  • the recess 10 on the termination region 8 is extremely shallow and the lateral profile of the impurity concentration of the termination region 8 is not steep, so that the termination is further made than in the first embodiment. Electric field concentration in the region 8 can be suppressed, and a high breakdown voltage termination structure can be obtained.
  • the implantation mask for forming the termination region 8 and the etching mask for forming the alignment mark 9 are realized by the same resist pattern 11, the necessary number of masks. This can contribute to a reduction in manufacturing costs.
  • the alignment mark 9 is also formed to be extremely shallow, even if the film covering the alignment mark 9 changes during the manufacturing process of the semiconductor device, the intensity of the mark detection diffracted light 41b can be maintained high, and the mask can be formed multiple times. The alignment can always be made good, and the yield in manufacturing the SiC semiconductor device is improved.
  • the termination region 8 is a guard ring, but the above manufacturing process can also be applied to the formation of the FLR.
  • the FLR has basically the same structure as the guard ring except that there are a plurality of impurity concentrations. Therefore, in the step of forming the resist pattern 11 (FIGS. 2 and 13), if a plurality of resist patterns 11 are used, an FLR can be formed.
  • the Schottky barrier diode is exemplified as the semiconductor element.
  • the present invention can also be applied to a termination structure such as JTE such as IGBT or MOSFET.
  • the application of the present invention is not limited to a semiconductor device formed using silicon carbide (SiC), but can also be applied to the manufacture of a semiconductor device using a semiconductor material having a property that impurities are difficult to diffuse.
  • SiC silicon carbide
  • a semiconductor material having a property that impurities are difficult to diffuse For example, GaN, which is known as a wide band gap semiconductor along with SiC, has a property that impurities are difficult to diffuse. The same effect as described above can also be obtained for a semiconductor device in which the present invention is formed using GaN.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

　終端領域の耐圧低下を抑えつつ、製造時におけるマスク数の削減およびアライメントマークの検出精度向上を図ることが可能な炭化珪素半導体装置を提供する。半導体装置は、ＳｉＣエピタキシャル層２に形成された半導体素子（ショットキーバリアダイオード）と、ＳｉＣエピタキシャル層２の表面部における半導体素子の外周に形成された不純物領域である終端領域８（ガードリング）と、終端領域８の上面に形成されたリセス１０とを備える。リセス１０は、極浅く形成され、その深さは５０ｎｍ以下である。

Description

炭化珪素半導体装置およびその製造方法
　本発明は、半導体装置の製造方法に関し、特に半導体素子の終端構造およびアライメントマークの形成技術に関するものである。
　高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかしＳｉＣ半導体装置には、多くの解決すべき課題が残されている。その一つは、半導体素子の外周部である終端部（例えばショットキーバリアダイオードのショットキー電極の端部や、ｐｎダイオードやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のｐｎ接合の端部）における電界集中により半導体装置の耐電圧特性が低下する問題である。
　半導体素子の終端部に生じる電界を緩和する終端構造の代表例としては、ガードリング構造や、ＪＴＥ（Junction Termination Extension）構造、ＦＬＲ（Field Limiting Ring）構造等がある（例えば特許文献１、２）。これらはいずれも半導体素子を囲むように形成される不純物領域である。一般に、ＪＴＥ構造は表面電界を低減する目的で設けられ、半導体素子の終端部から外へ向けて段階的に不純物濃度が低くなる構造を有している。これに対し、ＦＬＲ構造は、同じ濃度の複数の不純物領域から成る。
　例えば下記の特許文献１には、ガードリングとＪＴＥとを組み合わせた終端構造が開示されている。特許文献１の終端構造は、ガードリングの外側に、当該ガードリングよりも不純物濃度を低くしたＪＴＥが配設された構造である。また特許文献１では、ガードリングおよびＪＴＥを、半導体層表面に設けたリセスの下に形成することにより、電界集中が生じ易いガードリングおよびＪＴＥの底端部と半導体層表面との距離を長くし、半導体層表面の電界を更に緩和させる技術が提案されている。
　また、特許文献３～５には、半導体ウェハの位置合わせに用いるアライメントマークの深さを、アライメントマークの検出光の波長に応じて決定する技術が開示されている。
国際公開第２００９／１１６４４４号 特開２０１０－６８００８号公報 特開平７－２８３１０３号公報 特開平８－６４５００号公報 特開昭６３－１５３８１８号公報
　一般に、シリコン（Ｓｉ）にイオン注入された不純物はある程度拡散するが、ＳｉＣにイオン注入された不純物はほとんど拡散しない。そのため特許文献１のようにＳｉＣ半導体装置のガードリングやＪＴＥ等の不純物領域（以下「終端領域」）をリセスの下に形成すると、リセスの底部の極近傍に、不純物濃度の高い終端領域が形成される。終端領域の不純物濃度が高いと、高電圧が印加されたときの空乏層の伸びが小さく、終端領域内に高電界が生じる。特に、終端領域上のリセスの底端部では電界集中が生じ易いため、その部分で絶縁破壊を引き起こす原因となる。
　その対策として、特許文献１の終端構造では、終端領域をその上のリセスの外縁部にまで広げて形成している（すなわち各終端領域の幅がその上のリセスの幅よりも広い）。それにより、終端領域の縦断面積が大きくなるので、リセス底端部での電界集中が緩和される。しかし終端領域をリセスよりも幅広に形成するためには、リセスを形成するエッチング用のマスク（エッチングマスク）と、終端領域を形成するイオン注入用のマスク（注入マスク）とをそれぞれ個別に用意する必要があり、製造工程が複雑化するため、製造時間の長期化とコストの増大が問題となる。
　そのためＳｉＣ半導体装置においては、製造工程の簡略化と終端領域の高耐圧化との両立の観点から、特許文献２のように、リセスを有さず上面が平坦な終端構造が好ましい場合がある。しかし、ＳｉＣ半導体の製造では各注入マスクの位置合わせのためのリセス状のアライメントマークを基板上に直接形成する必要があるため、従来の製造方法では、上面が平坦な終端構造を用いる場合でも、終端領域形成用の注入マスクとは別に、アライメントマーク形成用のエッチングマスクが必要となっていた。
　また従来はリセス状のアライメントマークの深さが最適化されておらず、アライメントマークを覆う膜の屈折率が製造工程の途中で変化すると、アライメントマーク検出用の回折光の強度が大きく変化する。その場合、アライメントマークを用いたマスクの位置決め精度が低下して、重ね合わせ誤差が大きくなることがあった。その結果、半導体装置の製造の歩留まりが低下するという問題が生じる。
　本発明は以上のような課題を解決するためになされたものであり、終端領域の耐圧低下を抑えつつ、製造時におけるマスク数の削減およびアライメントマークの検出精度向上を図ることが可能な炭化珪素半導体装置を提供することを目的とする。
　本発明に係る炭化珪素半導体装置は、炭化珪素半導体層（２）に形成された半導体素子と、前記炭化珪素半導体層（２）の表面部における前記半導体素子の外周に形成された深さ５０ｎｍ以下のリセス（１０）と、前記リセス（１０）の下部に形成された不純物領域である終端領域（８）とを備えるものである。
　本発明に係る炭化珪素半導体装置の終端領域上に形成されるリセスは、アライメントマークと同時に形成できる。つまり、終端領域のパターンとアライメントマークのパターンとを同一のマスクを用いて同時に形成できるため、従来よりも必要なマスク数を減らすことができ、製造コストの削減に寄与できる。また、終端領域上のリセスの深さを５０ｎｍ以下とすることにより、終端領域上面の段差が小さくなるので、終端領域のリセスの底面部での電界集中が抑制され、終端領域の高耐圧化を図ることができる。
　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１に係る半導体装置の終端構造およびアライメントマークの構成を示す図である。 本発明の実施の形態１に係る半導体装置の製造工程図（レジストパターン形成工程）である。 本発明の実施の形態１に係る半導体装置の製造工程図（ＳｉＣエッチング工程）である。 本発明の実施の形態１に係る半導体装置の製造工程図（イオン注入工程）である。 本発明の実施の形態１に係る半導体装置の製造工程図（レジスト除去および高温アニール工程）である。 終端領域上のリセスの深さと、該リセスの底部での電界強度との関係を示すグラフである。 アライメントマークのエッジ部の拡大断面図である。 マーク段差（０～５００ｎｍ）とアライメントマークのエッジの上部および下部からの回折光の正規化された強度との関係を示すグラフである。 マーク段差（０～１００ｎｍ）とアライメントマークのエッジの上部および下部からの回折光の正規化された強度との関係を示すグラフである。 アライメントマークの深さを変えて、当該アライメントマークの検出可否を確認する実験結果示す図である。 終端領域上のリセスの深さと、半導体装置の各破壊要因の割合との関係を示す図である。 本発明の実施の形態２に係る半導体装置の終端構造およびアライメントマークの構成を示す図である。 本発明の実施の形態２に係る半導体装置の製造工程図（レジストパターン形成工程）である。 本発明の実施の形態２に係る半導体装置の製造工程図（ＳｉＣエッチング工程）である。 本発明の実施の形態２に係る半導体装置の製造工程図（イオン注入工程）である。 本発明の実施の形態２に係る半導体装置の製造工程図（レジスト除去および高温アニール工程）である。
　＜実施の形態１＞
　図１は、本発明の実施の形態１に係る半導体装置の終端構造およびアライメントマークの構成を示す図である。ここではその一例として、炭化珪素（ＳｉＣ）半導体を用いて形成したショットキーバリアダイオードの外周部に、終端領域としてガードリングを配設した構成を示している。
　当該半導体装置は、ｎ型のＳｉＣ基板１と、当該ＳｉＣ基板１の上面（第１主面）上に成長させたｎ型のＳｉＣエピタキシャル層２とから成るエピタキシャル基板を用いて形成されている。ＳｉＣエピタキシャル層２の上面には、当該ＳｉＣエピタキシャル層２とショットキー接続するショットキー電極３を介して表面電極４が配設される。当該半導体装置の上面はポリイミド等の表面保護膜７で覆われるが、表面電極４は配線を接続するためのパッド電極として機能するため、表面保護膜７における表面電極４上の部分は除去されている。またＳｉＣ基板１の下面（第２主面）には、ＳｉＣ基板１とオーミック接続するオーミック電極５を介して裏面電極６が配設される。
　ＳｉＣエピタキシャル層２の上面部分におけるショットキー電極３の端部下を含む領域には、水平方向の耐圧を確保するため、ｐ型の不純物領域８ａである終端領域８（ガードリング）が形成されている。
　またＳｉＣエピタキシャル層２の上面には、各種マスクの位置合わせに用いられるリセス状のアライメントマーク９が形成されている。
　図１の如く、終端領域８の上面には、リセス１０が形成されている。このリセス１０は、アライメントマーク９と同時に形成されるため、アライメントマーク９とリセス１０とはほぼ同じ深さである。また、アライメントマーク９およびリセス１０は非常に浅く形成されており、その深さは、５０ｎｍ以下と、λ／ｎｍａｘ／６以下（ｎｍａｘは製造過程におけるＳｉＣエピタキシャル層２上に形成されるレジスト等の膜の最大の屈折率、λはアライメントマーク９の検出光の波長である）とのいずれか小さいものとなっている。
　詳細は後述するが、上の条件を満たす程度にアライメントマーク９およびリセス１０が浅い場合、アライメントマーク９においては、当該アライメントマーク９の検出の際、常に強いマーク検出用回折光が得られ、その検出精度が向上する。また、終端領域８においては、リセス１０の底面での電界強度が、リセス１０が無い場合に近い程度に小さく抑えられる。つまり、アライメントマーク９の検出精度の向上によるマスクの位置合わせ精度を向上、並びに、終端領域８における電界集中の抑制による耐圧向上の両立を図ることができる。
　図２～図５は、図１に示したショットキーバリアダイオードおよびその終端構造、並びにアライメントマークの形成方法を示す工程図である。以下、これらの図に基づいて、実施の形態１に係る半導体装置の製造方法を説明する。
　まず、ｎ型のＳｉＣ基板１を用意し、その上にｎ型のＳｉＣエピタキシャル層２を成長させる。ＳｉＣ基板１としては、例えば４Ｈのポリタイプを有し、上面（第１主面）が面方位（０００１）から一定のオフ角だけ傾いたものを使用することができる。ＳｉＣエピタキシャル層２は、ドーピング濃度が１～２０×１０１５／ｃｍ３、膜厚が３～５０μｍ程度とする。ＳｉＣ基板１およびＳｉＣエピタキシャル層２に導入するｎ型不純物は例えば窒素（Ｎ）等である。
　ＳｉＣエピタキシャル層２上に酸化膜（図示せず）を形成した上で、終端領域８を形成するための注入マスクと、アライメントマーク９を形成するためのエッチングマスクを兼ねたレジストパターン１１を転写工程により形成する（図２）。つまりレジストパターン１１は、終端領域８の形成領域上に位置する開口部１２ｂ（第１の開口部）と、アライメントマーク９の形成領域上に位置する開口部１２ａ（第２の開口部）とを有する形状となっている。
　次に、レジストパターン１１をマスクに用いるエッチングにより、開口部１２ａの下のＳｉＣエピタキシャル層２にリセス状のアライメントマーク９を形成する（図３）。このとき、開口部１２ｂに露出したＳｉＣエピタキシャル層２の部分（終端領域８の形成領域）もエッチングされるため、図３に示すように、アライメントマーク９と同時にリセス１０が形成される。このとき、アライメントマーク９およびリセス１０は極浅く形成する。
　終端領域の上面に深いリセス（高い段差）があると、その段差部分（リセスの底端部）に電界集中が生じやすく耐圧が劣化する要因となり得る。特に、ＳｉＣ半導体では、その材料特性上、Ｓｉ半導体より絶縁耐圧が約１０倍高くなり、また、不純物が拡散しにくく、終端領域の上面部の不純物濃度が高くなるため、その問題が顕著に現れる。本実施の形態では、終端領域８上に位置するリセス１０を極めて浅くすることで、その問題を回避している。
　アライメントマーク９およびリセス１０を形成した後、残存するレジストパターン１１をマスクに用いてｐ型不純物をイオン注入することにより、ＳｉＣエピタキシャル層２の上面部分に終端領域８となる不純物領域８ａを形成する（図４）。このとき、ｐ型不純物は、開口部１２ａ、１２ｂに露出したＳｉＣエピタキシャル層２の部分にイオン注入されるので、アライメントマーク９の底部にも終端領域８と同様の不純物領域８ａが形成される。ｐ型不純物としては、例えばアルミニウム（Ａｌ）が挙げられる。
　続いてレジストパターン１１を除去し、終端領域８に導入したｐ型不純物を活性化させるために、ＳｉＣ基板１およびＳｉＣエピタキシャル層２を１５００℃以上の温度に加熱する（図５）。
　その後、ＳｉＣ基板１の下面（裏面）に、例えばニッケル（Ｎｉ）等の金属膜を形成してアニールを行うことで、シリサイド（例えばＮｉＳｉ）のオーミック電極５を形成する。さらに、オーミック電極５上に裏面電極６を形成する。裏面電極６としては、例えばＮｉ層とＡｕ層の二層構造を用いることができ、その場合、半導体装置の裏面を、半田を用いてダイボンドする際、半田の濡れ性が良好になる。
　また、ＳｉＣ基板１の上面に例えばチタン（Ｔｉ）等の金属膜を形成して、ショットキー電極３を形成する。さらに、その上にアルミニウム等の金属膜を成膜することで、ショットキー電極３の上に表面電極４を形成する。そしてＳｉＣエピタキシャル層２および表面電極４上に、ポリイミド等の表面封止材料を塗布して焼成することで表面保護膜７を形成する。
　以上の工程により、図１に示したショットキーバリアダイオード、および上面にリセス１０を有する終端領域８、並びにリセス状のアライメントマーク９が形成される。
　ここで、実施の形態１の半導体装置における終端領域８の上面のリセス１０およびアライメントマーク９は、深さが非常に浅い点に特徴がある。以下、リセス１０およびアライメントマーク９の深さ（段差の高さ）について説明する。
　まず、終端領域８上のリセス１０の深さについて説明する。上記したように、終端領域上のリセスの深さ（段差）が大きいほど、リセス底部の電界強度が高くなり、リセスの底端部における電界集中によって終端領域の耐圧が劣化する傾向にある。特に、ＳｉＣ半導体では不純物が拡散しにくく、終端領域の底部近傍の不純物濃度が高くなるため、この傾向は顕著になる。
　本発明者は、終端領域上のリセスの深さと、当該リセスの底部における電界強度との関係を実験により検証した。図６は、そのシミュレーション結果を示す図であり、終端領域上に形成されたリセスの深さと、当該リセスの底部における電界強度との関係を示すグラフである。図６において、リセスの深さが大きいほどリセス底部の電界強度が高くなるが、その一方で、終端領域上のリセスの深さを５０ｎｍ以下にすると、その電界強度が大幅に小さくなり、リセス無しの状態に極めて近くなることが分かった。
　従って、本実施の形態のように、終端領域８上のリセス１０の深さを５０ｎｍ以下にすれば、リセス１０の底部における電界強度を小さく抑えることができ、その底端部における電界集中が緩和されて、リセスが無い状態に近い状態にすることができる。それにより、半導体素子の終端部の高耐圧化を図ることができる。特に、終端領域８の底部近傍の不純物濃度が高くなりやすいＳｉＣ半導体装置に対して効果的である。
　なお、終端部での電界分布は、半導体素子自体の耐圧にはそれほど依存しないため、この効果は、例えば数百Ｖの低耐圧の半導体装置から３０００Ｖ以上の高耐圧の半導体装置まで、幅広い耐圧の半導体装置において得ることができる。
　次に、アライメントマーク９の深さについて説明する。一般に半導体装置の製造の露光工程にはステッパーが用いられている。ステッパーで使用されるアライメントマークは、例えば特公平６－７２７６６号公報に示されているように矩形パターンを複数個並べた構成となっている。その場合、アライメントマークの検出は、それら複数の矩形パターンからの回折光が重畳した光を検出することによって行われる。
　図７は、ひとつのアライメントマーク９のエッジ部分の拡大断面図である。アライメントマーク９の位置を検出する際、ＳｉＣエピタキシャル層２の上面にはマーク検出用のレーザ光（マーク検出用照射光）が照射される。
　図７のように、ＳｉＣエピタキシャル層２の上面に垂直な方向から、マーク検出用照射光４０がアライメントマーク９に入射したとする。ＳｉＣエピタキシャル層２に到達したマーク検出用照射光４０の大半は反射光４１となるが、その一部はアライメントマーク９のエッジ部で反射して回折光４１ａとなる。さらに回折光４１ａの一部は、アライメントマーク９の位置を検出するための光学経路に進入する、マーク検出用回折光４１ｂとなる。
　アライメントマーク９のエッジの上部で回折されたマーク検出用回折光４１ｂ１と、下部で回折されたマーク検出用回折光４１ｂ１とが干渉するため、結果として、それらを含むマーク検出用回折光４１ｂの強度は、そのマーク検出用回折光４１ｂ１、４１ｂ２の位相差によって決まる。２つのマーク検出用回折光４１ｂ１、４１ｂ２の位相差は両者の経路差に依存するため、マーク検出用回折光４１ｂの強度はアライメントマーク９のエッジの段差によって決まることになる。
　図８は、ＳｉＣエピタキシャル層２の上面に形成されるアライメントマーク９のエッチング深さ（アライメントマーク段差）と、マーク検出用回折光４１ｂ１、４１ｂ２によるマーク検出用回折光４１ｂの正規化された光強度（正規化光強度）との関係を示すグラフである。図８に示す実線のグラフは、アライメントマーク９が、屈折率が１．６のレジストで覆われている場合を示し、破線のグラフは、アライメントマーク９が、屈折率が４のポリシリコンで覆われている場合を示している。またどちらの場合もマーク検出用照射光４０の波長は６３３ｎｍであるとする。
　図８から分かるように、マーク検出用回折光４１ｂの正規化された光強度が１に近づくためのアライメントマーク９の段差は、アライメントマーク９を覆う膜の材質によって異なる。図８に示す例では、アライメントマーク９の段差が０ｎｍ付近と４００ｎｍ付近のときに、アライメントマーク９がレジストとポリシリコンのどちらで覆われていても、マーク検出用回折光４１ｂが強くなる。特に、アライメントマーク９の段差が５０ｎｍ以下、望ましくは２０ｎｍ以下の場合は、マーク検出用回折光４１ｂ１、４１ｂ２の経路差が小さいので、アライメントマーク９がレジストやポリシリコン以外のあらゆる膜で覆われていても、マーク検出用回折光４１ｂは強くなる。
　図９は、図８のグラフのアライメントマーク段差が０～１００ｎｍの部分に対応するグラフである。マーク検出用回折光４１ｂの光強度が、干渉の無い場合より強くなるのは正規化光強度が０．２５以上のときである。アライメントマーク９が屈折率１．６のレジストで覆われている場合、マーク検出用回折光４１ｂ１、４１ｂ２の干渉により、マーク検出用回折光４１ｂの正規化光強度が０．２５以上になるのは、アライメントマーク９の深さが約５０ｎｍ以下のときである。また、アライメントマーク９が屈折率４のポリシリコン膜で覆われている場合、マーク検出用回折光４１ｂの正規化光強度が０．２５以上になるのは、アライメントマーク９の深さが約２０ｎｍ以下のときである。
　また、アライメントマーク９のエッジの段差が深い時には、エッチングにより段差が逆テーパー形状になったり、段差下の形状がくぼんだりすることにより、段差の下部からのマーク検出用回折光４１ｂ２をアライメントマーク９の検出に利用できない場合がある。このような場合には、段差の上部および下部からのマーク検出用回折光４１ｂ１、４１ｂ２の干渉は生じることがなく、アライメントマーク９検出のための光の強度が低下し、アライメント精度が劣化する。
　よって本実施の形態のように、アライメントマーク９のエッジの段差を極めて浅くすると、アライメントマーク９を覆う膜の材質を問わず、常に強いマーク検出用回折光４１ｂを得ることができる。具体的には、半導体装置の製造におけるアライメントマーク９を検出する工程の際にアライメントマーク９上に形成されている膜（例えばレジスト、酸化膜、ポリシリコンなど）の屈折率の最大値をｎｍａｘとし、マーク検出用照射光４０の波長をλとすると、アライメントマーク９の深さ（段差）がλ／ｎｍａｘ／６以下であれば、アライメントマーク９それらの膜のどれで覆われていてもマーク検出用回折光４１ｂ１、４１ｂ２の位相差λ／３以下になるので、マーク検出用回折光４１ｂ１、４１ｂ２は互いに強め合うことになり、常に強いマーク検出用回折光４１ｂを得ることができる。その結果、マスクの位置合わせずれを防止でき、歩留まりの向上を図ることができる。
　なお、通常、半導体装置の製造ではアライメントマーク９の検出工程は複数回行われ、その工程が行われるたびにアライメントマーク９上に形成されている膜が異なる場合があるが、上記のｎｍａｘは、それら複数回の検出工程を通しての最大値である。
　また、アライメントマーク９のエッジの段差がＳｉＣエピタキシャル層２の平坦な部分における表面粗さ（５ｎｍ程度）よりも小さいと、アライメントマーク９と他の部分との区別がつかないため、その段差はＳｉＣエピタキシャル層２の表面粗さよりも大きくなければならない。つまり本実施の形態のアライメントマーク９の深さは、それが形成されるＳｉＣエピタキシャル層２の表面粗さ（５ｎｍ）よりも大きく、且つ、λ／ｎｍａｘ／６以下とするとよい。
　このように、終端領域８上のリセス１０の深さは、終端領域８の耐圧確保の観点から５０ｎｍ以下であることが好ましく、アライメントマーク９の深さは、アライメントマーク９の検出精度確保の観点から、λ／ｎｍａｘ／６以下であることが好ましいことが分かる。本実施の形態では、終端領域８の耐圧確保とアライメントマーク９の検出精度確保を両立するために、終端領域８およびアライメントマーク９の深さを、５０ｎｍ以下、且つ、λ／ｎｍａｘ／６以下としている。
　以上のように、実施の形態１によれば、終端領域８上のリセス１０が極めて浅いため、当該終端領域８での電界集中を抑制でき、高耐圧な終端構造が得られる。また、終端領域８を形成する際の注入マスクと、アライメントマーク９を形成する際のエッチングマスクとが、同一のレジストパターン１１によって実現されるため、必要なマスク数を減らすことができ、製造コストの削減に寄与できる。さらに、アライメントマーク９も極めて浅く形成されることにより、半導体装置の製造過程でアライメントマーク９を覆う膜が変化しても、マーク検出用回折光４１ｂの強度を高く維持でき、複数回のマスクの位置合わせを常に良好にでき、ＳｉＣ半導体装置の製造における歩留まりが向上する。
　なお、レジストは基本的に紫外線領域のｇ線（波長４３６ｎｍ）やｉ線（波長３６５ｎｍ）で感光するため、アライメントマーク９の検出光（マーク検出用照射光）の波長は、レジストを感光させる恐れの無い長波長側の赤色もしくは赤外領域であることが望ましく、一般的にはＨｅ－Ｎｅレーザー（波長６３３ｎｍ）が用いられている。上の説明で、アライメントマーク９の検出光の波長を６３３ｎｍと仮定したのは、それが理由である。但し、本発明に適用可能なマーク検出用照射光はこれに限られず、赤色や赤外域の半導体レーザー（波長６５０ｎｍや７８０ｎｍ）を用いても問題はない。
　ここで、アライメントマーク９およびリセス１０の深さに関する実験結果を示す。図１０は、アライメントマーク９の深さを変えて行った、アライメントマークの検出実験の結果を示す図である。この実験では、アライメントマーク９の深さを２０ｎｍ～８０ｎｍの範囲で変化させ、各場合でのアライメントマーク９の検出可否を確認した。
　一般的に、半導体装置の製造過程には、アライメントマークがレジストで覆われる工程や、金属膜で覆われる工程などがある。本実験では、そのような半導体装置の製造工程を模擬して、（１）アライメントマーク９上に何ら膜が形成されていない場合、（２）アライメントマーク９上に厚さ２．３μｍのレジストが形成されている場合、（３）アライメントマーク９上に厚さ２００ｎｍのＴｉが形成されている場合、（４）アライメントマーク９上に厚さ２００ｎｍのＴｉと厚さ２．３μｍのレジストが重ねて形成されている場合の４種類の構造について、アライメントマーク９の検出可否を確認した。
　図１０に示すように、アライメントマーク９の深さを２０ｎｍまで浅くしても、上記４種類の構造の全ての場合で、アライメントマーク９を検出することができた。これは、アライメントマーク９を浅くしても、アライメントマーク９検出用の光学系で受光される回折光の強度の低下がなく、むしろ増加しているためと考えられる。
　図１１は、終端領域上のリセスの深さを変化させ、各場合における半導体装置の破壊要因を調べた実験結果であり、終端領域上のリセスの深さと半導体装置の各破壊要因の割合との関係を示している。ＳｉＣ半導体装置に高電圧を印加したときに発生する破壊の原因としては、終端部の電界集中による破壊の他、主にＳｉＣエピタキシャル層に含まれるキャロット欠陥や三角欠陥などの各種の欠陥に起因する破壊や、製造プロセス中に生じた異物に起因する破壊などがある。
　本実験は、終端領域８上のリセス１０の深さを２０ｎｍとした本発明に係る炭化珪素ショットキーバリアダイオード（ＳｉＣ－ＳＢＤ）に対し、その逆方向Ｉ－Ｖ（電流－電圧）特性を調べることにより行った。また、比較のため、終端領域８上にリセス１０を有さないＳｉＣ－ＳＢＤと、終端領域８上のリセス１０の深さを３００ｎｍ以上に深くしたＳｉＣ－ＳＢＤについても同特性を調べた。
　図１１に示すように、リセス１０の深さを３００ｎｍ以上に深くしたＳｉＣ－ＳＢＤでは、終端部の電界集中が原因となって破壊したものが３０％程度存在した。しかし、リセス１０を有さないＳｉＣ－ＳＢＤならびにリセス１０の深さが２０ｎｍのＳｉＣ－ＳＢＤでは、それと同じ原因で破壊したものはなかった。この結果から、本発明のように終端領域８上のリセス１０の深さを浅くすると、終端領域８における電界分布はリセス１０が無い状態に近くなり、終端部が高耐圧化されることが確認された。
　＜実施の形態２＞
　図１２は、本発明の実施の形態２に係る半導体装置の終端構造およびアライメントマークの構成を示す図である。ここでもその一例として、炭化珪素（ＳｉＣ）半導体を用いて形成したショットキーバリアダイオードの外周部に、終端領域としてガードリングを配設した構成を示す。図１２において、図１に示したものと同様の機能を有する要素には、同一符号を付してあるので、ここではそれらの要素についての説明は省略する。
　実施の形態２に係る半導体装置の構成は、実施の形態１（図１）とほぼ同様であるが、終端領域８上のリセス１０およびアライメントマーク９のエッジ部分が、実施の形態１よりも緩やかな傾斜となっている。つまりリセス１０およびアライメントマーク９は、上部よりも底部が狭いテーパー状（順テーパー状）となっている。また、終端領域８（不純物領域８ａ）も、上部よりも底部が狭いテーパー状になっている。この終端領域８の形状により、終端領域８の両端部においては、ｐ型不純物濃度の横方向のプロファイルが、実施の形態１と比べて急峻でないようになっている。
　なお、本実施の形態でも、実施の形態１と同様に、アライメントマーク９およびリセス１０は非常に浅く形成されており、その深さは、５０ｎｍ以下、且つ、λ／ｎｍａｘ／６以下（ｎｍａｘは製造過程におけるＳｉＣエピタキシャル層２上に形成されるレジスト等の膜の最大の屈折率、λはアライメントマーク９の検出光の波長である）となっている。
　この構成によれば、実施の形態１と同様の効果に加え、終端領域８の両端部にけるｐ型不純物濃度の注入濃度の水平方向のプロファイルが急峻でないことにより、終端領域８の端部での電界集中を抑えられ、終端領域８をさらに高耐圧化できるという効果が得られる。
　図１３～図１６は、図１２に示したショットキーバリアダイオードおよびその終端構造、並びにアライメントマークの形成方法を示す工程図である。以下、これらの図に基づいて、実施の形態２に係る半導体装置の製造方法を説明する。
　まず、実施の形態１と同様に、ｎ型のＳｉＣ基板１を用意し、その上にｎ型のＳｉＣエピタキシャル層２を成長させる。
　その後、ＳｉＣエピタキシャル層２上に酸化膜（図示せず）を形成した上で、終端領域８を形成するための注入マスクと、アライメントマーク９を形成するためのエッチングマスクを兼ねたレジストパターン１１を転写工程により形成する（図１３）。つまりレジストパターン１１は、終端領域８の形成領域上に位置する開口部１２ｂと、アライメントマーク９の形成領域上に位置する開口部１２ａとを有する形状となっている。
　本実施の形態では、形成したレジストパターン１１を加熱したり、エッチングしたりすることにより、図１３のようにレジストパターン１１の側面に傾斜をつける。開口部１２ａ、１２ｂは、それぞれ上部よりも底部が狭いテーパー状となる。
　なお、側面が傾斜したレジストパターン１１は、その形成の過程で、例えばフォトレジストの露光時に転写装置のフォーカスを大きくずらしたり、解像性の悪いフォトレジストを用いたりして、レジストパターン１１の側面の垂直性をわざと悪くすることによっても形成可能である。その場合、レジストパターン１１に対する上記の加熱またはエッチングを省略することができる。
　次に、レジストパターン１１をマスクに用いるエッチングにより、ＳｉＣエピタキシャル層２にアライメントマーク９およびリセス１０を形成する（図１４）。本実施の形態でも、アライメントマーク９およびリセス１０は極浅く形成する。それにより、実施の形態１と同様に、アライメントマーク９の検出精度向上と、終端領域８における電界集中抑制という効果が得られる。
　本実施の形態では、レジストパターン１１の側面が傾斜しているので、このエッチング工程の際、レジストパターン１１の側面が徐々に後退する。そのため、形成されるアライメントマーク９およびリセス１０の側面も傾斜することになり、アライメントマーク９およびリセス１０はテーパー状となる。
　続いて、残存するレジストパターン１１をマスクに用いてｐ型不純物をイオン注入することにより、ＳｉＣエピタキシャル層２の上面部分に終端領域８となる不純物領域８ａを形成する（図１５）。このとき、アライメントマーク９の底部にも終端領域８と同様の不純物領域８ａが形成される。ｐ型不純物としては、例えばアルミニウム（Ａｌ）が挙げられる。
　本実施の形態では、注入マスクであるレジストパターン１１の側面が傾斜しているため、当該側面に注入されたｐ型不純物の一部がＳｉＣエピタキシャル層２まで達する。その結果、終端領域８（不純物領域８ａ）の形状がテーパー状になり、またその端部において、ｐ型不純物濃度の横方向のプロファイルが緩やかになる。これにより、終端領域８の端部での電界集中が抑制される効果が得られる。
　その後は実施の形態１と同様に、レジストパターン１１を除去し、終端領域８に導入したｐ型不純物を活性化させるために、ＳｉＣ基板１およびＳｉＣエピタキシャル層２を１５００℃以上の温度に加熱する（図１６）。
　そして、ＳｉＣ基板１の下面（裏面）にオーミック電極５および裏面電極６を形成し、ＳｉＣ基板１の上面にショットキー電極３、表面電極４および表面保護膜７を形成することにより、図１２に示したショットキーバリアダイオード、および上面にリセス１０を有する終端領域８、並びにリセス状のアライメントマーク９が形成される。
　以上のように、実施の形態２によれば、終端領域８上のリセス１０が極めて浅く、且つ、終端領域８の不純物濃度の横方向のプロファイルが急峻でないため、実施の形態１よりもさらに終端領域８での電界集中を抑制でき、高耐圧な終端構造が得られる。また、実施の形態１と同様に、終端領域８を形成する際の注入マスクと、アライメントマーク９を形成する際のエッチングマスクとが、同一のレジストパターン１１によって実現されるため、必要なマスク数を減らすことができ、製造コストの削減に寄与できる。さらに、アライメントマーク９も極めて浅く形成されることにより、半導体装置の製造過程でアライメントマーク９を覆う膜が変化しても、マーク検出用回折光４１ｂの強度を高く維持でき、複数回のマスクの位置合わせを常に良好にでき、ＳｉＣ半導体装置の製造における歩留まりが向上する。
　なお、本実施の形態において終端領域８はガードリングであったが、上記の製造工程はＦＬＲの形成にも適用可能である。ＦＬＲは、不純物濃度が複数あることを除けば基本的にガードリングと同じ構造である。従って、レジストパターン１１の形成工程（図２、図１３）おいて、レジストパターン１１を複数にすれば、ＦＬＲを形成することができる。
　また以上の説明では、半導体素子としてショットキーバリアダイオードを例示したが、本発明はＩＧＢＴやＭＯＳＦＥＴ等の例えばＪＴＥなどの終端構造に対しても適用可能である。
　さらに、本発明の適用は、炭化珪素（ＳｉＣ）を用いて形成する半導体装置に限られるものではなく、不純物が拡散しにくい性質を持つ半導体材料を用いる半導体装置の製造にも適用可能である。例えばＳｉＣと並んでワイドバンドギャップ半導体として知られるＧａＮも不純物が拡散しにくい性質がある。本発明を、ＧａＮを用いて形成する半導体装置に対しても、上記と同様の効果が得られる。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　ＳｉＣ基板、２　ＳｉＣエピタキシャル層、３　ショットキー電極、４　表面電極、５　オーミック電極、６　裏面電極、７　表面保護膜、８　終端領域、８ａ　不純物領域、９　アライメントマーク、１１　レジストパターン、４０　マーク検出用照射光、４１　反射光、４１ａ　回折光、４１ｂ　マーク検出用回折光。

Claims (11)

  1. 　炭化珪素半導体層（２）に形成された半導体素子と、
    　前記炭化珪素半導体層（２）の表面部における前記半導体素子の外周に形成された深さ５０ｎｍ以下のリセス（１０）と、
    　前記リセス（１０）の下部に形成された不純物領域である終端領域（８）とを備える
    ことを特徴とする炭化珪素半導体装置。
  2. 　前記炭化珪素半導体層（２）の表面に形成されたリセス状のアライメントマーク（９）をさらに備え、
    　前記アライメントマーク（９）の深さは、前記リセス（１０）の深さと同等である
    請求項１記載の炭化珪素半導体装置。
  3. 　前記リセス（１０）の深さは、５ｎｍより深い
    請求項１記載の炭化珪素半導体装置。
  4. 　前記炭化珪素半導体装置の製造過程における前記アライメントマーク（９）の検出工程の際に前記アライメントマーク（９）上に形成されている膜の屈折率の最大値をｎｍａｘ、前記アライメントマーク（９）の検出のために前記炭化珪素半導体層（２）に照射する光の波長をλとすると、
    　前記アライメントマーク（９）の深さは、λ／ｎｍａｘ／６以下である
    請求項２記載の炭化珪素半導体装置。
  5. 　前記リセス（１０）は、上部よりも底部が狭いテーパー状である
    請求項１記載の炭化珪素半導体装置。
  6. 　前記アライメントマーク（９）は、上部よりも底部が狭いテーパー状である
    請求項２記載の炭化珪素半導体装置。
  7. 　（ａ）前記炭化珪素半導体層（２）上に、半導体素子の終端部となる領域上に第１の開口部（１２ｂ）を有するレジストパターン（１１）を形成する工程と、
    　（ｂ）前記レジストパターン（１１）をマスクとするエッチングにより、前記第１の開口部（１２ｂ）の下の炭化珪素半導体層（２）に深さ５０ｎｍ以下のリセス（１０）を形成する工程と、
    　（ｃ）前記工程（ｂ）の後に、前記レジストパターン（１１）をマスクにして不純物をイオン注入により、前記リセス（１０）の下に終端領域（８）を形成する工程とを備える
    ことを特徴とする炭化珪素半導体装置の製造方法。
  8. 　前記工程（ａ）で形成される前記レジストパターン（１１）は、第２の開口部（１２ａ）をさらに有しており、
    　前記工程（ｂ）では、前記エッチングによって、前記第２の開口部（１２ａ）の下の炭化珪素半導体層（２）にアライメントマーク（９）が形成される
    請求項７記載の炭化珪素半導体装置の製造方法。
  9. 　前記リセス（１０）の深さは、５ｎｍより深い
    請求項７記載の炭化珪素半導体装置の製造方法。
  10. 　（ｄ）前記アライメントマーク（９）を検出する工程をさらに備え、
    　前記工程（ｄ）は１回以上行われ、
    　前記工程（ｄ）の際に前記アライメントマーク（９）上に形成されている膜の屈折率の最大値をｎｍａｘ、前記アライメントマーク（９）の検出のために前記炭化珪素半導体層（２）に照射する光の波長をλとすると、
    　前記アライメントマーク（９）の深さは、λ／ｎｍａｘ／６以下である
    請求項８記載の炭化珪素半導体装置の製造方法。
  11. 　前記工程（ａ）は、前記レジストパターン（１１）の側面に傾斜をつける工程を含む
    請求項７記載の炭化珪素半導体装置の製造方法。
PCT/JP2012/066697 2012-01-05 2012-06-29 炭化珪素半導体装置およびその製造方法 WO2013103024A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013552384A JP5882363B2 (ja) 2012-01-05 2012-06-29 炭化珪素半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012000520 2012-01-05
JP2012-000520 2012-01-05

Publications (1)

Publication Number Publication Date
WO2013103024A1 true WO2013103024A1 (ja) 2013-07-11

Family

ID=48745094

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/066697 WO2013103024A1 (ja) 2012-01-05 2012-06-29 炭化珪素半導体装置およびその製造方法

Country Status (2)

Country Link
JP (1) JP5882363B2 (ja)
WO (1) WO2013103024A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015937A1 (ja) * 2013-07-31 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JPWO2016002058A1 (ja) * 2014-07-03 2017-04-27 株式会社日立製作所 半導体装置およびその製造方法、パワーモジュール、並びに電力変換装置
CN118380323A (zh) * 2024-06-24 2024-07-23 中国电子科技集团公司第五十五研究所 一种SiC器件套刻标记和器件终端同步完成的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019898A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体基板およびその製造方法
WO2009116444A1 (ja) * 2008-03-17 2009-09-24 三菱電機株式会社 半導体装置
JP2011096757A (ja) * 2009-10-28 2011-05-12 Mitsubishi Electric Corp 炭化珪素半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07283103A (ja) * 1994-04-06 1995-10-27 Hitachi Ltd 半導体基板、位置検出用マークの形成方法及び半導体装置の製造方法
JP2011233614A (ja) * 2010-04-26 2011-11-17 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005019898A (ja) * 2003-06-27 2005-01-20 Denso Corp 半導体基板およびその製造方法
WO2009116444A1 (ja) * 2008-03-17 2009-09-24 三菱電機株式会社 半導体装置
JP2011096757A (ja) * 2009-10-28 2011-05-12 Mitsubishi Electric Corp 炭化珪素半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015015937A1 (ja) * 2013-07-31 2015-02-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015032611A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JPWO2016002058A1 (ja) * 2014-07-03 2017-04-27 株式会社日立製作所 半導体装置およびその製造方法、パワーモジュール、並びに電力変換装置
CN118380323A (zh) * 2024-06-24 2024-07-23 中国电子科技集团公司第五十五研究所 一种SiC器件套刻标记和器件终端同步完成的制造方法

Also Published As

Publication number Publication date
JP5882363B2 (ja) 2016-03-09
JPWO2013103024A1 (ja) 2015-05-11

Similar Documents

Publication Publication Date Title
JP5452718B2 (ja) 半導体装置
US9219113B2 (en) Semiconductor device having breakdown voltage enhancement structure
JP5600411B2 (ja) 炭化珪素半導体装置
KR100994185B1 (ko) 반도체 장치
US9324782B2 (en) Semiconductor device
US8890278B2 (en) Semiconductor device
WO2011101958A1 (ja) Ｐｉｎダイオード
JP5822032B2 (ja) 半導体装置の製造方法
US10910319B2 (en) Method of manufacturing semiconductor device
JP2010506392A (ja) 電力半導体デバイス
JP2008053363A (ja) 半導体基板およびその製造方法
JP5882363B2 (ja) 炭化珪素半導体装置の製造方法
US9385181B2 (en) Semiconductor diode and method of manufacturing a semiconductor diode
JP2013021040A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5755722B2 (ja) 半導体装置
JP2013105798A (ja) 半導体装置及びその製造方法
CN110364574B (zh) 基于P-GaN帽层和浮空金属环的AlGaN/GaN异质结肖特基二极管器件
JP2010073857A (ja) 半導体装置の製造方法
US20170288065A1 (en) Trenched MOS Gate Controlled Rectifier
US9887086B2 (en) Method for manufacturing a wide bandgap junction barrier schottky diode
KR101667669B1 (ko) 쇼트키 배리어 다이오드 및 그 제조방법
TWI837700B (zh) 合併PiN蕭特基(MPS)二極體與其製造方法
JP6163922B2 (ja) 半導体装置およびその製造方法
WO2023119485A1 (ja) 炭化珪素半導体装置及び炭化珪素半導体装置の製造方法
JP7129436B2 (ja) ＳｉＣ半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12864601

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013552384

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12864601

Country of ref document: EP

Kind code of ref document: A1