CN113066870B - 一种具有终端结构的氧化镓基结势垒肖特基二极管 - Google Patents

一种具有终端结构的氧化镓基结势垒肖特基二极管 Download PDF

Info

Publication number
CN113066870B
CN113066870B CN202110317471.5A CN202110317471A CN113066870B CN 113066870 B CN113066870 B CN 113066870B CN 202110317471 A CN202110317471 A CN 202110317471A CN 113066870 B CN113066870 B CN 113066870B
Authority
CN
China
Prior art keywords
gallium oxide
layer
oxide semiconductor
semiconductor layer
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110317471.5A
Other languages
English (en)
Other versions
CN113066870A (zh
Inventor
罗小蓉
魏雨夕
鲁娟
杨可萌
魏杰
蒋卓林
王元刚
吕元杰
冯志红
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
CETC 13 Research Institute
Original Assignee
University of Electronic Science and Technology of China
CETC 13 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China, CETC 13 Research Institute filed Critical University of Electronic Science and Technology of China
Priority to CN202110317471.5A priority Critical patent/CN113066870B/zh
Publication of CN113066870A publication Critical patent/CN113066870A/zh
Application granted granted Critical
Publication of CN113066870B publication Critical patent/CN113066870B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Abstract

本发明属于功率半导体技术领域，涉及一种具有终端结构的氧化镓基结势垒肖特基二极管。本发明针对氧化镓材料P型掺杂困难且器件边缘电场集中的问题，提出一种兼具肖特基结、异质PN结以及含有变掺杂分布氟离子的钝化层终端的二极管。正向导通时，低势垒的肖特基结使器件具有低正向导通压降；反向阻断时，异质PN结屏蔽高电场，变掺杂分布的氟离子终端结构缓解电场集中效应，从而减小反向泄漏电流并增大击穿电压。本发明在钝化介质层中而不是氧化镓材料中注入氟离子，减少氧化镓材料晶格损伤对正向导通特性的影响。本发明的有益效果为，本发明的器件兼具正向压降小、泄漏电流小和反向击穿电压高的优点。

Description

一种具有终端结构的氧化镓基结势垒肖特基二极管
技术领域
本发明属于功率半导体技术领域，涉及一种具有终端结构的氧化镓基结势垒肖特基二极管。
背景技术
具有高频和低功耗特性的功率二极管广泛应用于开关电源、整流器、转换器中，可以显著提升转换效率，降低电源系统的体积。氧化镓(Ga2O3)材料具有超宽禁带(Eg＝4.5-4.9eV)和高击穿电场(8MV/cm)，基于氧化镓的功率器件的Baliga优值为GaN的4倍、SiC的10倍以及Si的3444倍。因此，Ga2O3有望成为高压、大功率、低损耗功率器件的优选材料，满足高功率密度、高转换效率及小型轻量化的电源系统需求。
目前，氧化镓尚未实现有效的P型掺杂，无法实现氧化镓PN结，单极的肖特基势垒二极管(SBD)是典型的氧化镓功率二极管之一，且SBD中存在的边缘电场集中效应无法采用常规的结终端扩展和场限环技术来解决。相较于双极器件，SBD存在反向泄漏电流大、击穿电压低的问题。氧化镓基结势垒肖特基二极管采用间隔分布的P型氧化物半导体层与N型氧化镓外延层形成异质结，结合了肖特基二极管正向导通电压小和PiN二极管反向耐压能力强的优点，从而获得比SBD更低的泄漏电流和更高的击穿电压。然而，异质结的引入并不能有效缓解边缘电场集中效应，边缘击穿决定击穿电压(参见文献Atsushi Shimbori,etal.,Fabrication and Analysis of a Novel High Voltage Heterojunction p-NiO/n-Ga2O3 Diode,IEEE ISPSD 2020,pp.218-221)，限制了氧化镓二极管在高压领域的应用。因此，如何缓解氧化镓基结势垒肖特基二极管的边缘电场集中效应从而提高器件耐压成为目前亟待解决的关键问题之一。
发明内容
本发明针对上述存在的问题，提出一种具有终端结构的氧化镓基结势垒肖特基二极管，不但兼具SBD正向导通电压小和PiN二极管反向击穿电压高的优点，而且能缓解电场集中效应，从而进一步降低器件的泄漏电流，提高耐压并增强器件可靠性。
本发明的技术方案为：
一种具有终端结构的氧化镓基结势垒肖特基二极管，包括阴极欧姆接触金属层1、位于阴极欧姆接触金属层1上表面的高掺杂氧化镓衬底2、位于高掺杂氧化镓衬底2上表面的低掺杂氧化镓外延层3；其特征在于，所述低掺杂氧化镓外延层3上层两侧具有钝化介质层5，两侧的钝化介质层5之间为有源区；所述有源区顶部具有P型氧化物半导体层4，所述P型氧化物半导体层4由两个或两个以上结深相同且等间距排列的P型区构成，且与低掺杂氧化镓外延层3的上部相接触形成异质结；所述钝化介质层5中具有变掺杂分布的氟离子，且其上表面的高于P型氧化物半导体层4的上表面；所述钝化介质层5内侧与P型氧化物半导体层4相接触并且覆盖有源区的边缘；所述有源区上表面覆盖有阳极金属层6并形成肖特基接触，且阳极金属层6向两侧延伸至覆盖部分钝化介质层5的上表面形成场板。
进一步的，所述P型氧化物半导体层4采用的材料为P型NiO或P型Cu2O。
进一步的，所述钝化介质层5的下表面与P型氧化物半导体层4的下表面齐平，P型氧化物半导体层4的上表面与低掺杂氧化镓外延层3的上表面齐平。
进一步的，所述钝化介质层5的下表面结深大于P型氧化物半导体层4的下表面结深，P型氧化物半导体层4嵌入在低掺杂氧化镓外延层3且P型氧化物半导体层4的上表面高于低掺杂氧化镓外延层3的上表面。
进一步的，所述钝化介质层5的下表面结深大于P型氧化物半导体层4的下表面结深，P型氧化物半导体层4的下表面与低掺杂氧化镓外延层3的上表面接触。
本发明的有益效果为，本发明的器件兼具正向压降小、泄漏电流小和反向击穿电压高的优点。
附图说明
图1为本发明实施例1的剖面结构示意图；
图2为本发明实施例2的剖面结构示意图；
图3为本发明实施例3的剖面结构示意图；
图4为本发明实施例1提供的在钝化介质层中形成变掺杂分布的氟离子的工艺示意图。
具体实施方式
下面结合附图和实施例，详细描述本发明的技术方案：
实施例1：
如图1所示，本例包括阴极欧姆接触金属层1、位于阴极欧姆接触金属层1上表面的高掺杂氧化镓衬底2、位于高掺杂氧化镓衬底2上表面的低掺杂氧化镓外延层3；其特征在于，所述低掺杂氧化镓外延层3上层两侧具有钝化介质层5，两侧的钝化介质层5之间的低掺杂氧化镓外延层3上层具有P型氧化物半导体区，所述P型氧化物半导体区由多个结深相同且等间距排列的P型氧化物半导体层4构成；所述钝化介质层5上表面的高度大于P型氧化物半导体层4上表面的高度，且与钝化介质层5接触的P型氧化物半导体层4侧面部分嵌入钝化介质层5中；所述P型氧化物半导体层4及P型氧化物半导体层4之间的低掺杂氧化镓外延层3上表面覆盖有阳极金属层6并形成肖特基接触，且阳极金属层6向两侧延伸至覆盖部分钝化介质层5的上表面形成场板；所述钝化介质层5中具有变掺杂分布的氟离子。
本例的工作原理为：
本发明提出的一种具有终端结构的氧化镓基结势垒肖特基二极管，在正向导通状态，二极管的正向特性由肖特基部分决定，较低的肖特基势垒使器件的正向导通压降低于常规的PN结二极管；在反向阻断状态，P型氧化物半导体与氧化镓外延层形成的异质PN结的耗尽区扩展并彼此连通，抑制高电场向肖特基结扩展，抑制肖特基结提前击穿，巧妙的规避了目前氧化镓尚未实现有效P型掺杂的难题。所述钝化介质层5采用相比于氧化镓材料具有更小介电常数和更大临界击穿电场强度的SiNX材料，同时钝化介质层5内注入的氟离子部分耗尽下方低掺杂氧化镓外延层3中的电子，降低外延层中阳极金属边缘处的电场峰值，从而缓解氧化镓基结势垒肖特基二极管的电场集中效应并提高击穿电压；变掺杂分布的氟离子终端结构可以等效为在主结处较薄、场板边缘较厚的倾斜场板，改善表面电场分布，使得相较于相同器件尺寸的常规氧化镓基结势垒肖特基二极管以及具有均匀分布的氟离子终端结构的氧化镓基结势垒肖特基二极管，该实施例能获得更优的击穿特性。此外，本发明在钝化介质层中而不是氧化镓材料中注入氟离子，减少氧化镓材料晶格损伤，从而减少对正向导通特性的影响。因此，本发明的器件兼具正向压降小、泄漏电流小和反向击穿电压高的优点。
本例所述的一种具有终端结构的氧化镓基结势垒肖特基二极管的变掺杂分布的氟离子的一种工艺方法为：使用光刻胶作为掩膜，控制不同宽度窗口之间的间距，刻蚀多个不同宽度的注入窗口，并在未被光刻胶覆盖的钝化介质层5中注入氟离子，采用退火工艺激活注入的氟离子并修复注入损伤，得到变掺杂分布的氟离子，如图4所示。
实施例2：
如图2所示，本实施例与实施例1的区别在于，P型氧化物半导体层4嵌入在低掺杂氧化镓外延层3且P型氧化物半导体层4的上表面高于低掺杂氧化镓外延层3的上表面。与实施例1相比，减少对P型氧化物半导体层4下方的低掺杂氧化镓外延层3的刻蚀深度，减小了氧化镓材料的晶格损伤。位于氧化镓外延层3上表面的P型氧化物半导体层4在反向偏置下依然能够实现各个异质PN结耗尽区的连通，因而几乎不会影响氧化镓基结势垒肖特基二极管的反向特性。
实施例3：
如图3所示，本实施例与实施例1的区别在于，P型氧化物半导体层4的下表面与低掺杂氧化镓外延层3的上表面接触。与实施例1相比，未对P型氧化物半导体层4下方的低掺杂氧化镓外延层3进行刻蚀，进一步减小了氧化镓材料的晶格损伤。位于氧化镓外延层3上表面的P型氧化物半导体层4在反向偏置下依然能够实现各个异质PN结耗尽区的连通，因而几乎不会影响氧化镓基结势垒肖特基二极管的反向特性。

Claims (5)

1.一种具有终端结构的氧化镓基结势垒肖特基二极管，包括阴极欧姆接触金属层(1)、位于阴极欧姆接触金属层(1)上表面的高掺杂氧化镓衬底(2)、位于高掺杂氧化镓衬底(2)上表面的低掺杂氧化镓外延层(3)；其特征在于，所述低掺杂氧化镓外延层(3)上层两侧具有钝化介质层(5)，两侧的钝化介质层(5)之间为有源区；所述有源区顶部具有P型氧化物半导体层(4)，所述P型氧化物半导体层(4)由两个或两个以上结深相同且等间距排列的P型区构成，且与低掺杂氧化镓外延层(3)的上部相接触形成异质结；所述钝化介质层(5)中具有变掺杂分布的氟离子，且其上表面高于P型氧化物半导体层(4)的上表面，变掺杂分布的氟离子终端结构等效为在主结处较薄、场板边缘较厚的倾斜场板；所述钝化介质层(5)内侧与P型氧化物半导体层(4)相接触并且覆盖有源区的边缘；所述有源区上表面覆盖有阳极金属层(6)并形成肖特基接触，且阳极金属层(6)向两侧延伸至覆盖部分钝化介质层(5)的上表面形成场板。
2.根据权利要求1所述的一种具有终端结构的氧化镓基结势垒肖特基二极管，其特征在于，所述P型氧化物半导体层(4)采用的材料为P型NiO或P型Cu2O。
3.根据权利要求1或2所述的一种具有终端结构的氧化镓基结势垒肖特基二极管，其特征在于，所述P型氧化物半导体层(4)的上表面与低掺杂氧化镓外延层(3)的上表面齐平。
4.根据权利要求1或2所述的一种具有终端结构的氧化镓基结势垒肖特基二极管，其特征在于，所述P型氧化物半导体层(4)嵌入在低掺杂氧化镓外延层(3)且P型氧化物半导体层(4)的上表面高于低掺杂氧化镓外延层(3)的上表面。
5.根据权利要求1或2所述的一种具有终端结构的氧化镓基结势垒肖特基二极管，其特征在于，所述P型氧化物半导体层(4)的下表面与低掺杂氧化镓外延层(3)的上表面接触。
CN202110317471.5A 2021-03-25 2021-03-25 一种具有终端结构的氧化镓基结势垒肖特基二极管 Active CN113066870B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110317471.5A CN113066870B (zh) 2021-03-25 2021-03-25 一种具有终端结构的氧化镓基结势垒肖特基二极管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110317471.5A CN113066870B (zh) 2021-03-25 2021-03-25 一种具有终端结构的氧化镓基结势垒肖特基二极管

Publications (2)

Publication Number Publication Date
CN113066870A CN113066870A (zh) 2021-07-02
CN113066870B true CN113066870B (zh) 2022-05-24

Family

ID=76561966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110317471.5A Active CN113066870B (zh) 2021-03-25 2021-03-25 一种具有终端结构的氧化镓基结势垒肖特基二极管

Country Status (1)

Country Link
CN (1) CN113066870B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113921590A (zh) * 2021-09-13 2022-01-11 西安电子科技大学 一种异质p型调制氧化镓功率二极管及其制备方法
CN113964211A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种凹槽p型调制氧化镓功率二极管及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346084A (zh) * 2013-07-09 2013-10-09 苏州捷芯威半导体有限公司 新型结构的氮化镓肖特基二极管及其制造方法
CN109920857A (zh) * 2019-03-19 2019-06-21 南方科技大学 一种肖特基二极管及其制备方法
CN110112207A (zh) * 2019-05-20 2019-08-09 中山大学 一种氧化镓基混合PiN肖特基二极管及其制备方法
CN111192926A (zh) * 2020-01-07 2020-05-22 中国电子科技集团公司第十三研究所 氧化镓肖特基二极管及其制备方法
CN112186032A (zh) * 2020-10-20 2021-01-05 西安电子科技大学 一种带场板结构的氧化镓结势垒肖特基二极管
CN112201697A (zh) * 2020-09-24 2021-01-08 芜湖启源微电子科技合伙企业(有限合伙) 肖特基二极管以及制备该肖特基二极管的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680587B2 (en) * 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
CN104952938A (zh) * 2015-05-07 2015-09-30 电子科技大学 一种氮化镓异质结mis栅控功率二极管及其制造方法
DE112018003362B4 (de) * 2017-06-29 2023-08-10 Mitsubishi Electric Corporation Oxid-Halbleitereinheiten und Verfahren zur Herstellung von Oxid-Halbleitereinheiten
CN110870079B (zh) * 2017-07-08 2024-01-09 株式会社Flosfia 半导体装置
CN110571262B (zh) * 2019-09-09 2021-03-30 电子科技大学 一种具有沟槽结构的碳化硅结势垒肖特基二极管

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103346084A (zh) * 2013-07-09 2013-10-09 苏州捷芯威半导体有限公司 新型结构的氮化镓肖特基二极管及其制造方法
CN109920857A (zh) * 2019-03-19 2019-06-21 南方科技大学 一种肖特基二极管及其制备方法
CN110112207A (zh) * 2019-05-20 2019-08-09 中山大学 一种氧化镓基混合PiN肖特基二极管及其制备方法
CN111192926A (zh) * 2020-01-07 2020-05-22 中国电子科技集团公司第十三研究所 氧化镓肖特基二极管及其制备方法
CN112201697A (zh) * 2020-09-24 2021-01-08 芜湖启源微电子科技合伙企业(有限合伙) 肖特基二极管以及制备该肖特基二极管的方法
CN112186032A (zh) * 2020-10-20 2021-01-05 西安电子科技大学 一种带场板结构的氧化镓结势垒肖特基二极管

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Ga2O3功率器件的耐压特性研究;孙喆宁;《西安电子科技大学硕士学位论文》;20200630 *
氧化镓肖特基二极管高压终端结构设计;于雪婷;《西安电子科技大学硕士学位论文》;20200430 *

Also Published As

Publication number Publication date
CN113066870A (zh) 2021-07-02

Similar Documents

Publication Publication Date Title
CN108962977B (zh) 一种集成SBD的碳化硅沟槽型MOSFETs及其制备方法
CN107482059B (zh) 一种GaN异质结纵向逆导场效应管
CN113644129B (zh) 一种具有台阶式P型GaN漏极结构的逆阻型HEMT
CN113066870B (zh) 一种具有终端结构的氧化镓基结势垒肖特基二极管
CN113644117A (zh) 具有新型深沟槽的碳化硅jbs器件元胞结构及其制备方法
CN115579397A (zh) 双级沟槽栅碳化硅mosfet及其制备方法
CN106952957B (zh) 一种纵向型氮化镓基半导体器件及制造方法
CN115411095A (zh) 具有介电调控混合场板终端的sbd结构及其制备方法
CN114220870A (zh) 全方位肖特基接触的沟槽型半导体器件及其制造方法
CN111477678B (zh) 一种基于叉指结构的横向肖特基二极管及其制备方法
CN114551586B (zh) 集成栅控二极管的碳化硅分离栅mosfet元胞及制备方法
CN115602734A (zh) 高正向电流密度的新型碳化硅功率二极管
CN110137268A (zh) 一种带有沟槽电极的高压二极管
WO2019053204A1 (en) POWER SUPPLY PATTERN WITH HIGH CURRENT CAPACITY
CN209912876U (zh) 一种带有沟槽电极的高压二极管
CN115172451A (zh) 一种基于PP异质结的结型栅增强型GaN器件
TW202335308A (zh) 寬能隙半導體元件與其製造方法
CN110534582B (zh) 一种具有复合结构的快恢复二极管及其制造方法
CN112242449A (zh) 一种基于SiC衬底沟槽型MPS二极管元胞结构
CN220324465U (zh) 一种耐压氮化镓器件的结构
CN114335146B (zh) 一种半导体结构及其制备方法
CN116314279B (zh) 一种电力电子芯片终端保护结构
CN111477691B (zh) 高耐压的氮化镓二极管及其制作方法
CN216354231U (zh) 一种高耐压双p型夹层功率pin肖特基二极管器件
CN219575647U (zh) 氧化镓肖特基二极管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant