JP2018523301A - 炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 - Google Patents

炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 Download PDF

Info

Publication number
JP2018523301A
JP2018523301A JP2017564675A JP2017564675A JP2018523301A JP 2018523301 A JP2018523301 A JP 2018523301A JP 2017564675 A JP2017564675 A JP 2017564675A JP 2017564675 A JP2017564675 A JP 2017564675A JP 2018523301 A JP2018523301 A JP 2018523301A
Authority
JP
Japan
Prior art keywords
sic
layer
floating regions
semiconductor layer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017564675A
Other languages
English (en)
Other versions
JP6861171B2 (ja
Inventor
ロッセ，ピーター・アルメン
ボロトニコフ，アレクサンダー・ヴィクトロビッチ
ガンディ，レザ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of JP2018523301A publication Critical patent/JP2018523301A/ja
Application granted granted Critical
Publication of JP6861171B2 publication Critical patent/JP6861171B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本明細書で開示される主題は、炭化ケイ素（ＳｉＣ）パワーデバイスに関し、より詳細には、ＳｉＣ超接合（ＳＪ）パワーデバイスの活性領域設計に関する。ＳｉＣ−ＳＪデバイスは、１以上のチャージバランス（ＣＢ）層を有する活性領域を含む。各ＣＢ層は、第１導電型の半導体層と、半導体層の表面に配置された第２導電型の複数のフローティング領域とを含む。複数のフローティング領域および半導体層の両方は、逆バイアスがＳｉＣ−ＳＪデバイスに印加されたときに、実質的に空乏化して、イオン化ドーパントからほぼ等しい量の電荷を提供するように構成されている。
【選択図】図１

Description

本明細書で開示される主題は、炭化ケイ素（ＳｉＣ）パワーデバイスに関し、より詳細には、ＳｉＣ超接合パワーデバイスの活性領域設計に関する。
半導体パワーデバイスに関して、超接合（チャージバランスとも呼ばれる）設計は、いくつかの利点を提供する。例えば、超接合デバイスは、従来のユニポーラデバイス設計と比較して、抵抗が低減し、単位面積あたりの導通損失が低減する。ケイ素（Ｓｉ）超接合デバイスでは、活性領域は、第１ドーパント型（例えばｐ型）のいくつかの縦方向ピラーを、第２ドーパント型（例えばｎ型）のＳｉデバイス層に注入または拡散させることによって形成することができる。これらのＳｉ超接合デバイスの縦方向ピラーは、Ｓｉエピタキシャルデバイス層の厚さ（例えば、数十マイクロメートル）を貫通して延び、これは、既存のＳｉエピタキシー、注入および／または拡散方法を用いて達成することができる。
しかしながら、炭化ケイ素（ＳｉＣ）では、ドーパントは、Ｓｉよりも拡散係数／注入範囲がかなり小さい。その結果、Ｓｉ処理に典型的な注入エネルギーを用いてフィーチャ（例えば、縦方向チャージバランス領域）をＳｉＣエピタキシャル層に形成すると、ドーパントは、Ｓｉ層に対して浸透できたであろう深さまで、ＳｉＣ層に深く浸透することができない。例えば、Ｓｉデバイス製造のための典型的な市販のイオン注入システムは、約３８０ｋｅＶまでのドーパント注入エネルギーが可能である。このような注入エネルギーでは、ＳｉＣエピタキシャル層の表面には、約０．５μｍ〜約１μｍの最大深さまでのドーパント注入のみが可能である。
特開２００３−０６９０４０号公報
一実施形態では、ＳｉＣ−ＳＪデバイスは、１以上のチャージバランス（ＣＢ）層を有する活性領域を含む。各ＣＢ層は、第１導電型の半導体層と、半導体層の表面に配置された第２導電型の複数のフローティング領域とを含む。複数のフローティング領域および半導体層の両方は、逆バイアスがＳｉＣ−ＳＪデバイスに印加されたときに、実質的に空乏化して、イオン化ドーパントからほぼ等しい量の電荷を提供するように構成されている。
一実施形態では、炭化ケイ素（ＳｉＣ）超接合（ＳＪ）デバイスを製造する方法は、ＳｉＣ基板層の上部に第１導電型の第１半導体層を形成することによって第１チャージバランス（ＣＢ）層を製造することと、第２導電型の第１の複数のフローティング領域を第１の半導体層に注入することとを含む。第１の複数のフローティング領域のドーピング濃度は、約２×１０16ｃｍ-3〜約１×１０18ｃｍ-3である。さらに、第１の複数のフローティング領域の間隔は、第１の半導体層の厚さの１０％以上であり、第１の半導体層の厚さ以下である。
本開示のこれらの、ならびに他の特徴、態様および利点は、添付の図面を参照しつつ以下の詳細な説明を読めば、よりよく理解されよう。添付の図面では、図面の全体にわたって、類似する符号は類似する部分を表す。
本発明の方法によって、フローティング領域を含むドリフト層を有する多層炭化ケイ素超接合（ＳｉＣ−ＳＪ）ショットキーダイオードの活性領域の断面図を示す概略図である。 図１のＳｉＣ−ＳＪデバイスの実施形態のいくつかの製造ステップを示す概略図である。 図１のＳｉＣ−ＳＪデバイスの実施形態のいくつかの製造ステップを示す概略図である。 図１のＳｉＣ−ＳＪデバイスの実施形態のいくつかの製造ステップを示す概略図である。 図１のＳｉＣ−ＳＪデバイスの実施形態のいくつかの製造ステップを示す概略図である 図１のＳｉＣ−ＳＪデバイスの実施形態のいくつかの製造ステップを示す概略図である。。 異なるＳｉＣエピタキシャル層ドーパント濃度を有する、図１のＳｉＣ−ＳＪデバイスの複数の実施形態に関する、破壊電圧に対するフローティング領域の間隔の一例を示すグラフである。 異なるＳｉＣエピタキシャル層ドーパント濃度を有する図１のＳｉＣ−ＳＪデバイスの様々な実施形態に関する、ＳｉＣ−ＳＪドリフト層の特性オン抵抗に対するフローティング領域の間隔の一例を示すグラフである。 異なるフローティング領域ドーパント濃度を有する図１のＳｉＣ−ＳＪデバイスの２つの実施形態に関する、破壊電圧に対するフローティング領域の接合深さの一例を示すグラフである。 フローティング領域の間隔が２μｍである、図１のＳｉＣ−ＳＪデバイスの一実施形態に関する、特性オン抵抗に対するドリフト層のドーパント濃度を示すグラフである。 図１のＳｉＣ−ＳＪデバイスの様々な実施形態に関する、ドリフト層の特性オン抵抗（左）および破壊電圧（右）を示す等高線プロットを示す。 本発明の実施形態に係る、フローティング領域を含む３つのエピタキシャル層を有する多層ＳｉＣ−ＳＪデバイスの活性領域の断面図を示す概略図である。 図８のＳｉＣ−ＳＪデバイスの様々な実施形態に関する、ドリフト層の特性オン抵抗（左）および阻止電圧（右）の一例を示す等高線プロットを示す。
以下、１以上の具体的な実施形態を説明する。これらの実施形態の簡潔な説明を提供するために、実際の実装のすべての特徴が本明細書で説明されているわけではない。エンジニアリングまたは設計プロジェクトのような実際の実装の開発においては、開発者の特定の目的を達成するために、例えばシステム関連および事業関連の制約条件への対応等実施に特有の決定を数多くしなければならず、また、これらの制約条件は実装ごとに異なる可能性があることが理解されるべきである。さらに、このような開発作業は複雑で時間がかかるかもしれないが、それでも、この開示の利益を得る当業者にとっては、設計、製作、および製造の日常的な仕事であることを理解されたい。
本発明の様々な実施形態の要素を紹介するとき、単数の表現は、その要素が１以上あることを意味するものである。「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、および「有する（ｈａｖｉｎｇ）」という用語は、包括的なものであって、列挙された要素以外の付加的な要素があり得ることを意味している。さらに、本開示の「一実施形態」または「実施形態」への言及は、列挙された特徴が組み込まれた、さらなる実施形態の存在を除外すると解釈されることを意図してはいないことを理解されたい。本明細書で使用する「室温」という用語は、約２０℃〜約２７℃の温度範囲を指す。
本実施形態は、ＳｉＣ超接合（ＳｉＣ−ＳＪ）デバイスとも呼ばれるＳｉＣ縦方向チャージバランスデバイスを製造するための設計および方法を対象とする。開示される設計および方法は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード等のＳｉＣ−ＳＪデバイスの製造に有用である。さらに、中電圧（例えば、２ｋＶ〜１０ｋＶ）および高電圧（例えば、１０ｋＶより大きい）の電力変換に関連する用途に有用であり得る他のＳｉＣ−ＳＪデバイスの製造にも有用である。以下に説明するように、開示されたＳｉＣ−ＳＪデバイス設計は、繰り返されるエピタキシャル成長およびドーパント注入ステップを用いて実装される多層活性セル構造を含む。本明細書で使用される場合、用語「多層」および、特定の数の層（例えば、「二層」、「三層」、「四層」）は、ＳｉＣ超接合デバイスのエピタキシャル層の数に言及するものである。
開示された多層ＳｉＣ−ＳＪ設計および製造技術は、上述したように、Ｓｉと比較してＳｉＣにおけるドーパントの拡散係数が小さいにもかかわらず、ＳｉＣ−ＳＪデバイスの製造を可能にする。開示される多層ＳｉＣ−ＳＪ設計は、同じ電流／電圧定格を有する既存のＳｉＣまたはＳｉパワーデバイスと比較して、導通損失およびスイッチング損失が低減される。さらに、開示された多層ＳｉＣ−ＳＪ設計は、従来のＳｉＣ高電圧ユニポーラデバイスよりもかなり高い電流密度、および従来のＳｉＣ高圧バイポーラデバイスよりも高いスイッチング周波数での動作を可能にする。開示されたＳｉＣ−ＳＪデバイス設計はまた、ｎ型およびｐ型の両方のドーピング変動に対して概して頑強であり、そのためデバイスの歩留まりおよび性能が改善される。さらに、従来の設計の１次元（１−Ｄ）制限によって許容されるよりも高くドーピングされたドリフト層を有するので、開示されたＳｉＣ−ＳＪデバイスは、従来の１−Ｄ設計と比較して、所与の阻止電圧定格に対する導通損失をより低くすることが可能になる。さらに、ある開示されたＳｉＣ−ＳＪデバイスの実施形態は、既存のＳｉ／ＳｉＣデバイス製造によって使用されるイオン注入システム等の、汎用の半導体製造装置を使用して製造することができ、付加的にコスト上の利益をもたらす。
以下に詳細に説明するように、開示されたＳｉＣ−ＳＪ活性セル設計は、ｎ型またはｐ型ドーピングのフローティング領域（例えば、フローティングチャージバランスブロック）を含み、このフローティング領域は、ＳｉＣ−ＳＪパワーデバイスの活性領域内の電界を再形成する。これらの領域は、ＳｉＣ−ＳＪデバイスのドリフト層内に配置され、デバイス端子と接触していないことから、本明細書では、「フローティング」と呼ばれる。開示されたＳｉＣ−ＳＪデバイスの実施形態では、後述するように、離散的なフローティング領域を利用するこれらの設計は、比較的簡単な製造プロセスを維持しながら、低減された導通損失、および高い阻止電圧を可能にする。
上述したように、現在開示されているＳｉＣ−ＳＪデバイス実施形態の製造ステップは、概して、多層デバイス構造を形成するためのエピタキシャルオーバーグロースおよびイオン注入の繰り返しサイクルを含む。図１は、本発明の実施形態に係るＳｉＣ−ＳＪデバイス１０（すなわち、ショットキーダイオード）の実施形態の、活性領域８の断面図を示す概略図である。図示されているＳｉＣ−ＳＪデバイス１０は、上側ＳｉＣエピタキシャル層１４上に配置された上部コンタクト１２を含む。上側ＳｉＣエピタキシャル層１４がエピタキシャル成長中にドーピングされるが、図示されたＳｉＣ−ＳＪデバイス１０の層１４は注入されたドープ領域を含んでいない。他のタイプのＳｉＣ−ＳＪデバイス（例えば、ＭＯＳＦＥＴ、ＪＢＳ、ＭＰＳ、ＵＭＯＳＦＥＴ、ＪＦＥＴ）の場合、上側ＳｉＣエピタキシャル層１４は、本開示に従った、ドープ領域または他の適切なフィーチャを含むことができる。図示されたＳｉＣ−ＳＪデバイス１０はまた、デバイス１０のＳｉＣ基板層２０の下に配置された下部コンタクト１８を含む。
エピタキシャル層１４に加えて、図１に示すＳｉＣ−ＳＪデバイス１０の活性領域８は、２つのエピタキシャル層または「チャージバランス」（ＣＢ）層２４Ａ，２４Ｂを含み、層２４Ａ，２４Ｂの各々がフローティング領域２６を有する。しかし、ある実施形態では、ＳｉＣ−ＳＪデバイス１０は、任意の適切な数のＣＢ層（例えば、２，３，４，５，６、またはそれ以上）を含み、多層活性セル構造８をもたらすことができる。以下に説明するように、ＳｉＣ−ＳＪデバイス１０の、ある実施形態は、所望の阻止能力（例えば、約２ｋＶ〜約１０ｋＶ）を提供するために、ある数のＣＢ層を含むことができる。ＣＢ層２４Ａ，２４Ｂの各々は、ある実施形態では、同じドーパント濃度を有しても、異なるドーパント濃度を有してもよい。同様に、ある実施形態では、ドリフト層２４Ａのフローティング領域２６およびドリフト層２４Ｂのフローティング領域２６のドーパント濃度は、同じであっても異なってもよい。
寸法に関して、ＣＢ層２４Ａ，２４Ｂのそれぞれの厚さ３２Ａ，３２Ｂは、ある実施形態において、同じでも異なってもよい。寸法に関して、図示されたＳｉＣ−ＳＪデバイス１０のドリフト層２４Ａ，２４Ｂ内のフローティング領域２６は、特定の厚さ４０、特定の幅４２、および特定の間隔４４を有する。他の実施形態では、フローティング領域２６の寸法（例えば、厚さ４０、幅４２、および／または間隔４４）は、異なるＣＢ層において異なっていてもよい。
図１の図示されたＳｉＣ−ＳＪデバイス１０の場合、フローティング領域２６は、ＳｉＣのＣＢ層２４Ａ，２４Ｂの残りの部分３０とは反対にドーピングされる。すなわち、ｎ型ＳｉＣのＣＢ層２４Ａ，２４Ｂを有するＳｉＣ−ＳＪデバイス１０では、フローティング領域２６がｐ型であり、ｐ型ＣＢ層２４Ａ，２４Ｂを有するＳｉＣ−ＳＪデバイス１０では、フローティング領域２６はｎ型である。異なる実施形態では、これらのフローティング領域２６は、異なる断面形状（例えば、円形、長方形、三角形、または不規則な形状）を有することができる。本実施形態では、フローティング領域の形状は、Ｚ軸に沿って実質的に変化しなくてもよい。
上述したように、ＣＢ層２４の残りの部分３０（すなわち、ＣＢ層２４Ａ，２４Ｂのうちの、フローティング領域２６の一部ではない部分）は、フローティング領域２６とは反対の導電型を有する。フローティング領域２６およびＣＢ層２４の残りの部分３０の各々は、概して、逆バイアス下のイオン化ドーパントから、（例えば、デバイス活性領域に対して正規化された１ｃｍ2あたり）同様の量の有効電荷を提供する。したがって、ｐ型半導体部分およびｎ型半導体部分の両方が公称阻止条件下で完全に空乏化するので、図示されたチャージバランス構造は、ＳｉＣ−ＳＪデバイス１０が高い破壊電圧および低いオン抵抗を達成することを可能にする。
ＳｉＣ−ＳＪデバイス１０の活性領域８内のフローティング領域２６は、ＣＢ層２４を貫通して縦方向に接続されていない（すなわち、厚さ３２Ａ，３２Ｂの全体を貫通して延びていない）ことに留意されたい。したがって、ＳｉＣ−ＳＪデバイス１０は、より詳細には、部分的な超接合デバイス１０であると説明することができる。このフィーチャは、チャージバランス領域が連続的であり（例えば、層２４Ａ，２４Ｂの厚さ３２Ａ，３２Ｂ全体を貫通して連続的な縦方向ピラーが延びている）、チャージバランス領域が縦方向に接続されて、より具体的にはフルチャージバランスまたはフル超接合デバイスと説明することができるものを提供するような、他のＳＪデバイス設計とは対照的であることが理解されるであろう。フルチャージバランスデバイスは、低い導通損失および高い阻止電圧を提供することができる。しかし、前述したように、ＳｉＣをドーピングすることが難しいため、層２４Ａ，２４Ｂの厚さ３２Ａ，３２Ｂを貫通して延びるチャージバランス領域を製造することは困難である。
例えば、フルチャージバランスデバイスに存在するような、ドリフト領域の厚さ全体を貫通して延びるチャージバランス領域を形成するために、多数（例えば１０＋）の薄いエピタキシャル成長／浅いイオン注入ステップが実行されてもよい。あるいは、現在のＳｉ／ＳｉＣ大量生産プロセスでは一般的ではない高阻止能マスキング（例えば、シリコンオンインシュレータ（ＳＯＩ）、ポリシリコン、厚い酸化ケイ素、またはプラチナ、モリブデン、金等の高Ｚ金属）と共に、高エネルギー注入を用いてもよい。反対に、ＳｉＣ−ＳＪデバイス１０のフローティング領域２６は、既存で、完成しているＳｉ／ＳｉＣ製造技術およびインフラストラクチャに適している。例えば、上述したように、現在の（大量の）イオン注入ツールは、注入加速エネルギーを１ＭｅＶよりかなり小さく（例えば、約３８０ｋｅＶ）に制限する。これらのエネルギーにおいて、最も一般的に使用されるＳｉＣドーパント（例えば、窒素、リン、アルミニウム）の射影飛程（例えば、浸透深さ）は、約１μｍ以下であり、以下に説明するようにフローティング領域２６の注入に適している。
図２Ａ〜図２Ｅは、製造方法の一例における様々な段階での図１のＳｉＣ−ＳＪデバイス１０の断面図を示す。例示的な方法は、エピタキシャルＳｉＣ成長技術を用いてＳｉＣ基板層２０の上部に第１エピタキシャル層２４Ａが形成されて、図２Ａに示す構造をもたらすことから始まる。続いて、図２Ｂに示すように、イオン注入を用いてエピタキシャル層２４Ａ内にフローティング領域２６を形成して、ＣＢ層２４Ａをもたらすことができる。様々な実施形態に関するフローティング領域２６の寸法および位置は、以下に、より詳細に説明される。
次に、図２Ｃに示すように、第１ドリフト層２４Ａの上部に第２エピタキシャル層２４Ｂ（すなわち、別のエピタキシャルＳｉＣ層）を形成する。続いて、図２Ｄに示すように、イオン注入を用いて、エピタキシャル層２４Ｂ内にフローティング領域２６を形成して、ＣＢ層２４Ｂをもたらすことができる。その後、図２Ｅに示すように、最上層であるＳｉＣ層２４Ｂの上部に、上側ＳｉＣエピタキシャル層１４を形成してもよい。図２Ｃおよび図２Ｄに示されたステップは、本開示に従った、多層（例えば、３層、４層、５層、またはそれ以上）のＳｉＣ−ＳＪデバイスの実施形態をもたらすために、複数（例えば、２，３，４，５またはそれ以上）回繰り返されてもよいことを理解されたい。上側ＳｉＣエピタキシャル層１４が完成した後、ＳｉＣ−ＳＪデバイス１０をもたらすために、標準的なデバイス処理ステップ（例えば、図１に示す上部コンタクト１２および下部コンタクト１８の形成を含む）が実行されてもよい。
ここで開示されているＳｉＣ−ＳＪデバイス１０の性能上の利点は、計算シミュレーションによって実証され、図３〜７を参照して以下の電気的データに示されるように、図１に示すＳｉＣ−ＳＪデバイス１０の様々な実施形態の製造およびテストによって確認された。特に、図３〜図７に示すデバイス特性は、図１に示すように、２つのｎ型ＣＢ層２４Ａ，２４Ｂ内に配置されたｐ型フローティング領域２６を有する例示的な３ｋＶのＳｉＣ−ＳＪデバイス１０の実施形態を表すものである。以下のデータに基づいて、ＳｉＣ−ＳＪデバイス１０の特定のパラメータは、ＳｉＣ−ＳＪデバイス１０の望ましい電気性能を可能にすることがわかっている。ＳｉＣ−ＳＪデバイス１０の望ましい電気性能には、層２４のドーピング、フローティング領域２６のドーピング、層２４の厚さ、フローティング領域２６の厚さ４０、フローティング領域２６の幅４２、フローティング領域２６の間隔４４、およびフローティング領域２６のドーピングが含まれる。これらのパラメータの範囲は、様々な実施形態について以下で説明する。
図１のＳｉＣ−ＳＪデバイス１０の実施形態では、厚さ４０で割ったフローティング領域２６のドーピング濃度は、約５×１０12ｃｍ-3以上約５×１０18ｃｍ-3以下である。ある実施形態では、フローティング領域２６のドーピング濃度は、２×１０16ｃｍ-3以上１×１０18ｃｍ-3以下であってもよい。ある実施形態では、フローティング領域２６のドーピング濃度は、５×１０16ｃｍ-3以上５×１０17ｃｍ-3以下であってもよい。さらに、ある実施形態では、フローティング領域２６の有効シートドーピング濃度は、１．１×１０13ｃｍ-2以下である。フローティング領域２６の有効シートドーピングは、ＳｉＣ−ＳＪデバイスの単位セル領域に対して、これらのフローティング領域２６のドーピング濃度を正規化することによって計算できることが理解されるであろう。これらの範囲の上限と下限を設定した理由は、以下で詳しく説明する。
図１のＳｉＣ−ＳＪデバイス１０の実施形態では、ｐ型フローティング領域２６のドーピング濃度が低い場合（例えば、約２×１０16ｃｍ-3未満）、ｎ型層２４Ａ，２４Ｂのドーピング濃度は、チャージバランスの取れたＳｉＣ−ＳＪデバイス１０を提供するために、比例して低くなる。図３は、ＳｉＣ−ＳＪデバイス１０の実施形態に関して、破壊電圧に対するフローティング領域２６の間隔４４を表すグラフ６０である。具体的には、図３は、ＳｉＣ−ＳＪデバイス１０の５つの異なる実施形態に関する破壊電圧を、フローティング領域２６の異なる間隔５６（すなわち、１μｍ〜６μｍの範囲内）に対して表しており、５つ実施形態の各々が、ｎ型ＳｉＣエピタキシャル層２４Ａ，２４Ｂのそれぞれに対して異なるドーパント濃度を有している（すなわち、曲線６２はドーパント濃度６．５×１０15ｃｍ-3を表し、曲線６４はドーパント濃度６×１０15ｃｍ-3を表し、曲線６６はドーパント濃度５．５×１０15ｃｍ-3を表し、曲線６８はドーパント濃度５×１０15ｃｍ-3を表し、曲線７０はドーパント濃度４．５×１０15ｃｍ-3を表す）。さらに、図３に示すＳｉＣ−ＳＪデバイス１０の実施形態では、フローティング領域２６のドーパント濃度は３×１０16ｃｍ-3であり、ｎ型ドリフト層の厚さ３２Ａ，３２Ｂは１０μｍであり、フローティング領域２６の幅４２は２μｍであり、フローティング領域２６の厚さ４０は１μｍである。
図４は、図３に表された様々なＳｉＣ−ＳＪデバイスの実施形態における、ドリフト層の（１００Ａ／ｃｍ2に等しい電流密度での）室温の特性オン抵抗に対するフローティング領域２６の間隔４４を表すグラフ８０である。具体的には、５つの曲線が図４のグラフ８０に示されており、各々が、ｎ型エピ層２４Ａ，２４Ｂの異なるドーピング濃度を表す（すなわち、曲線８２は６．５×１０15ｃｍ-3のドーパント濃度を表し、曲線８４は６×１０15ｃｍ-3のドーパント濃度を表し、曲線８６は５．５×１０15ｃｍ-3のドーパント濃度を表し、曲線８８は５×１０15ｃｍ-3のドーパント濃度を表し、曲線９０は４．５×１０15ｃｍ-3のドーパント濃度を表す）。図４に見られるように、層２４において上述したドーパント濃度（すなわち、５．５×１０15ｃｍ-3）を用いると、ＳｉＣ−ＳＪデバイス実施形態の結果として得られる特定のドリフトオン抵抗は、フローティング領域２６の間隔４４が２．５μｍ〜４μｍの範囲にあるとき、約５．５ｍΩ・ｃｍ2〜７ｍΩ・ｃｍ2より大きい値の範囲にわたる。図３および図４に示されるように、開示されたＳｉＣ−ＳＪデバイス設計は、ドリフト領域の、３ｋＶ以上の阻止電圧および７ｍΩ・ｃｍ2未満の特性オン抵抗を可能にし、これは従来のユニポーラデバイスに勝る性能改善を表す。
図１のＳｉＣ−ＳＪデバイス１０の実施形態では、フローティング領域２６のドーピング濃度が高すぎる（例えば、約５×１０18ｃｍ-3より大きい）場合、最良の性能を提供するフィーチャサイズは、既存のＳｉＣ製造プロセスを用いて製造することは困難である。図５は、フローティング領域２６において異なるドーピング濃度を有する、ＳｉＣ−ＳＪデバイス１０の２つの異なる実施形態（すなわち、曲線１１２は、５×１０17ｃｍ-3のドーピング濃度を表し、曲線１１４は、１×１０18ｃｍ-3のドーピング濃度を表す）に関して、破壊電圧に対するフローティング領域２６の厚さ４０を示すグラフ１１０である。図５に示すＳｉＣ−ＳＪデバイス１０の実施形態では、フローティング領域２６の間隔４４は１μｍであり、各ドリフト層の厚さ３２Ａ，３２Ｂは１０μｍであり、フローティング領域２６の幅４２は０．６μｍである。ブロックドーピング濃度を、５×１０18ｃｍ-3を超えるように増加させる（例えば、１×１０19ｃｍ-3）ためには、フローティング領域２６の厚さ４４は１μｍ未満になるが、これは、注入およびエピタキシャルオーバーグロースのプロセスには実用的ではない。
図１のＳｉＣ−ＳＪデバイス１０の実施形態では、（図５の横線１１６で示す）３ｋＶの阻止電圧を達成するために、フローティング領域２６の厚さ４０は約０．２μｍ未満でなければならず、フローティング領域２６の幅４２は１μｍ未満でなければならない。したがって、フローティング領域２６に、より適度なドーピングを用いることにより、既存の半導体製造プロセスを用いて管理可能なフィーチャサイズを用いた良好な性能が可能になる。非常に薄い厚さ４０および／または非常に狭い幅４２を有するフローティング領域２６を製造することは、成長前の現場エッチングが典型的に用いられ、成長前の現場エッチングにおいて、注入されたフローティング領域２６の一部分が消費され得る、複数のエピタキシャルＳｉＣ再成長ステップでは困難であることも理解されるであろう。さらに、高温の（例えば、約１６５０℃より高い）エピタキシャルＳｉＣ成長ステップへの複数回の曝露中に、注入されたドーパントのオートドーピング、アウトディフュージョン、横方向の広がり、および／または有限の拡散が起こる可能性があり、それによって、非常に小さな横方向のフィーチャを用いたときに問題を呈する可能性がある。
以下に、より詳細に説明するように、図１のＳｉＣ−ＳＪデバイス１０の実施形態での、フローティング領域２６の間隔４４は、ＣＢ層の厚さの１０％（例えば、層２４Ａの厚さ３２Ａの１０％）以上であり、間隔４４は、ＣＢ層の厚さ（例えば、層２４Ａの厚さ３２Ａ）以下であってもよい。ある実施形態では、フローティング領域２６の間隔４４は、１μｍ以上約６μｍ以下であってもよい。これらの範囲の上限と下限を設定した理由は、以下で詳しく説明する。
図１のＳｉＣ−ＳＪデバイス１０の実施形態では、フローティング領域２６の間隔４４が小さい場合、ＳｉＣ−ＳＪデバイス１０は、プロセスバラツキ（例えば、図４に示されるような、横方向の拡散、パターンフィーチャサイズのバラツキ）、およびドリフト層２４Ａ，２４Ｂ全体にわたるドーピング濃度のバラツキに対して、ますます敏感になる。図６の曲線１２２によって示されるように、フローティング領域２６の間隔４４が狭い場合に、電荷のドリフト層の特性オン抵抗を低く維持するために、ＣＢ層２４Ａ，２４Ｂのｎ型ドーピング濃度は比較的高く（例えば、１×１０16ｃｍ-3以上）なければならない。しかしながら、ＳｉＣ−ＳＪデバイス１０の実施形態の阻止電圧を最大にするために、ドーピング濃度は、ＣＢ層（例えば、ＣＢ層２４Ａまたは２４Ｂ）のエピタキシャル層の総合ドーピングが、特定の値を下回るような濃度でなければならない。例えば、ＳｉＣ−ＳＪデバイス１０の、ある実施形態では、厚さ３２Ａと、エピ層２４Ａの均一なｎ型ドーパント濃度との積は、効率的なチャージバランスを提供するために、約１．１×１０13ｃｍ-2未満であってもよい。フローティング領域２６の最小間隔４４（例えば、複数のＳｉＣエピタキシャル再成長ステップを含むプロセスでは約１μｍ）の製造可能な限界に近づくように動かすと、ドリフト層の特性オン抵抗は、ドリフト層２４Ａ，２４Ｂのｎ型ドーパント濃度が、約２×１０16ｃｍ-3のときに最小化される。
前述のことを考慮すると、ある実施形態では、ドリフト層２４Ａ，２４Ｂの各々の厚さ３２Ａ，３２Ｂは、所望のチャージバランスを提供するために、約５μｍ〜約２０μｍ（例えば、約５μｍ〜約６μｍ）であってもよい。したがって、ＳｉＣ−ＳＪデバイス１０は、ドリフト層２４Ａ，２４Ｂ内のドーピング濃度が２×１０16ｃｍ-3であるときに、３ｋＶの阻止電圧を提供するために、最大４回のエピタキシャル成長／イオン注入ステップを含む場合がある。ＳｉＣエピタキシャル成長／注入サイクルを追加することはコスト、複雑さを増大させ、潜在的にＳｉＣ−ＳＪデバイス１０の実施形態における歩留まりを低下させるので、エピタキシャル成長ステップの回数を減らし、チャージバランスデバイス性能の利点を可能にするために、フローティング領域２６の間隔４４はある実施形態においては、上述したように約１μｍより大きくてもよい。さらに、フローティング領域２６の間隔４４も、ＳｉＣ−ＳＪデバイス構造の実用的な実施および製造を可能にするために、最大値よりも低く維持してもよい。例えば、フローティング領域２６の間隔４４が非常に大きい場合（例えば、間隔４４がドリフト層２４Ａまたは２４Ｂの厚さ３２Ａまたは３２Ｂより大きい場合）、ＳｉＣエピタキシャル層２４Ａ，２４Ｂにおけるｎ型ドーピング濃度は、ＢＶを維持するために低くてもよいが、これは、デバイスの特性オン抵抗を増加させてしまう可能性がある。
図７は、ＳｉＣ−ＳＪデバイス１０の実施形態に関する、（室温での）ドリフト層の特性オン抵抗、およびフローティング領域２６のドーピング濃度およびＣＢ層２４Ａ，２４Ｂのドーピング濃度の関数としての破壊電圧を表す等高線プロット１６０を含む。図７に示す実施形態の場合、層１４のエピドーピング濃度は、ＣＢ層２４Ａ，２４Ｂのエピドーピング濃度と実質的に同じであることに留意されたい。図７に表すＳｉＣ−ＳＪデバイスの実施例では、ｎ型ドリフト層２４Ａ，２４Ｂの各々の厚さ３２Ａ、３２Ｂは１０μｍ、フローティング領域２６の厚さ４０は１μｍ、フローティング領域２６の幅４２は２μｍ、フローティング領域２６の間隔４４は３μｍである。等高線プロット１６２，１６４は、縦軸上に、フローティング領域２６のドーパント濃度、横軸上に、エピ層２４Ａ，２４Ｂのｎ型ドーパント濃度を含む。図７の左側のグラフ１６２は、ドリフトの特性オン抵抗等高線を示し、キー１６６によって示されるように、グラフ１６２の各等高線は、３ｍΩ・ｃｍ-2〜６Ω・ｃｍ-2の範囲内の異なる特性オン抵抗値を表す。図７の右側のグラフ１６４は、破壊電圧の等高線を示し、キー１６８によって示されるように、グラフ１６４の各等高線は、１ｋＶ〜４ｋＶの範囲内の異なる破壊電圧を表す。
図７のグラフ１６０で表されるＳｉＣ−ＳＪデバイス１０の実施形態では、実線の横線１７０は、フローティング領域２６に対する約１．７×１０17ｃｍ-3の所望のドーパント濃度を示し、これは上述の範囲内である。破線の横線１７２，１７４は、それぞれ、フローティング領域２６に対する目標ドーパント濃度よりも１０％低いドーピング濃度、および１０％高いドーピング濃度を表す。したがって、これらの破線の横線１７２，１７４は、注入プロセスおよび／または材料特性のバラツキから生じる可能性があるフローティング領域２６のドーパント濃度の潜在的バラツキを表す±１０％の範囲を画定する。点１７６，１７８は、フローティング領域２６の所望のドーパント濃度（例えば、約１．７×１０17ｃｍ-3）と２つのｎ型ＳｉＣエピタキシャル層２４Ａ，２４Ｂの所望のドーパント濃度（例えば、約９×１０15ｃｍ3）との交点に配置されている。
さらに、図７の破線の縦線１８０，１８２は、それぞれ、ＣＢ層２４Ａ，２４Ｂの目標ドーパント濃度よりも１０％低くいドーピング濃度、および１０％高いドーピング濃度を表す。したがって、これらの破線の縦線１８０，１８２は、エピタキシャル成長プロセスおよび／または材料特性のバラツキから生じる可能性があるＣＢ層２４Ａ，２４Ｂのドーパント濃度のバラツキを表す±１０％の範囲を画定する。したがって、横および縦方向の破線１７２，１７４，１８０，１８２の交点によって形成される領域１８４，１８６は、フローティング領域２６のドーパント濃度、およびＣＢ層２４Ａ，２４Ｂにおけるドーパント濃度の、現実的で、なお望ましいデバイス性能を提供する実用範囲を表す。したがって、性能上の利点を最大限にするために、ＳｉＣ−ＳＪデバイス１０の実施形態は、フローティング領域２６およびＣＢ層２４Ａ，２４Ｂのドーパント濃度に対して実際的に予測されるバラツキの範囲内（例えば、領域１８４および１８６全体の範囲内）で望ましいデバイス性能（例えば、７ｍΩ・ｃｍ-2以下の特性オン抵抗、３ｋＶ以上の阻止電圧）を提供する。
図７のグラフ１６２に示されるように、ＳｉＣ−ＳＪデバイス１０の実施形態では、室温でのドリフト層の特性オン抵抗は、３．５ｍΩ・ｃｍ-2〜４．３ｍΩ・ｃｍ-2であり、フローティング領域２６およびエピ層２４に対するドーパント濃度の、実際的に制御可能な範囲にわたる（例えば、領域１８４全体にわたる）。さらに、図７のグラフ１６４に示すように、ＳｉＣ−ＳＪデバイス１０のドリフト層の阻止電圧は３ｋＶより大きく、フローティング領域２６およびドリフト層２４に対するドーパント濃度の、実際的に制御可能な範囲にわたる（例えば、領域１８６全体にわたる）。理想的な３ｋＶの１−Ｄのデバイスドリフト層設計の特性オン抵抗は約７ｍΩ・ｃｍ-2であるので、３層ＳｉＣ−ＳＪデバイス１０の代表的な実施形態は、ドリフト領域の特性オン抵抗を、理想的な３ｋＶの１−Ｄのデバイスドリフト層設計の特性オン抵抗と比較して４０％〜５０％低減できることを理解されたい。
多層ＳｉＣ−ＳＪデバイス１９０の別の実施形態を図８に示す。図８に示す実施形態は、図１に示すＳｉＣ−ＳＪ１０と同様の構造を有する４．５ｋＶのＳｉＣ−ＳＪショットキーデバイス１９０である。しかしながら、図８に示すＳｉＣ−ＳＪデバイス１９０は、下側層２４Ａ、中間層２４Ｂ、および上側層２４Ｃを含む３つのＣＢ層２４を有する。図示されたＳｉＣ−ＳＪ１９０は、フローティング領域２６におけるドーピング濃度、およびにフローティング領域２６の間隔４４が、上述の範囲内にある。
図９は、図８に示すＳｉＣ−ＳＪデバイス１９０の実施形態での、室温（グラフ２０２に示す）および破壊電圧（グラフ２０４似示す）におけるドリフト層の特性オン抵抗を表す等高線プロットグラフ２００である。より具体的には、図９の等高線グラフ２００は、グラフ２０２および２０４の縦軸上に、フローティング領域２６のドーパント濃度、横軸上に、ＳｉＣのＣＢ層２４のｎ型ドーパント濃度を示す。図９の左側のグラフ２０２は、特性オン抵抗等高線を示し、キー２０６によって示されるように、グラフ２０２の各等高線は、５ｍΩ・ｃｍ-2〜８．５ｍΩ・ｃｍ-2の範囲内の異なる特性オン抵抗値を表す。図９の右側のグラフ２０４は、破壊電圧の等高線を示し、キー２０８によって示されるように、グラフ２０４の各等高線は、２ｋＶ〜５．５ｋＶの範囲内の異なる破壊電圧を表す。さらに、図９に示すＳｉＣ−ＳＪデバイス１９０の実施形態では、フローティング領域２６の幅４２は２μｍであり、３つのｎ型ＳｉＣエピタキシャル層２４Ａ，２４Ｂ，２４Ｃのそれぞれの厚さ３２Ａ，３２Ｂ，３２Ｃは、１０μｍであり、フローティング領域２６の間隔４４は３μｍであり、フローティング領域２６の厚さ４４は１μｍである。
図９の実線の横線２１０は、図７のグラフ１６０と同様に、フローティング領域２６に対する約１．７×１０17ｃｍ-3の所望のドーパント濃度を示し、これは上述の範囲内である。図９の破線の横線２１２，２１４は、プロセスおよび／または材料のバラツキから生じ得る、フローティング領域２６のドーパント濃度の予想されるバラツキを表す±１０％の範囲を画定する。点２１６，２１８は、フローティング領域２６の所望のドーパント濃度（例えば、約１．７×１０17ｃｍ-3）と、ｎ型ＣＢ層２４に対する所望のｎ型ドーパント濃度（例えば、約８×１０15ｃｍ-3）との交点に配置されている。さらに、破線の縦線２２０，２２２は、プロセスおよび／または材料のバラツキから生じ得る、ＣＢ層２４のドーパント濃度の予想されるバラツキを表す±１０％の範囲を画定する。したがって、横および縦方向破線２１２，２１４，２２０，２２２の交点によって形成される領域２２４，２２６は、フローティング領域２６およびドリフト層２４に対するドーパント濃度の実際的に制御可能な範囲を表す。
図９のグラフ２０２に示すように、４層ＳｉＣ−ＳＪデバイス１９０の実施形態の特性オン抵抗は５．５ｍΩ・ｃｍ-2〜７ｍΩ・ｃｍ-2であり、フローティング領域２６およびＣＢ層２４に対するドーパント濃度の、実際的に制御可能な範囲にわたる（例えば、領域２２４全体にわたる）。図９のグラフ２０４に示すように、４層ＳｉＣ−ＳＪデバイス１９０の実施形態における阻止電圧は４．５ｋＶより大きく、フローティング領域２６およびＣＢ層２４のドーパント濃度の、実際的に制御可能な範囲の大部分にわたる（例えば、領域２２６の大部分にわたる）。理想的な４．５ｋＶの１−Ｄデバイス設計の特性オン抵抗は約２０ｍΩ・ｃｍ-2であるので、４層ＳｉＣ−ＳＪデバイス１９０の実施形態は、ドリフト領域の特性オン抵抗を、理想的な１−Ｄデバイス設計の特性オン抵抗と比較して６０％〜７０％低減できることを理解されたい。
本明細書は、本技術を最良の態様を含めて開示するとともに、あらゆる装置またはシステムの製作および使用ならびにあらゆる関連の方法の実行を含む本技術の実施を当業者にとって可能にするために、いくつかの実施例を使用している。本開示の特許され得る範囲は、特許請求の範囲によって定義され、当業者が想到する他の例を含むことができる。このような他の例が、特許請求の範囲の文言と異ならない構造要素を有する場合、または、特許請求の範囲の文言と実質的には異ならない同等の構造要素を含む場合、このような他の例は特許請求の範囲内であることが意図されている。
８ 活性領域
１０ ＳＪデバイス
１２ 上部コンタクト
１４ エピタキシャル層
１８ 下部コンタクト
２０ ＳｉＣ基板層
２４ エピ層
２４Ａエピタキシャル層
２４Ｂエピタキシャル層
２４Ｃエピタキシャル層
２６ フローティング領域
１９０ ＳＪデバイス

Claims (21)

  1. １以上のチャージバランス（ＣＢ）層（２４Ａ，２４Ｂ，２４Ｃ）を含む活性領域（８）を含む炭化ケイ素（ＳｉＣ）超接合（ＳＪ）デバイス（１０）であって、各ＣＢ層（２４Ａ，２４Ｂ，２４Ｃ）が、
    第１の導電型の半導体層と、
    前記半導体層の表面に配置された第２導電型の複数のフローティング領域（２６）とを備え、逆バイアスが前記ＳｉＣ−ＳＪデバイス（１０）に印加されたときに、前記複数のフローティング領域（２６）および前記半導体層の両方が、実質的に空乏化して、イオン化ドーパントからほぼ等しい量の電荷を提供するように構成されている、ＳｉＣ−ＳＪデバイス（１０）。
  2. 前記複数のフローティング領域（２６）の厚さが、約１μｍより大きい、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  3. 前記複数のフローティング領域（２６）の幅が、約０．１μｍ〜約２μｍである、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  4. 前記複数のフローティング領域（２６）の間隔が、約１μｍ〜約６μｍである、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  5. 前記１以上のＣＢ層（２４Ａ，２４Ｂ，２４Ｃ）のうち、特定のＣＢ層の前記複数のフローティング領域（２６）の間隔が、前記特定のＣＢ層の厚さの１０％以上であり、前記特定のＣＢ層の厚さ以下である、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  6. 前記複数のフローティング領域（２６）が、ｐ型ドーピングを有し、前記半導体層が、ｎ型ドーピングを有する、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  7. 前記複数のフローティング領域（２６）のドーピング濃度が、約２×１０16ｃｍ-3〜約１×１０18ｃｍ-3である、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  8. 前記フローティング領域（２６）の厚さで割った前記複数のフローティング領域（２６）のドーピング濃度は、５×１０12ｃｍ-3以上である、請求項７に記載のＳｉＣ−ＳＪデバイス（１０）。
  9. 前記複数のフローティング領域（２６）の有効シートドーピング濃度が１．１×１０13ｃｍ-2以下である、請求項８に記載のＳｉＣ−ＳＪデバイス（１０）。
  10. 前記複数のフローティング領域（２６）の前記ドーピング濃度が、約５×１０16ｃｍ-3〜約５×１０17ｃｍ-3である、請求項８に記載のＳｉＣ−ＳＪデバイス（１０）。
  11. 前記複数のフローティング領域（２６）の前記ドーピング濃度が、約１．５×１０17ｃｍ-3〜約１．９×１０17ｃｍ-3である、請求項１０に記載のＳｉＣ−ＳＪデバイス（１０）。
  12. 前記半導体層が、５×１０15ｃｍ-3以上の第１導電型のドーパント濃度を有する、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  13. 前記１以上のＣＢ層の各々が、約５μｍ〜約２０μｍの厚さを有する、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  14. 前記１以上のＣＢ層のうち、特定のＣＢ層に関して、前記特定のＣＢ層の厚さと、前記特定のＣＢ層の前記半導体層における前記第１導電型の均一なドーパント濃度との積が、１．１×１０13ｃｍ-2未満である、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  15. 前記ＳｉＣ−ＳＪデバイス（１０）の破壊電圧が３ｋＶより大きく、室温でのドリフト層の特性オン抵抗が７ｍΩ・ｃｍ-2未満である、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  16. 前記ＳｉＣ−ＳＪデバイス（１０）が、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合電界効果トランジスタ（ＪＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはダイオードである、請求項１に記載のＳｉＣ−ＳＪデバイス（１０）。
  17. 第１チャージバランス（ＣＢ）層を製造することを含む、炭化ケイ素（ＳｉＣ）超接合（ＳＪ）デバイスを製造する方法であって、前記第１ＣＢ層を製造することが、
    ＳｉＣ基板層（２０）の上部に、第１導電型の第１半導体層を形成することと、
    第２導電型の第１の複数のフローティング領域（２６）を、前記第１半導体層に注入することであって、前記第１の複数のフローティング領域（２６）のドーピング濃度が、約２ｘ１０16ｃｍ-3〜約１ｘ１０18ｃｍ-3であり、前記第１の複数のフローティング領域（２６）の間隔が、前記第１半導体層の厚さの１０％以上であり、前記第１半導体層の厚さ以下である、注入することとを含むＳｉＣ−ＳＪデバイス（１０）を製造する方法。
  18. 前記第１の複数のフローティング領域（２６）を注入することが、約１ＭｅＶ未満の注入エネルギーを用いて注入することを含む、請求項１７に記載の方法。
  19. 前記第１の複数のフローティング領域（２６）の厚さが、約１μｍ以下である、請求項１７に記載の方法。
  20. 前記第１半導体層の厚さと、前記第１半導体層における前記第１導電型の均一なドーパント濃度との積が、１．１×１０13ｃｍ-2未満である、請求項１７に記載の方法。
  21. 第２ＣＢ層を製造することをさらに含み、前記第２ＣＢ層を製造することが、
    前記第１ＣＢ層の上部に、前記第１導電型の第２半導体層を形成することと、
    前記第２導電型の第２の複数のフローティング領域（２６）を前記第２半導体層に注入することであって、前記第２の複数のフローティング領域（２６）のドーピング濃度が約２×１０16ｃｍ-3〜約１×１０18ｃｍ-3であり、前記第２の複数のフローティング領域（２６）の間隔が前記第２半導体層の厚さの１０％以上であり、前記第２半導体層の厚さ以下である、注入することとを含む、請求項１７に記載の方法。
JP2017564675A 2015-06-26 2016-06-24 炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法 Active JP6861171B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/752,446 US9735237B2 (en) 2015-06-26 2015-06-26 Active area designs for silicon carbide super-junction power devices
US14/752,446 2015-06-26
PCT/US2016/039242 WO2016210261A1 (en) 2015-06-26 2016-06-24 Active area designs for silicon carbide super-junction power devices and corresponding methods

Publications (2)

Publication Number Publication Date
JP2018523301A true JP2018523301A (ja) 2018-08-16
JP6861171B2 JP6861171B2 (ja) 2021-04-21

Family

ID=56411903

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017564675A Active JP6861171B2 (ja) 2015-06-26 2016-06-24 炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法

Country Status (5)

Country Link
US (1) US9735237B2 (ja)
EP (1) EP3314668A1 (ja)
JP (1) JP6861171B2 (ja)
CN (2) CN115241270A (ja)
WO (1) WO2016210261A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023508761A (ja) * 2020-03-17 2023-03-03 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト より緩やかな逆回復のために電荷キャリアを徐々に注入する半導体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3391417A1 (en) * 2015-12-15 2018-10-24 General Electric Company Edge termination designs for silicon carbide super-junction power devices
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
CN107221561A (zh) * 2017-06-29 2017-09-29 全球能源互联网研究院 一种叠层电场调制高压mosfet结构及其制作方法
US10600649B2 (en) 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
JP7098906B2 (ja) * 2017-10-11 2022-07-12 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
US10636660B2 (en) * 2018-09-28 2020-04-28 General Electric Company Super-junction semiconductor device fabrication
US10937869B2 (en) 2018-09-28 2021-03-02 General Electric Company Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices
US11056586B2 (en) 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
US11233157B2 (en) 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US10957759B2 (en) 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
US11031472B2 (en) 2018-12-28 2021-06-08 General Electric Company Systems and methods for integrated diode field-effect transistor semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327824A (ja) * 2003-04-25 2004-11-18 National Institute Of Advanced Industrial & Technology 半導体装置
JP2008016461A (ja) * 2006-06-30 2008-01-24 Toshiba Corp 半導体装置
JP2014017326A (ja) * 2012-07-06 2014-01-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP3994703B2 (ja) 2001-08-29 2007-10-24 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US7595241B2 (en) 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
JP5606019B2 (ja) 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
CN102738232B (zh) 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
KR20130014850A (ko) * 2011-08-01 2013-02-12 삼성전자주식회사 파워소자의 제조방법
JP2013219163A (ja) 2012-04-09 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP5812029B2 (ja) * 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US8642427B1 (en) 2012-08-02 2014-02-04 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN103413823B (zh) 2013-08-22 2017-03-01 上海华虹宏力半导体制造有限公司 超级结晶体管及其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327824A (ja) * 2003-04-25 2004-11-18 National Institute Of Advanced Industrial & Technology 半導体装置
JP2008016461A (ja) * 2006-06-30 2008-01-24 Toshiba Corp 半導体装置
JP2014017326A (ja) * 2012-07-06 2014-01-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PU HONG-BIN, CAO LIN, CHEN ZHI-MING, REN JIE, AND NAN YA-GONG: "Modeling of 4H SiC multi-floating-junction Schottky barrier diode", CHIN. PHYS. B, vol. Vol. 19 Issue 10, JPN6020010372, 15 October 2010 (2010-10-15), CN, pages 107101, ISSN: 0004345936 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023508761A (ja) * 2020-03-17 2023-03-03 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト より緩やかな逆回復のために電荷キャリアを徐々に注入する半導体装置
JP7266761B2 (ja) 2020-03-17 2023-04-28 ヒタチ・エナジー・スウィツァーランド・アクチェンゲゼルシャフト より緩やかな逆回復のために電荷キャリアを徐々に注入する半導体装置

Also Published As

Publication number Publication date
WO2016210261A1 (en) 2016-12-29
CN107810558A (zh) 2018-03-16
EP3314668A1 (en) 2018-05-02
JP6861171B2 (ja) 2021-04-21
CN115241270A (zh) 2022-10-25
US20160380059A1 (en) 2016-12-29
US9735237B2 (en) 2017-08-15

Similar Documents

Publication Publication Date Title
JP6861171B2 (ja) 炭化ケイ素超接合パワーデバイスの活性領域設計および対応する方法
US11837629B2 (en) Power semiconductor devices having gate trenches and buried edge terminations and related methods
Kosugi et al. First experimental demonstration of SiC super-junction (SJ) structure by multi-epitaxial growth method
US11233124B2 (en) Silicon carbide semiconductor device and manufacturing method for silicon carbide semiconductor device
JP2019510376A (ja) 高速スイッチング機能を有する超接合パワー半導体デバイス
US9425265B2 (en) Edge termination technique for high voltage power devices having a negative feature for an improved edge termination structure
US20150255535A1 (en) Semiconductor device and method for manufacturing same
JP6732025B2 (ja) 炭化ケイ素超接合パワーデバイス用のエッジ終端設計
JP2015521387A (ja) 適応的電荷平衡エッジ終端
US9349797B2 (en) SiC devices with high blocking voltage terminated by a negative bevel
JP2019525457A (ja) 電荷平衡ｊｂｓダイオードのための活性領域設計
JP6740986B2 (ja) 炭化珪素半導体装置およびその製造方法
KR101767866B1 (ko) 반도체 디바이스에서의 단순화된 전하 균형
JPWO2013161116A1 (ja) 半導体装置及びその製造方法
JP4889645B2 (ja) 半導体装置の製造方法
JP2013168549A (ja) 半導体装置およびその製造方法
JP7257390B2 (ja) 高速スイッチング能力を備えた電荷平衡型半導体パワーデバイスのシステムおよび方法
US9548399B2 (en) Junction field effect transistor cell with lateral channel region
JP5872327B2 (ja) 半導体整流素子
US20200119173A1 (en) Advanced field stop thyristor structure and manufacture methods
CN115483104A (zh) 一种变容二极管的制作方法
JP6930113B2 (ja) 半導体装置および半導体装置の製造方法
JP2009188030A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190622

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20190622

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200319

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200811

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210121

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210121

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210129

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210203

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210303

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210329

R150 Certificate of patent or registration of utility model

Ref document number: 6861171

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250