CN107810558A - 针对碳化硅超结功率装置的有源区设计 - Google Patents

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Abstract

本说明书中公开的主题涉及碳化硅(SiC)功率装置，并且更确切地说，涉及SiC超结(SJ)功率装置的有源区设计。SiC‑SJ装置包括具有一个或多个电荷平衡(CB)层有源区。每个CB层包括具有第一导电型的半导体层和设置在所述半导体层表面中具有第二导电型的多个浮置区。所述多个浮置区和所述半导体层均被配置成大体上耗尽以在反偏压施加至所述SiC‑SJ装置时提供来自离子掺杂剂的大体上等量的电荷。

Description

针对碳化硅超结功率装置的有源区设计
技术领域
本说明书中公开的主题涉及碳化硅(SiC)功率装置，并且更确切地说，涉及SiC超结功率装置的有源区设计。
背景技术
对于半导体功率装置，超结(也称为电荷平衡)设计提供若干优点。例如，超结装置相对于传统的单极装置设计展示出电阻减少且每单位面积的传导损耗减少。在硅(Si)超结装置中，可以通过将多个第一掺杂剂型(例如，p型)竖直柱注入或扩散到第二掺杂剂型(例如，n型)Si装置层中形成有源区。这些Si超结装置的竖直柱延伸穿过Si外延装置层的厚度(例如，几十微米)，这可以使用现有的Si外延、注入和/或扩散方法来实现。
然而，在碳化硅(SiC)中，掺杂剂比在Si中具有明显更低的扩散系数/注入范围。因此，当使用作为典型Si处理的注入能量将特征(例如，竖直电荷平衡区)成型为SiC外延层时，掺杂剂不能够如其穿透到Si层那样深地穿透到SiC层中。例如，用于Si装置制造的典型商业离子植入系统实现多达约380千电子伏特的掺杂剂注入能量。此类注入能量仅实现掺杂剂注入到SiC外延层的表面中至大约0.5μm与大约1μm之间的最大深度。
发明内容
在实施例中，SiC-SJ装置包括具有一个或多个电荷平衡(CB)层的有源区。每个CB层包括具有第一导电型的半导体层和设置在所述半导体层表面中具有第二导电型的多个浮置区。所述多个浮置区和半导体层均被配置成大体上耗尽以在反偏压施加至SiC-SJ装置时提供来自离子掺杂剂的大体上等量的电荷。
在实施例中，一种制造碳化硅(SiC)超结(SJ)装置的方法包括：通过在SiC衬底层之上形成具有第一导电型的第一半导体层并且将具有第二导电型的第一多个浮置区注入到第一半导体层中来制造第一电荷平衡(CB)层。第一多个浮置区的掺杂浓度在大约2×1016cm-3与大约1×1018cm-3之间。另外，第一多个浮置区之间的间隔大于或等于第一半导体层的厚度的10％且小于或等于第一半导体层的厚度。
附图说明
当参考附图阅读以下详细描述时，本发明的这些及其它特征、方面和优点将变得更好理解，在所有图中相同的标记表示相同的部件，在附图中：
图1的示意图示出根据本发明方法的多层碳化硅超结(SiC-SJ)肖特基二极管的有源区的横截面视图，所述SiC-SJ肖特基二极管具有包括浮置区的漂移层；
图2A到2E的示意图示出了贯穿若干制造步骤的图1的SiC-SJ装置的实施例；
图3的曲线图示出对于具有不同SiC外延层掺杂浓度的图1的SiC-SJ装置的实施例，击穿电压对比浮置区之间的间隔的实例；
图4的曲线图示出对于具有不同SiC外延层掺杂浓度的图1的SiC-SJ装置的各种实施例，SiC SJ漂移层的比导通电阻对比浮置区之间的间隔的实例；
图5的曲线图示出对于具有不同浮置区掺杂浓度的图1的SiC-SJ装置的两个实施例，击穿电压对比浮置区结深度的实例；
图6的曲线图示出对于浮置区之间具有2μm间隔的图1的SiC-SJ装置的实施例，比导通电阻对比漂移层掺杂剂浓度；
图7描绘的等高线图示出对于图1的SiC-SJ装置的各种实施例，漂移层的比导通电阻(左侧)和击穿电压(右侧)；
图8的示意图示出根据本发明方法的实施例的多层SiC-SJ装置的有源区的横截面视图，所述SiC-SJ装置具有三个包括浮置区的外延层；以及
图9描绘的等高线图示出对于图8的SiC-SJ装置的各种实施例，漂移层的比导通电阻(左侧)和阻断电压(右侧)。
具体实施方式
下面将描述一个或多个特定实施例。为了提供这些实施例的简要描述，并不在本说明书中描述实际实施方案的所有特征。应了解，任何工程或设计项目中的任何这种实际实施方案的开发、众多针对实施方案的决定都必须实现开发者的具体目标，例如遵守可能在各个实施方案中变化的与系统有关和与商业有关的约束。此外，应了解，这样的开发工作可能是复杂且耗时的，但对于受益于本发明的所属领域的技术人员来说，这些都是设计、制造和生产中的常规任务。
在介绍本发明的各种实施例的元素时，词“一个”、“一种”和“所述”意欲表示存在这些元素中的一个或多个。术语“包括”和“具有”希望为包括性的并且意味着可能存在除了所列元件之外的额外元素。另外，应理解，引用本发明“一个实施例”并非意图被解释为排除也结合所叙述特征的另外的实施例的存在。如本说明书中所使用，术语“室温”是指在大约20℃与大约27℃之间的温度范围。
本发明实施例涉及制造也称为SiC超结(SiC-SJ)装置的SiC竖直电荷平衡装置的设计和方法。所公开的设计和方法适用于制造SiC-SJ装置，例如金属氧化物半导体场效应晶体管(MOSFET)、结场效应晶体管(JFET)、双极结晶体管(BJT)、二极管，以及可能适用于中压(例如，2kV到10kV)和高压(例如，大于10kV)功率转换相关应用的其它SiC-SJ装置。如下文所论述，所公开的SiC-SJ装置设计包括使用重复的外延生长和掺杂剂注入步骤实施的多层有源单元结构。如本说明书中所使用，术语“多层”以及对特定层数(例如，“双层”、“三层”、“四层”)的引用是指SiC超结装置的外延层的数目。
所公开的多层SiC-SJ设计和制造技术能实现SiC-SJ装置的制造，而不管相较于Si在SiC中的掺杂剂的前述低扩散系数。所公开的多层SiC-SJ设计相较于具有相同电流/额定电压的现有SiC或Si功率装置能减少传导损耗和切换损耗。此外，所公开的多层SiC-SJ设计能实现在比传统SiC高压单极装置明显更高的电流密度以及比传统SiC高压双极装置更高的切换频率下操作。所公开的SiC-SJ装置设计一般而言还对n型和p型掺杂变化都稳定，这提高了装置良率和性能。此外，使漂移层比传统设计的一维(1D)限制所允许的掺杂得更高，所公开的SiC-SJ装置相较于传统1D设计实现对于给定阻断额定电压更低的传导损耗。另外，可以使用常用半导体制造设备，例如现有Si/SiC装置制造所使用的离子注入系统，来制造所公开的某些SiC-SJ装置实施例，从而提供额外成本效益。
如下文所详细论述，所公开的SiC-SJ有源单元设计包括n型或p型掺杂的浮置区(例如，浮置电荷平衡块)，其重塑SiC-SJ功率装置的有源区中的电场。这些区在本文中称为“浮置”是因为其设置在SiC-SJ装置的漂移层内并且不与装置端接触。对于所公开的SiC-SJ装置实施例，如下文所论述，利用离散浮置区的这些设计能实现低传导损耗和高阻断电压，同时仍保持相对简单的制造程序。
如上文所述，当前公开的SiC-SJ装置实施例的制造步骤一般包括重复的外延过度生长和离子注入循环以形成多层装置结构。图1的示意图示出根据本发明方法的实施例的SiC-SJ装置10(即，肖特基二极管)的实施例的有源区8的横截面视图。所示SiC-SJ装置10包括设置在上SiC外延层14上的顶接触12。虽然上SiC外延层14在外延生长期间被掺杂，但是所示SiC-SJ装置10的层14不包括注入掺杂区。可注意到，根据本发明，对于其它类型的SiC-SJ装置(例如，MOSFE、JBS、MPS、UMOSFET、JFET)，上SiC外延层14可以包括掺杂区或其它合适的特征。所示SiC-SJ装置10还包括设置在装置10的SiC衬底层20下方的底接触18。
除了外延层14以外，图1所示的SiC-SJ装置10的有源区8还包括两个外延层或“电荷平衡”(CB)层24A和24B，所述层各自具有浮置区26。然而，在某些实施例中，SiC-SJ装置10可以包括任何合适数目的CB层(例如，2层、3层、4层、5层、6层或更多层)，从而产生多层有源单元结构8。如下文所论述，SiC-SJ装置10的某些实施例可以包括特定数目的CB层以提供合乎需要的阻断能力(例如，从大约2kV到大约10kV)。在某些实施例中，CB层24A和24B各自具有可以相同或不同的掺杂剂浓度。类似地，在某些实施例中，漂移层24A的浮置区26中的掺杂剂浓度和漂移层24B的浮置区26中的掺杂剂浓度可以相同或不同。
就尺寸而言，CB层24A和24B分别具有厚度32A和32B，在某些实施例中，所述厚度可以相同或不同。就尺寸而言，所示SiC-SJ装置10的漂移层24A和24B中的浮置区26具有特定厚度40、特定宽度42和特定间隔44。在其它实施例中，不同CB层中浮置区26的尺寸(例如，厚度40、宽度42和/或间隔44)可以不同。
对于图1所示的SiC-SJ装置10，浮置区26相对于SiC CB层24A和24B的其余部分30相反地掺杂。换句话说，对于具有n型SiC CB层24A和24B的SiC-SJ装置10，浮置区26是p型，并且对于具有p型CB层24A和24B的SiC-SJ装置10，浮置区26是n型。在不同实施例中，这些浮置区26可以具有不同的横截面形状(例如，圆形、矩形、三角形，或不规则形状)。对于本发明的实施例，浮置区的形状可以沿着Z轴大体上不变。
如所提及，CB层24的其余部分30(即，CB层24A和24B的不是浮置区26部分的部分)具有相对于浮置区26的相反导电型。CB层24的浮置区26和其余部分30一般各自在反偏压下提供来自离子掺杂剂(ionized dopant)的类似量的有效电荷(例如，每cm2，标准化至装置有源区)。因而，所示电荷平衡结构能使SiC-SJ装置10实现高击穿电压和低接通状态电阻，这是因为p型半导体和n型半导体部分均在标称阻断条件下完全耗尽。
请注意，SiC-SJ装置10的有源区8中的浮置区26并不竖直地连接穿过CB层24(即，并不延伸穿过CB层24的整个厚度32A和32B)。因而，更确切地说，SiC-SJ装置10可以描述为不完全超结装置10。可以了解，此特征与其它SJ装置设计形成对比，其中电荷平衡区是连续的(例如，延伸穿过层24A和24B的整个厚度32A和32B的连续竖直柱)，并且竖直地连接以提供更确切地说可以描述为的全电荷平衡或全超结装置。全电荷平衡装置能够提供低传导损耗和高阻断电压。然而，由于在掺杂SiC时的前述困难，制造延伸穿过层24A和24B的厚度32A和32B的电荷平衡区具有挑战性。
例如，为了形成延伸穿过漂移区的整个厚度的电荷平衡区，如在完全电荷平衡装置中存在的，可以执行多个(例如，10+)薄外延生长/浅离子注入步骤。替代地，可以连同高阻止能力的掩蔽(例如，绝缘体上硅(SOI)、多晶硅、厚氧化硅、铂、钼、金等高Z金属)使用高能量注入，这对于当前的大容量Si/SiC制造方法是不常用的。相比而言，SiC-SJ装置10的浮置区26适合于现有的成熟化的Si/SiC制造技术和基础架构。例如，如上文所述，目前(大容量)离子注入工具将注入加速能量限制到远小于1兆电子伏特(例如，大约380千电子伏特)。在这些能量处，最常用SiC掺杂剂(例如，氮、磷、铝)的投射范围(例如，穿透深度)为大约1μm或更小，如下文所论述，这适合于浮置区26的注入。
图2A到2E示出了图1的SiC-SJ装置10在实例制造方法期间的各个阶段的横截面视图。实例方法开始于使用外延SiC生长技术在SiC衬底层20之上形成第一外延层24A以得到图2A所示的结构。随后，如图2B所示，可以使用离子注入在外延层24A中形成浮置区26以得到CB层24A。下文更详细地论述各种实施例的浮置区26的尺寸和位置。
接着，如图2C所示，可以在第一漂移层24B之上形成第二外延层24B(即，另一外延SiC层)。随后，如图2D所示，可以使用离子注入在外延层24B中形成浮置区26以得到CB层24B。接着，如图2E所示，可以在最上部SiC层24B之上形成上SiC外延层14。应理解，根据本发明，可以重复多次(例如，2次、3次、4次、5次或更多次)图2C和2D所示的步骤以得到多层(例如，三层、四层、五层或更多层)SiC-SJ装置实施例。在完成上SiC外延层14之后，接着可以执行标准装置处理步骤(例如，包括形成图1所示的顶接触12和底接触18)以得到SiC-SJ装置10。
通过计算模拟证实并通过图1所示的SiC-SJ装置10的各种实施例的制造和测试确认当前公开的SiC-SJ装置10的性能效益，如下文关于图3到7的电气数据所展示。具体来说，图3到7中展示的装置特性呈现如图1所示的实例3kV SiC-SJ装置10的实施例，其具有设置在两个n型CB层24A和24B内的p型浮置区26。基于以下数据，目前可看出SiC-SJ装置10的具体参数能实现SiC-SJ 10的所需电气性能，包括层24的掺杂、浮置区26的掺杂、层24的厚度、浮置区26的厚度40、浮置区26的宽度42，以及浮置区26之间的间隔44、浮置区26的掺杂。下文针对各种实施例论述这些参数的范围。
对于图1的SiC-SJ装置10的实施例，浮置区26的掺杂浓度除以厚度40大于或等于大约5×1012cm-3且小于或等于大约5×1018cm-3。在某些实施例中，浮置区26的掺杂浓度可以大于或等于2×1016cm-3且小于或等于1×1018cm-3。在某些实施例中，浮置区26的掺杂浓度可以大于或等于5×1016cm-3且小于或等于5×1017cm-3。另外，在某些实施例中，浮置区26的有效薄层掺杂浓度小于或等于1.1×1013cm-2。应了解，可以通过将这些浮置区26的掺杂浓度标准化至SiC-SJ装置的单位单元面积来计算浮置区26的有效薄层掺杂。下文详细论述划分这些范围的上限和下限的原因。
对于图1的SiC-SJ装置10的实施例，如果p型浮置区26的掺杂浓度低(例如，小于大约2×1016cm-3)，那么n型层24A和24B的掺杂浓度将相称地低以便提供电荷平衡SiC-SJ装置10。图3的曲线图60示出对于SiC-SJ装置10的实施例，击穿电压对比浮置区26之间的间隔44。具体来说，图3示出对于SiC-SJ装置10的五个不同实施例的击穿电压与浮置区26之间的不同间隔56(即，范围从1μm到6μm)，这五个不同实施例各自具有针对其相应n型SiC外延层24A和24B的不同掺杂剂浓度(即，曲线62呈现6.5×1015cm-3的掺杂剂浓度；曲线64呈现6×1015 cm-3的掺杂剂浓度；曲线66呈现5.5×1015cm-3的掺杂剂浓度；曲线68呈现5×1015cm-3的掺杂剂浓度；以及曲线70呈现4.5×1015cm-3的掺杂剂浓度)。此外，对于在图3中呈现的SiC-SJ装置10的实施例，浮置区26的掺杂剂浓度为3×1016cm-3，n型漂移层的厚度32A和32B为10μm，浮置区26的宽度42为2μm，并且浮置区26的厚度40为1μm。
图4的曲线图80示出对于图3中呈现的各种SiC-SJ装置实施例，漂移层的室温比导通电阻(在等于100A/cm2的电流密度下)对比浮置区26之间的间隔44。具体来说，图4的曲线图80中示出五条曲线，各自呈现n型外延层24A和24B的不同掺杂浓度(即，曲线82呈现6.5×1015 cm-3的掺杂剂浓度；曲线84呈现6×1015 cm-3的掺杂剂浓度；曲线86呈现5.5×1015cm-3的掺杂剂浓度；曲线88呈现5×1015cm-3的掺杂剂浓度；以及曲线90呈现4.5×1015cm-3的掺杂剂浓度)。如图4中可以看出，在层24中使用上文所论述的掺杂剂浓度(即，5.5×1015cm-3)，当浮置区26之间的间隔44范围在2.5μm与4μm之间时，所得SiC-SJ装置实施例的漂移比导通电阻范围从大约5.5mOhm-cm2到大于7mOhm-cm2。如图3和4所示，所公开的SiC-SJ装置设计能实现大于或等于3kV的阻断电压和小于7mOhm-cm2的漂移区比导通电阻，这呈现相比传统单极装置的性能改进。
对于图1的SiC-SJ装置10的实施例，如果浮置区26的掺杂浓度过高(例如，大于大约5×1018cm-3)，那么使用现有SiC制造工艺难以制造将提供最佳性能的特征大小。图5的曲线图110示出对于在浮置区26中具有不同掺杂浓度(即，曲线112呈现5×1017cm-3的掺杂浓度；且曲线114呈现1×1018cm-3的掺杂浓度)的SiC-SJ装置10的两个不同实施例，击穿电压对比浮置区26的厚度40。对于图5中呈现的SiC-SJ装置10的实施例，浮置区26之间的间隔44是1μm，漂移层中的每一个的厚度32A和32B是10μm，并且浮置区26的宽度42是0.6μm。为了使块掺杂浓度提高到5×1018cm-3以上(例如，1×1019cm-3)，浮置区26的厚度44将变得小于1μm，这对于注入和外延过度生长工艺是不切实际的。
对于图1的SiC-SJ装置10的实施例，为了实现3kV的阻断电压(如图5中的水平线116所示)，浮置区26的厚度40应小于大约0.2μm并且浮置区26的宽度42应小于1μm。因此，在浮置区26中使用更适中的掺杂能使用可利用现有半导体制造工艺管理的特征大小实现良好性能。还应了解，可能难以通过多个外延SiC再生步骤制造具有极小厚度40和/或极窄宽度42的浮置区26，其中通常在生长之前使用原位蚀刻并且可能消耗注入的浮置区26的一部分。另外，在多次暴露于高温(例如，大于大约1650℃)外延SiC生长步骤期间可能出现注入掺杂剂的自动掺杂、向外扩散、横向蔓延和/或有限扩散，这在使用极其小型横向特征时也可能存在问题。
如下文更详细地论述，图I的SiC-SJ装置10的实施例的浮置区26之间的间隔44可以大于或等于CB层的厚度的10％(例如，层24A的厚度32A的10％)，并且间隔44可以小于或等于CB层厚度的厚度(例如，层24A的厚度32A)。在某些实施例中，浮置区26之间的间隔44可以大于或等于1μm且小于或等于大约6μm。下文详细论述划分这些范围的上限和下限的原因。
对于图I的SiC-SJ装置10的实施例，当浮置区26之间的间隔44比较小时，SiC-SJ装置10可变得对工艺变化(例如，横向扩散、图案特征尺寸的变化，如图4所示)和整个漂移层24A和24B的掺杂浓度变化越来越敏感。如图6的曲线122所示，为了在电荷的浮置区26之间窄间隔44的情况下维持低漂移层比导通电阻，CB层24A和24B的n型掺杂浓度应相对较高(例如，大于或等于1×1016cm-3)。然而，为了使SiC-SJ装置10的实施例的阻断电压达到最大，掺杂浓度应使得CB层(例如，CB层24A或24B)的外延层的整合掺杂低于特定值。例如，在SiC-SJ装置10的某些实施例中，厚度32A和外延层24A的均匀n型掺杂剂浓度的乘积可以小于大约1.1×1013cm-2，以便提供高效电荷平衡。移向浮置区26之间的最小间隔44的更低可制造限制(例如，对于涉及多个SiC外延再生步骤的工艺为大约1μm)，漂移层比导通电阻在大约2×1016cm-3的漂移层24A和24B的n型掺杂剂浓度下降至最低。
考虑到上述所说，在某些实施例中，漂移层24A和24B中的每一个的厚度32A和32B可以在大约5μm到大约20μm之间(例如，大约5μm到大约6μm之间)，以便提供期望电荷平衡。因而，SiC-SJ装置10的某些实施例可以涉及多达四个外延生长/离子注入步骤，以在2×1016cm-3的漂移层24A和24B掺杂浓度的情况下提供3kV阻断电压。由于额外SiC外延生长/注入循环会增加成本、复杂度并且潜在地降低SiC-SJ装置10的实施例的良率，因此如上文所述，在某些实施例中，浮置区26之间的间隔44可以大于大约1μm，以减少外延生长步骤的数目并且实现电荷平衡装置性能效益。另外，浮置区26之间的间隔44还可以保持低于最大值，以实现SiC-SJ装置结构的实际实施和制造。例如，如果浮置区26之间的间隔44极其大(例如，如果间隔44大于漂移层24A或24B的厚度32A或32B)，可能会降低SiC外延层24A和24B中的n型掺杂浓度以维持BV，这可能不当地提高装置的比导通电阻。
图7包括的等高线图160呈现对于SiC-SJ装置10的实施例取决于浮置区26中的掺杂浓度和CB层24A和24B中的掺杂浓度(在室温下)漂移层的比导通电阻和击穿电压。可注意到，对于图7中呈现的实施例，层14中的外延掺杂浓度与CB层24A和24B的外延掺杂浓度大体上相同。对于图7中呈现的SiC-SJ装置实施例，n型漂移层24A和24B中的每一个的厚度32A和32B是10μm，浮置区26的厚度40是1μm，浮置区26的宽度42是2μm，并且浮置区26之间的间隔44是3μm。等高线图162和164在纵轴上包括浮置区26的掺杂剂浓度，并且在横轴上包括外延层24A和24B的n型掺杂剂浓度。图7左侧的曲线图162示出漂移比导通电阻等高线，并且如由图例166指示，曲线图162的每个等高线呈现范围从3mOhm·cm-2到6mOhm·cm-2的不同比导通电阻值。图7右侧的曲线图164示出击穿电压等高线，并且如由图例168指示，曲线图164的每个等高线呈现范围从1kV到4kV的不同击穿电压。
对于图7的曲线图160中呈现的SiC-SJ装置10的实施例，水平实线170呈现对于浮置区26大约1.7×1017cm-3的期望掺杂剂浓度，其在上文所论述的范围内。水平虚线172和174分别呈现比浮置区26的目标掺杂剂浓度低10％和高10％的掺杂浓度。因而，这些水平虚线172和174限定±10％范围来呈现浮置区26的掺杂剂浓度可能由注入工艺和/或材料属性的变化而引起的潜在变化。点176和178位于浮置区26的期望掺杂剂浓度(例如，大约1.7×1017cm-3)与两个n型SiC外延层24A和24B的期望掺杂剂浓度(例如，大约9×1015cm3)的相交处。
此外，图7的竖直虚线180和182分别呈现比CB层24A和24B的目标掺杂剂浓度低10％和高10％的掺杂浓度。因而，这些竖直虚线180和182限定±10％范围来呈现CB层24A和24B的掺杂剂浓度可能由外延生长工艺和/或材料属性的变化而引起的变化。因此，由水平和竖直虚线172、174、180和182的相交形成的区184和186呈现浮置区26的掺杂剂浓度和CB层24A和24B中的掺杂剂浓度仍能提供所需装置性能的现实实际范围。因此，为了使性能效益最大化，SiC-SJ装置10的实施例在浮置区26和CB层24A和24B的掺杂剂浓度的实际预期变化范围内(例如，在整个区184和186内)提供所需装置性能(例如，7mOhm-cm-2或更低的比导通电阻，3kV或更高的阻断电压)。
如图7的曲线图162所示，对于SiC-SJ装置10的实施例，在浮置区26和外延层24的实际可控制掺杂剂浓度范围内(例如，在整个区域184内)，漂移层的比导通电阻在室温下为3.5mOhm-cm-2与4.3mOhm-cm-2之间。此外，如图7的曲线图164所示，在浮置区26和漂移层24的实际可控制掺杂剂浓度范围内(例如，在整个区域186内)，SiC-SJ装置10的漂移层的阻断电压大于3kV。由于理想的3kV 1D装置漂移层设计的比导通电阻为大约7mOhm·cm-2，因此应了解，所呈现的三层SiC-SJ装置10的实施例相较于理想的3kV 1D装置漂移层设计能实现漂移区的比导通电阻减少40％到50％。
图8示出多层SiC-SJ装置190的另一实施例。图8所示的实施例是4.5kV SiC-SJ肖特基装置190，其具有与图1所示的SiC-SJ 10类似的结构。然而，图8所示的SiC-SJ装置190具有三个CB层24，包括下层24A、中间层24B和上层24C。所示的SiC-SJ 190的浮置区26的掺杂浓度以及浮置区26之间的间隔44落入上述范围内。
图9的等高线曲线图200呈现对于图8所示的SiC-SJ装置190的实施例，在室温下漂移层的比导通电阻(曲线图202)和击穿电压(曲线图204)。更确切地说，图9的等高线曲线图200在纵轴上包括浮置区26的掺杂剂浓度，并且在曲线图202和204的横轴上包括SiC CB层24的n型掺杂剂浓度。图9左侧的曲线图202示出比导通电阻等高线，并且如由图例206指示，曲线图202的每个等高线呈现范围从5mOhm-cm-2到8.5mOhm-cm-2的不同比导通电阻值。图9右侧的曲线图204示出击穿电压等高线，并且如由图例208指示，曲线图204的每个等高线呈现范围从2kV到5.5kV的不同击穿电压。另外，对于图9中呈现的SiC-SJ装置190的实施例，浮置区26的宽度42为2μm，三个n型SiC外延层24A、24B和24C中的每一个的厚度32A、32B和32C为10μm，浮置区26之间的间隔44为3μm，并且浮置区26的厚度44为1μm。
类似图7的曲线图160，图9的水平实线210呈现对于浮置区26大约1.7×1017cm-3的期望掺杂剂浓度，其在上文所论述的范围内。图9中的水平虚线212和214限定±10％范围来呈现浮置区26的掺杂剂浓度可能由工艺和/或材料变化而引起的预期掺杂剂浓度变化。点216和218位于浮置区26的期望掺杂剂浓度(例如，大约1.7×1017cm-3)与n型CB层24的期望n型掺杂剂浓度(例如，大约8×1015cm-3)的相交处。此外，竖直虚线220和222限定±10％范围来呈现CB层24的掺杂剂浓度可能由工艺和/或材料变化而引起的预期变化。因此，由水平和竖直虚线212、214、220和222的相交形成的区224和226呈现浮置区26和漂移层24的掺杂剂浓度的实际可控制范围。
如图9的曲线图202所示，在浮置区26和CB层24的实际可控制掺杂剂浓度范围内(例如，在整个区域224内)，四层SiC-SJ装置190的实施例的比导通电阻在5.5mOhm-cm-2与7mOhm-cm-2之间。如图9的曲线图204所示，在浮置区26和CB层24的实际可控制掺杂剂浓度范围内(例如，在区域226的大部分内)，四层SiC-SJ装置190的实施例的阻断电压大于4.5kV。由于理想的4.5kV 1D装置设计的比导通电阻为大约20mOhm-cm-2，因此应了解，四层SiC-SJ装置190的实施例相较于理想的1D装置设计能实现漂移区的比导通电阻减少60％到70％。
此书面说明书使用实例来公开本发明技术，包括最佳模式，并且还使所属领域的技术人员能够实践本发明技术，包括制造和使用任何装置或系统并且执行任何所并入的方法。本发明的可获专利的范围由权利要求书界定，并且可包括所属领域的技术人员想到的其它实例。如果此类其它实例具有并非不同于权利要求书的字面语言的结构要素，或如果它们包括与权利要求书的字面语言无实质差异的等效结构要素，那么它们既定在权利要求范围内。

Claims (21)

1.一种碳化硅(SiC)超结(SJ)装置，包括：
有源区，所述有源区包括一个或多个电荷平衡(CB)层，其中每个CB层包括：
具有第一导电型的半导体层；以及
设置在所述半导体层的表面中具有第二导电型的多个浮置区，其中所述多个浮置区和所述半导体层均被配置成大体上耗尽，以在反偏压施加至所述SiC-SJ装置时提供来自离子掺杂剂的大体上等量的电荷。
2.根据权利要求1所述的SiC-SJ装置，其特征在于：所述多个浮置区的厚度大于大约1μm。
3.根据权利要求1所述的SiC-SJ装置，其特征在于：所述多个浮置区的宽度在大约0.1μm与大约2μm之间。
4.根据权利要求1所述的SiC-SJ装置，其特征在于：所述多个浮置区之间的间隔在大约1μm与大约6μm之间。
5.根据权利要求1所述的SiC-SJ装置，其特征在于：所述一个或多个CB层中的特定CB层的多个浮置区之间的间隔大于或等于所述特定CB层的厚度的10％并且小于或等于所述特定CB层的所述厚度。
6.根据权利要求1所述的SiC-SJ装置，其特征在于：所述多个浮置区具有p型掺杂并且所述半导体层具有n型掺杂。
7.根据权利要求1所述的SiC-SJ装置，其特征在于：所述多个浮置区的掺杂浓度在大约2×1016cm-3与大约1×1018cm-3之间。
8.根据权利要求7所述的SiC-SJ装置，其特征在于：所述多个浮置区的所述掺杂浓度除以所述浮置区的厚度大于或等于5×1012cm-3。
9.根据权利要求8所述的SiC-SJ装置，其特征在于：所述多个浮置区的有效薄层掺杂浓度小于或等于1.1×1013cm-2。
10.根据权利要求8所述的SiC-SJ装置，其特征在于：所述多个浮置区的所述掺杂浓度在大约5×1016cm-3与大约5×1017cm-3之间。
11.根据权利要求10所述的SiC-SJ装置，其特征在于：所述多个浮置区的所述掺杂浓度在大约1.5×1017cm-3与大约1.9×1017cm-3之间。
12.根据权利要求1所述的SiC-SJ装置，其特征在于：所述半导体层具有大于或等于5×1015cm-3的所述第一导电型的掺杂剂浓度。
13.根据权利要求1所述的SiC-SJ装置，其特征在于：所述一个或多个CB层各自具有在大约5μm与大约20μm之间的厚度。
14.根据权利要求1所述的SiC-SJ装置，其特征在于：对于所述一个或多个CB层的特定CB层，所述特定CB层的厚度与所述特定CB层的所述半导体层中的所述第一导电型的均匀掺杂剂浓度的乘积小于1.1×1013cm-2。
15.根据权利要求1所述的SiC-SJ装置，其特征在于：所述SiC-SJ装置具有大于3kV的击穿电压以及在室温下小于7mOhm·cm-2的漂移层比导通电阻。
16.根据权利要求1所述的SiC-SJ装置，其特征在于：所述SiC-SJ装置是金属氧化物半导体场效应晶体管(MOSFET)、结场效应晶体管(JFET)、双极结晶体管(BJT)或二极管。
17.一种制造碳化硅(SiC)超结(SJ)装置的方法，包括：
制造第一电荷平衡(CB)层，包括：
在SiC衬底层之上形成具有第一导电型的第一半导体层；以及
将具有第二导电型的第一多个浮置区注入到所述第一半导体层中，其中所述第一多个浮置区的掺杂浓度在大约2×1016cm-3与大约1×1018cm-3之间，并且其中所述第一多个浮置区之间的间隔大于或等于所述第一半导体层的厚度的10％且小于或等于所述第一半导体层的所述厚度。
18.根据权利要求17所述的方法，其特征在于：注入所述第一多个浮置区包括使用小于大约1MeV的注入能量来注入。
19.根据权利要求17所述的方法，其特征在于：所述第一多个浮置区的厚度小于或等于大约1μm。
20.根据权利要求17所述的方法，其特征在于：所述第一半导体层的所述厚度与所述第一半导体层中所述第一导电型的均匀掺杂剂浓度的乘积小于1.1×1013cm-2。
21.根据权利要求17所述的方法，其特征在于：包括：
制造第二CB层，包括：
在所述第一CB层之上形成具有所述第一导电型的第二半导体层；以及
将具有所述第二导电型的第二多个浮置区注入到所述第二半导体层中，其中所述第二多个浮置区的掺杂浓度在大约2×1016cm-3与大约1×1018cm-3之间，并且其中所述第二多个浮置区之间的间隔大于或等于所述第二半导体层的厚度的10％且小于或等于所述第二半导体层的所述厚度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115336007A (zh) * 2020-03-17 2022-11-11 日立能源瑞士股份公司 用于更软的反向恢复且有载流子的逐渐注入的半导体器件

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017105414A1 (en) * 2015-12-15 2017-06-22 General Electric Company Edge termination designs for silicon carbide super-junction power devices
US9704949B1 (en) * 2016-06-30 2017-07-11 General Electric Company Active area designs for charge-balanced diodes
CN107221561A (zh) * 2017-06-29 2017-09-29 全球能源互联网研究院 一种叠层电场调制高压mosfet结构及其制作方法
US10600649B2 (en) 2017-09-21 2020-03-24 General Electric Company Systems and method for charge balanced semiconductor power devices with fast switching capability
JP7098906B2 (ja) * 2017-10-11 2022-07-12 株式会社デンソー ショットキーバリアダイオードを備えた炭化珪素半導体装置およびその製造方法
DE102018112109A1 (de) * 2018-05-18 2019-11-21 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
US10636660B2 (en) * 2018-09-28 2020-04-28 General Electric Company Super-junction semiconductor device fabrication
US11233157B2 (en) * 2018-09-28 2022-01-25 General Electric Company Systems and methods for unipolar charge balanced semiconductor power devices
US10937869B2 (en) 2018-09-28 2021-03-02 General Electric Company Systems and methods of masking during high-energy implantation when fabricating wide band gap semiconductor devices
US11056586B2 (en) 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
US11031472B2 (en) 2018-12-28 2021-06-08 General Electric Company Systems and methods for integrated diode field-effect transistor semiconductor devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144292A (ja) * 1999-11-17 2001-05-25 Denso Corp 炭化珪素半導体装置
JP2003069040A (ja) * 2001-08-29 2003-03-07 Denso Corp 炭化珪素半導体装置およびその製造方法
CN102915928A (zh) * 2011-08-01 2013-02-06 三星电子株式会社 制造功率器件的方法
JP2014017326A (ja) * 2012-07-06 2014-01-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6037632A (en) 1995-11-06 2000-03-14 Kabushiki Kaisha Toshiba Semiconductor device
JP3866681B2 (ja) * 2003-04-25 2007-01-10 独立行政法人産業技術総合研究所 半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4189415B2 (ja) * 2006-06-30 2008-12-03 株式会社東芝 半導体装置
US7595241B2 (en) 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP2010056510A (ja) * 2008-07-31 2010-03-11 Nec Electronics Corp 半導体装置
JP5606019B2 (ja) 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
CN102738232B (zh) 2011-04-08 2014-10-22 无锡维赛半导体有限公司 超结功率晶体管结构及其制作方法
US8673700B2 (en) 2011-04-27 2014-03-18 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
JP2013219163A (ja) 2012-04-09 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US8642427B1 (en) 2012-08-02 2014-02-04 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN103413823B (zh) 2013-08-22 2017-03-01 上海华虹宏力半导体制造有限公司 超级结晶体管及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001144292A (ja) * 1999-11-17 2001-05-25 Denso Corp 炭化珪素半導体装置
JP2003069040A (ja) * 2001-08-29 2003-03-07 Denso Corp 炭化珪素半導体装置およびその製造方法
CN102915928A (zh) * 2011-08-01 2013-02-06 三星电子株式会社 制造功率器件的方法
CN104380471A (zh) * 2012-06-13 2015-02-25 株式会社电装 碳化硅半导体装置及其制造方法
JP2014017326A (ja) * 2012-07-06 2014-01-30 Rohm Co Ltd 半導体装置および半導体装置の製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
PU HONG-BIN等: ""Modeling of 4H-SiC multi-floating-junction Schottky barrier diode"", 《CHIN.PHYS.B》 *
RYOJI KOSUGI等: ""First experimental demonstration of SiC super-junction(SJ) structure by multi-epitaxial growth method"", 《PROCEEDINGS OF THE 26TH INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES & IC’S》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115336007A (zh) * 2020-03-17 2022-11-11 日立能源瑞士股份公司 用于更软的反向恢复且有载流子的逐渐注入的半导体器件
CN115336007B (zh) * 2020-03-17 2023-08-18 日立能源瑞士股份公司 用于更软的反向恢复且有载流子的逐渐注入的半导体器件

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