JP3115716B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3115716B2 JP3115716B2 JP04305319A JP30531992A JP3115716B2 JP 3115716 B2 JP3115716 B2 JP 3115716B2 JP 04305319 A JP04305319 A JP 04305319A JP 30531992 A JP30531992 A JP 30531992A JP 3115716 B2 JP3115716 B2 JP 3115716B2
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Description
【０００１】
【産業上の利用分野】この発明は、例えば、静電誘導サ
イリスタの如き半導体装置に関する。
イリスタの如き半導体装置に関する。
【０００２】
【従来の技術】図２は従来の静電誘導サイリスタの典型
的な構成を示す。図２の静電誘導サイリスタ５１は、ｎ
- 型半導体基板５２の表側にｎ+ 型カソード領域５３と
ｐ+ 型ゲート領域５４とがゲート領域５４の間にカソー
ド領域５３が位置するように形成されていて、半導体基
板５２の裏側にｐ+ アノード領域５５が形成されてお
り、カソード領域５３とアノード領域５５の間が電流通
路となる高比抵抗領域（ｎ - 型領域）５６となってい
る。そして、カソード領域５３にはカソード電極６３
が、ゲート領域５４にはゲート電極６４が、アノード領
域５５にはアノード電極６５がそれぞれコンタクトして
いる。アノード・カソード間に流れる電流の制御はゲー
ト領域５４で行う。
的な構成を示す。図２の静電誘導サイリスタ５１は、ｎ
- 型半導体基板５２の表側にｎ+ 型カソード領域５３と
ｐ+ 型ゲート領域５４とがゲート領域５４の間にカソー
ド領域５３が位置するように形成されていて、半導体基
板５２の裏側にｐ+ アノード領域５５が形成されてお
り、カソード領域５３とアノード領域５５の間が電流通
路となる高比抵抗領域（ｎ - 型領域）５６となってい
る。そして、カソード領域５３にはカソード電極６３
が、ゲート領域５４にはゲート電極６４が、アノード領
域５５にはアノード電極６５がそれぞれコンタクトして
いる。アノード・カソード間に流れる電流の制御はゲー
ト領域５４で行う。
【０００３】静電誘導サイリスタ５１の場合、ゲート領
域に信号を入れないでも電流が流れるノーマリイ・オン
タイプと、ゲート領域に信号を入れないと電流が流れな
いノーマリイ・オフタイプとがあるが、ここではノーマ
リイ・オフタイプのサイリスタについて詳細に述べる。
ノーマリイ・オフタイプの静電誘導サイリスタの場合、
オフ状態だと電流通路であるチャネル前面に空乏層が拡
がっており、オンさせるには空乏層を除去してやらねば
ならない。このため、ゲート電極６４を介してゲート領
域５４にプラスの電圧を印加し、空乏層を除去するとア
ノード・カソード間はＰＮダイオード構成となってオン
することになる。逆にオンからオフにする場合には、ゲ
ート電圧をゼロにするか、マイナスの電圧を印加し、チ
ャネル前面に空乏層を拡げなければならない。この時、
ゲートには引き抜き電流として大量の電流がながれる。
例えば、ターンオフゲインを３とすると、メイン電流、
すなわちカソード・アノード間電流１５Ａをオフさせる
のに５Ａ程度の電流をゲートで引き抜いてやらねばなら
ない。その結果、静電誘導サイリスタの駆動するための
回路は容量が大きく構成が複雑となり、その結果、利用
し難いものとなっている。
域に信号を入れないでも電流が流れるノーマリイ・オン
タイプと、ゲート領域に信号を入れないと電流が流れな
いノーマリイ・オフタイプとがあるが、ここではノーマ
リイ・オフタイプのサイリスタについて詳細に述べる。
ノーマリイ・オフタイプの静電誘導サイリスタの場合、
オフ状態だと電流通路であるチャネル前面に空乏層が拡
がっており、オンさせるには空乏層を除去してやらねば
ならない。このため、ゲート電極６４を介してゲート領
域５４にプラスの電圧を印加し、空乏層を除去するとア
ノード・カソード間はＰＮダイオード構成となってオン
することになる。逆にオンからオフにする場合には、ゲ
ート電圧をゼロにするか、マイナスの電圧を印加し、チ
ャネル前面に空乏層を拡げなければならない。この時、
ゲートには引き抜き電流として大量の電流がながれる。
例えば、ターンオフゲインを３とすると、メイン電流、
すなわちカソード・アノード間電流１５Ａをオフさせる
のに５Ａ程度の電流をゲートで引き抜いてやらねばなら
ない。その結果、静電誘導サイリスタの駆動するための
回路は容量が大きく構成が複雑となり、その結果、利用
し難いものとなっている。
【０００４】引き抜き電流を抑制するために、イオン照
射などによる格子欠陥領域でのライフタイム制御が行わ
れているが、これは、格子欠陥による抵抗上昇が電流通
路の抵抗増大となって現れるためオン電圧が高くなり、
適切な改善策ではない。また、短絡ゲート領域を設ける
構造も提案されているが、ゲート・カソード間の耐圧特
性を十分なものにすることが難しく、やはり適切な改善
策ではない。
射などによる格子欠陥領域でのライフタイム制御が行わ
れているが、これは、格子欠陥による抵抗上昇が電流通
路の抵抗増大となって現れるためオン電圧が高くなり、
適切な改善策ではない。また、短絡ゲート領域を設ける
構造も提案されているが、ゲート・カソード間の耐圧特
性を十分なものにすることが難しく、やはり適切な改善
策ではない。
【０００５】
【発明が解決しようとする課題】この発明は、上記事情
に鑑み、オン電圧の増大やゲート・カソード間の耐圧確
保の困難化を伴わずにゲート電極に流れる引き抜き電流
の低減が図れる半導体装置を提供することを課題とす
る。
に鑑み、オン電圧の増大やゲート・カソード間の耐圧確
保の困難化を伴わずにゲート電極に流れる引き抜き電流
の低減が図れる半導体装置を提供することを課題とす
る。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる半導体装置は、半導体基板の一側
にカソード領域とゲート領域とがゲート領域の間にカソ
ード領域が位置するように形成されていて、前記半導体
の基板の他側にアノード領域が形成されており、前記カ
ソード領域とアノード領域の間が電流通路となる高比抵
抗領域になっているとともに前記カソード領域にはカソ
ード電極がゲート領域にはゲート電極がそれぞれコンタ
クトしている構成において、前記ゲート領域の内にトラ
ンジスタ構造が形成されていて、前記カソード電極を前
記トランジスタ構造のソース領域にもコンタクトさせる
とともに前記ゲート電極は前記トランジスタ構造のゲー
ト領域でコンタクトさせるようにしている。
め、この発明にかかる半導体装置は、半導体基板の一側
にカソード領域とゲート領域とがゲート領域の間にカソ
ード領域が位置するように形成されていて、前記半導体
の基板の他側にアノード領域が形成されており、前記カ
ソード領域とアノード領域の間が電流通路となる高比抵
抗領域になっているとともに前記カソード領域にはカソ
ード電極がゲート領域にはゲート電極がそれぞれコンタ
クトしている構成において、前記ゲート領域の内にトラ
ンジスタ構造が形成されていて、前記カソード電極を前
記トランジスタ構造のソース領域にもコンタクトさせる
とともに前記ゲート電極は前記トランジスタ構造のゲー
ト領域でコンタクトさせるようにしている。
【０００７】この発明の半導体装置としては、静電誘導
サイリスタ、特にノーマリイ・オフタイプの表面ゲート
型静電誘導サイリスタなどが挙げられ、また、ゲート領
域の内に設けたトランジスタ構造としては、表面ゲート
型静電誘導トランジスタ構造、特にノーマリイ・オンタ
イプの表面ゲート型静電誘導トランジスタ構造が挙げら
れるが、これに限らない。
サイリスタ、特にノーマリイ・オフタイプの表面ゲート
型静電誘導サイリスタなどが挙げられ、また、ゲート領
域の内に設けたトランジスタ構造としては、表面ゲート
型静電誘導トランジスタ構造、特にノーマリイ・オンタ
イプの表面ゲート型静電誘導トランジスタ構造が挙げら
れるが、これに限らない。
【０００８】
【作用】この発明の半導体装置の場合、従来のゲート領
域の内に設けたトランジスタ構造のソース領域にもカソ
ード電極をコンタクトさせるとともにゲート電極をトラ
ンジスタのゲート領域でコンタクトさせており、その結
果、ターンオフ時、引き抜き電流はカソード電極に流れ
ゲート電極には流れない。これは、従来のゲート構造が
静電誘導トランジスタなどのユニポーラ素子で置き換え
られた形となり、ゲート電極に流れる引き抜き電流はＭ
ＯＳゲート構造をとる半導体装置と同程度で済ませられ
ることを意味している。格子欠陥領域の形成、つまりオ
ン電圧を上昇を伴わずにゲート電極に流れる引き抜き電
流の低減が図れるのである。
域の内に設けたトランジスタ構造のソース領域にもカソ
ード電極をコンタクトさせるとともにゲート電極をトラ
ンジスタのゲート領域でコンタクトさせており、その結
果、ターンオフ時、引き抜き電流はカソード電極に流れ
ゲート電極には流れない。これは、従来のゲート構造が
静電誘導トランジスタなどのユニポーラ素子で置き換え
られた形となり、ゲート電極に流れる引き抜き電流はＭ
ＯＳゲート構造をとる半導体装置と同程度で済ませられ
ることを意味している。格子欠陥領域の形成、つまりオ
ン電圧を上昇を伴わずにゲート電極に流れる引き抜き電
流の低減が図れるのである。
【０００９】また、ターンオフ状態となった場合、トラ
ンジスタ構造を遮断状態にしカソード電極とゲート領域
を実質的に非接続状態とすることになり、従来の短絡ゲ
ート構造となるわけではないから、ゲート・カソード間
の耐圧確保が難しくなることもない。
ンジスタ構造を遮断状態にしカソード電極とゲート領域
を実質的に非接続状態とすることになり、従来の短絡ゲ
ート構造となるわけではないから、ゲート・カソード間
の耐圧確保が難しくなることもない。
【００１０】
【実施例】以下、この発明の実施例である静電誘導サイ
リスタを、図面を参照しながら説明する。図１は、実施
例にかかるノーマリイ・オフタイプの表面ゲート型静電
誘導サイリスタの要部構成をあらわす。
リスタを、図面を参照しながら説明する。図１は、実施
例にかかるノーマリイ・オフタイプの表面ゲート型静電
誘導サイリスタの要部構成をあらわす。
【００１１】静電誘導サイリスタ１は、ｎ- 型の半導体
基板２の表側にｎ+ 型カソード領域３とｐ型ゲート領域
４とがゲート領域４の間にカソード領域３が位置するよ
うに形成されていて、半導体基板２の裏側にｐ+ アノー
ド領域５が形成されており、カソード領域３とアノード
領域５の間が電流通路となる高比抵抗領域（ｎ- 型領
域）６となっている。そして、カソード領域３にはカソ
ード電極１３が、ゲート領域４には、ゲート電極１４
が、アノード領域５にはアノード電極１５がそれぞれコ
ンタクトしている。アノード・カソード間に流れる電流
はゲート領域４で制御する。
基板２の表側にｎ+ 型カソード領域３とｐ型ゲート領域
４とがゲート領域４の間にカソード領域３が位置するよ
うに形成されていて、半導体基板２の裏側にｐ+ アノー
ド領域５が形成されており、カソード領域３とアノード
領域５の間が電流通路となる高比抵抗領域（ｎ- 型領
域）６となっている。そして、カソード領域３にはカソ
ード電極１３が、ゲート領域４には、ゲート電極１４
が、アノード領域５にはアノード電極１５がそれぞれコ
ンタクトしている。アノード・カソード間に流れる電流
はゲート領域４で制御する。
【００１２】静電誘導サイリスタ１のゲート領域４で
は、図１にみるように、高比抵抗領域６に接する接合面
はｐ+ 型層４ａであり、その内側はｐ- 型層４ｂである
とともに、ゲート領域４内にノーマリイ・オンタイプの
表面ゲート型静電誘導トランジスタ構造が設けられてい
る。すなわち、ゲート領域４における高比抵抗領域であ
るｐ- 型層４ｂの表面部分には、ｐ+ 型ソース領域２３
とｎ+ 型ゲート領域２４とがゲート領域２４の間にソー
ス領域２３が位置するように形成されているのである。
そして、静電誘導サイリスタ１のカソード電極１３はソ
ース領域２３にもコンタクトしているとともに、ゲート
電極１４はゲート領域２４でコンタクトしている。
は、図１にみるように、高比抵抗領域６に接する接合面
はｐ+ 型層４ａであり、その内側はｐ- 型層４ｂである
とともに、ゲート領域４内にノーマリイ・オンタイプの
表面ゲート型静電誘導トランジスタ構造が設けられてい
る。すなわち、ゲート領域４における高比抵抗領域であ
るｐ- 型層４ｂの表面部分には、ｐ+ 型ソース領域２３
とｎ+ 型ゲート領域２４とがゲート領域２４の間にソー
ス領域２３が位置するように形成されているのである。
そして、静電誘導サイリスタ１のカソード電極１３はソ
ース領域２３にもコンタクトしているとともに、ゲート
電極１４はゲート領域２４でコンタクトしている。
【００１３】続いて、上記構成の静電誘導サイリスタ１
の動作を説明する。静電誘導サイリスタ１は、ゲートに
信号を加えない時には電流の流れないノーマリイ・オフ
タイプである。ゲート領域４内の静電誘導トランジスタ
構造がノーマリイ・オンタイプであるため、ソース領域
２３が図２の従来のゲート領域５４と等価となるととも
に、カソード領域と接続されていることにより、電流通
路の前面にはポテンシャルバリヤが存在し電流は流れな
い。勿論、このようにするには、ゲート領域の不純物濃
度、深さ、間隔や高比抵抗領域の濃度（比抵抗値）を適
当な値に調節するようにする。
の動作を説明する。静電誘導サイリスタ１は、ゲートに
信号を加えない時には電流の流れないノーマリイ・オフ
タイプである。ゲート領域４内の静電誘導トランジスタ
構造がノーマリイ・オンタイプであるため、ソース領域
２３が図２の従来のゲート領域５４と等価となるととも
に、カソード領域と接続されていることにより、電流通
路の前面にはポテンシャルバリヤが存在し電流は流れな
い。勿論、このようにするには、ゲート領域の不純物濃
度、深さ、間隔や高比抵抗領域の濃度（比抵抗値）を適
当な値に調節するようにする。
【００１４】静電誘導サイリスタ１の静電誘導トランジ
スタ構造を遮断（阻止）状態とするとカソード領域３と
ゲート領域４が非接続状態となり、ゲート領域４の電位
が不安定となる。この状態の時にカソード電極１３とア
ノード電極１５の間に順方向の電圧が印加されるなら
ば、ゲート領域４の電位が下がり、容易にオン状態へ移
行することになる。
スタ構造を遮断（阻止）状態とするとカソード領域３と
ゲート領域４が非接続状態となり、ゲート領域４の電位
が不安定となる。この状態の時にカソード電極１３とア
ノード電極１５の間に順方向の電圧が印加されるなら
ば、ゲート領域４の電位が下がり、容易にオン状態へ移
行することになる。
【００１５】静電誘導サイリスタ１のオン・オフに関し
ては上記の通りであるが、駆動に関しては以下の通りで
ある。ターンオンに関しては上に述べた通り、静電誘導
トランジスタ構造を遮断（オフ）状態にすればよい。即
ち、ゲート電極１４に正電圧を加えることにより静電誘
導トランジスタ構造が遮断状態となり、ターンオンに移
行する。この時には、ゲート領域２４からの電流注入は
不要であり、電圧制御であるため駆動エネルギーは非常
に小さいものとなる。
ては上記の通りであるが、駆動に関しては以下の通りで
ある。ターンオンに関しては上に述べた通り、静電誘導
トランジスタ構造を遮断（オフ）状態にすればよい。即
ち、ゲート電極１４に正電圧を加えることにより静電誘
導トランジスタ構造が遮断状態となり、ターンオンに移
行する。この時には、ゲート領域２４からの電流注入は
不要であり、電圧制御であるため駆動エネルギーは非常
に小さいものとなる。
【００１６】ターンオフに関しては、静電誘導トランジ
スタ構造を導通（オン）状態にすればよい。静電誘導ト
ランジスタ構造はノーマリイ・オンタイプであるから、
オン状態からオフ状態に移行させるには、ゲート電極１
４の正電圧を除去するか負電圧を印加するかすればよ
い。この時、引き抜き電流はゲート電極１４でなくカソ
ード電極１３に流れ、従来のゲート構造が静電誘導トラ
ンジスタなどのユニポーラ素子で置き換えられた形とな
り、ＭＯＳゲート構造をとる半導体装置並の僅かな駆動
エネルギーで済むことになる。
スタ構造を導通（オン）状態にすればよい。静電誘導ト
ランジスタ構造はノーマリイ・オンタイプであるから、
オン状態からオフ状態に移行させるには、ゲート電極１
４の正電圧を除去するか負電圧を印加するかすればよ
い。この時、引き抜き電流はゲート電極１４でなくカソ
ード電極１３に流れ、従来のゲート構造が静電誘導トラ
ンジスタなどのユニポーラ素子で置き換えられた形とな
り、ＭＯＳゲート構造をとる半導体装置並の僅かな駆動
エネルギーで済むことになる。
【００１７】このようにターンオンもターンオフも極く
少ない駆動エネルギーで済むことになるのである。この
発明は、上記実施例に限らない。実施例の静電誘導サイ
リスタは表面ゲート型であったが、埋め込みゲート型静
電誘導サイリスタ、あるいは、ゲートターンオフサイリ
スタなどであってもよい。また、図１においてｎ，ｐが
逆転しているものが他の実施例として挙げられる。
少ない駆動エネルギーで済むことになるのである。この
発明は、上記実施例に限らない。実施例の静電誘導サイ
リスタは表面ゲート型であったが、埋め込みゲート型静
電誘導サイリスタ、あるいは、ゲートターンオフサイリ
スタなどであってもよい。また、図１においてｎ，ｐが
逆転しているものが他の実施例として挙げられる。
【００１８】
【発明の効果】この発明の半導体装置の場合、オン電圧
の上昇やゲート・カソード間の耐圧確保の困難化を伴わ
ずにゲート電極に流れる引き抜き電流の低減が図れ、駆
動エネルギーが小さくてすむため、ＩＣの出力での直接
駆動も可能となるだけでなく、周辺回路の部品数の削減
も可能であって、その上、エネルギー損失の低減に伴い
組み込む機器の小型化も図れてトータル的なコストダン
ウも出来るようになり、非常に有用である。
の上昇やゲート・カソード間の耐圧確保の困難化を伴わ
ずにゲート電極に流れる引き抜き電流の低減が図れ、駆
動エネルギーが小さくてすむため、ＩＣの出力での直接
駆動も可能となるだけでなく、周辺回路の部品数の削減
も可能であって、その上、エネルギー損失の低減に伴い
組み込む機器の小型化も図れてトータル的なコストダン
ウも出来るようになり、非常に有用である。
【図１】実施例の静電誘導サイリスタの要部構成をあら
わす断面図である。
わす断面図である。
【図２】従来の静電誘導サイリスタの要部構成をあらわ
す断面図である。
す断面図である。
１ 静電誘導サイリスタ ２ 半導体基板 ３ カソード領域 ４ ゲート領域 ５ アノード領域 ６ 高比抵抗領域 １３ カソード電極 １４ ゲート電極 １５ アノード電極 ２３ ソース領域 ２４ ゲート領域
Claims (1)
- 【請求項１】 半導体基板の一側にカソード領域とゲー
ト領域とがゲート領域の間にカソード領域が位置するよ
うに形成されていて、前記半導体基板の他側にアノード
領域が形成されており、前記カソード領域とアノード領
域の間が電流通路となる高比抵抗領域になっているとと
もに前記カソード領域にはカソード電極がゲート領域に
はゲート電極がそれぞれコンタクトしている半導体装置
において、前記ゲート領域の内にトランジスタ構造が形
成されていて、前記カソード電極が前記トランジスタ構
造のソース領域にもコンタクトしているとともに前記ゲ
ート電極は前記トランジスタ構造のゲート領域でコンタ
クトしていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04305319A JP3115716B2 (ja) | 1992-11-16 | 1992-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04305319A JP3115716B2 (ja) | 1992-11-16 | 1992-11-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151883A JPH06151883A (ja) | 1994-05-31 |
| JP3115716B2 true JP3115716B2 (ja) | 2000-12-11 |
Family
ID=17943682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04305319A Expired - Fee Related JP3115716B2 (ja) | 1992-11-16 | 1992-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3115716B2 (ja) |
-
1992
- 1992-11-16 JP JP04305319A patent/JP3115716B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06151883A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |