JPH0325968A - 二電源方式の半導体集積回路 - Google Patents
二電源方式の半導体集積回路Info
- Publication number
- JPH0325968A JPH0325968A JP1161451A JP16145189A JPH0325968A JP H0325968 A JPH0325968 A JP H0325968A JP 1161451 A JP1161451 A JP 1161451A JP 16145189 A JP16145189 A JP 16145189A JP H0325968 A JPH0325968 A JP H0325968A
- Authority
- JP
- Japan
- Prior art keywords
- power source
- power supply
- terminal
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 230000009977 dual effect Effects 0.000 claims description 6
- 230000002265 prevention Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、正負の二電源を使用する半導体集積回路に関
する。
する。
第３図は二電源方式の半導体集積回路を示す回路図、第
４図（ａ）は半導体チップ６の平面図、第４図（ｂ）は
第４図（ａ）のＸ−Ｘ線断面図である。
４図（ａ）は半導体チップ６の平面図、第４図（ｂ）は
第４図（ａ）のＸ−Ｘ線断面図である。
Ｑｐ＋，Ｑ．ｌは半導体集積回路を構或するトランジス
タで、ＱＰｌはｎ型エビタキシャル領域１１５一２に形
或された横型ｐｎｐ｝ランジスタ、Ｑ９１はｎ型エピタ
キシャル領域１１５−１に形或された縦型ｎｐｎ ｝ラ
ンジスタである． ＱＰ！はＰ＋拡散層１１７、ｎ型エビタキシャル領域１
１ ５−２及びｐ型絶縁領域１１４（１１５−１，１
１５−２の間の部分）をそれぞれエミッタ、ベース及び
コレクタとする寄生ｐｎｐ｝ランジスタ、Ｑ．２はｎ型
エビタキシャル領域１１５−１、ｐ型半導体基板又はｐ
型絶縁領域１１４、及びｎ型エピタキシャル領域１ １
５−２をそれぞれエミッタ、ベース及びコレクタとす
る寄生ｎｐｎトランジスタである。
タで、ＱＰｌはｎ型エビタキシャル領域１１５一２に形
或された横型ｐｎｐ｝ランジスタ、Ｑ９１はｎ型エピタ
キシャル領域１１５−１に形或された縦型ｎｐｎ ｝ラ
ンジスタである． ＱＰ！はＰ＋拡散層１１７、ｎ型エビタキシャル領域１
１ ５−２及びｐ型絶縁領域１１４（１１５−１，１
１５−２の間の部分）をそれぞれエミッタ、ベース及び
コレクタとする寄生ｐｎｐ｝ランジスタ、Ｑ．２はｎ型
エビタキシャル領域１１５−１、ｐ型半導体基板又はｐ
型絶縁領域１１４、及びｎ型エピタキシャル領域１ １
５−２をそれぞれエミッタ、ベース及びコレクタとす
る寄生ｎｐｎトランジスタである。
従来、この種の電源方式の半導体集積回路のラ，チアッ
プ対策としては、完全なものはなく、寄生ｎｐｎ ｝ラ
ンジスタＱ ａ ２の効果が最少とするように、ＧＮＤ
端子に接続されるｎ型エビタキシャル領域１１５−１と
Ｖｃｃ端子に接続されるｆ”拡散層１１７が形或されて
いるｎ型エビタキシャル領域１ １ ５−２との距離を
大きくするレイアウトが用いられていた。
プ対策としては、完全なものはなく、寄生ｎｐｎ ｝ラ
ンジスタＱ ａ ２の効果が最少とするように、ＧＮＤ
端子に接続されるｎ型エビタキシャル領域１１５−１と
Ｖｃｃ端子に接続されるｆ”拡散層１１７が形或されて
いるｎ型エビタキシャル領域１ １ ５−２との距離を
大きくするレイアウトが用いられていた。
上述した従来の二電源方式の半導体集積回路においては
、ｎ型トランジスタ（ｎＭＯＳトランジスタ又はｎｐｎ
｝ランジスタ）が形或される領域とｐ型トランジスタ
（１）ＭＯＳ｝ランジスタ又はｐｎｐ｝ランジスタ）が
形成される領域間の距離を大きくとることによってラッ
チアップを回避しようとしているが、正電源のみが印加
された場合とか負電源の印加が正電源の印加に対して遅
れた場合には、基板電位が固定されないので、寄生トラ
ンジスタ効果を完全に防止できずラッチアップを防ぐに
はどうしても前述の距離を十分大きくとらなければなら
ないためチップサイズが大きくなるという欠点がある。
、ｎ型トランジスタ（ｎＭＯＳトランジスタ又はｎｐｎ
｝ランジスタ）が形或される領域とｐ型トランジスタ
（１）ＭＯＳ｝ランジスタ又はｐｎｐ｝ランジスタ）が
形成される領域間の距離を大きくとることによってラッ
チアップを回避しようとしているが、正電源のみが印加
された場合とか負電源の印加が正電源の印加に対して遅
れた場合には、基板電位が固定されないので、寄生トラ
ンジスタ効果を完全に防止できずラッチアップを防ぐに
はどうしても前述の距離を十分大きくとらなければなら
ないためチップサイズが大きくなるという欠点がある。
本発明は正電源端子、接地端子及び半導体チッブの基板
電位を供給する負電源端子を備えた二電源方式の半導体
集積回路において、前記接地端子と負電源端子との間に
接続されたクランプ回路又は抵抗−コンデンサ並列回路
からラッチアップ防止手段を含むというものである。
電位を供給する負電源端子を備えた二電源方式の半導体
集積回路において、前記接地端子と負電源端子との間に
接続されたクランプ回路又は抵抗−コンデンサ並列回路
からラッチアップ防止手段を含むというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図である。
正電源７，負電源８を使用する半導体集積回路（半導体
チップを６とする）において、接地端子３と、負電源端
子（以下Ｖ０と記す）４間に、ショットキーダイオード
５からなるクランプ回路が接続されてパッケージ１０で
封止されている。
チップを６とする）において、接地端子３と、負電源端
子（以下Ｖ０と記す）４間に、ショットキーダイオード
５からなるクランプ回路が接続されてパッケージ１０で
封止されている。
この場合、ショットキーダイオード５の順方向電圧を半
導体チップ６の接地端子に接続されるｎ型エビタキシャ
ル領域１ １ ５−１とｐ型半導体基板１１３で形成さ
れるＰＮダイオードの順方向電圧に対し、十分に小さく
設定することで、正電源７のみが印加された場合におい
ても、基板電位、すなわち負電源端子４の電位がショッ
トキーダイオードの順方向電圧でクランプされるため、
各ｎ型エビタキシャル領域１１５−１，１１５−２を分
離しているＰＮ接合が導通せず寄生効果が防止されるこ
ととなる。
導体チップ６の接地端子に接続されるｎ型エビタキシャ
ル領域１ １ ５−１とｐ型半導体基板１１３で形成さ
れるＰＮダイオードの順方向電圧に対し、十分に小さく
設定することで、正電源７のみが印加された場合におい
ても、基板電位、すなわち負電源端子４の電位がショッ
トキーダイオードの順方向電圧でクランプされるため、
各ｎ型エビタキシャル領域１１５−１，１１５−２を分
離しているＰＮ接合が導通せず寄生効果が防止されるこ
ととなる。
なお、ショットキーダイオードは半導体チップ内に設け
てもよい。
てもよい。
第２図は、本発明の第２の実施例を示す回路図である。
接地端子３と負電源端子４間に抵抗９とコンデンサ１１
が並列に接続されてパ，ケージに封止されている。
が並列に接続されてパ，ケージに封止されている。
この実施例は、正電源７のみが印加された場合、負電源
端子４から、接地端子３に抵抗９を介して流れる電流が
少なく抵抗９両端の電位が、各ｎ型エビタキシャル領域
１１５−１，１１５−２を、分離しているＰＮ接合の順
方向電圧より小さい集積回路もしくは、正電源７が印加
された後、コンデンサ１１が充電され、負電源端子４が
ＰＮ接合の順方向電圧を越える以前に負電源８が印加さ
れる様な集積回路に適用可能な実施例であり、第１の実
施例のショットキーダイオード５の替りに、抵抗９，コ
ンデンサ１１の並列回路を使用するものであり、ショッ
トキーダイオードを使用しないため、ウェハー製造プロ
セスを簡略化できる利点を有している． なおこの実施例の場合、並列に接続された抵抗９は、前
回通電時においてコンデンサ１１に充電されたチャージ
を次の電源投入前に放電させる効果を有している。
端子４から、接地端子３に抵抗９を介して流れる電流が
少なく抵抗９両端の電位が、各ｎ型エビタキシャル領域
１１５−１，１１５−２を、分離しているＰＮ接合の順
方向電圧より小さい集積回路もしくは、正電源７が印加
された後、コンデンサ１１が充電され、負電源端子４が
ＰＮ接合の順方向電圧を越える以前に負電源８が印加さ
れる様な集積回路に適用可能な実施例であり、第１の実
施例のショットキーダイオード５の替りに、抵抗９，コ
ンデンサ１１の並列回路を使用するものであり、ショッ
トキーダイオードを使用しないため、ウェハー製造プロ
セスを簡略化できる利点を有している． なおこの実施例の場合、並列に接続された抵抗９は、前
回通電時においてコンデンサ１１に充電されたチャージ
を次の電源投入前に放電させる効果を有している。
以上バイポーラトランジスタを例に説明したがｎウェル
ＣＭＯＳ集積回路においても事情は全く同じである。
ＣＭＯＳ集積回路においても事情は全く同じである。
以上説明したように本発明は、正負の二電源を使用し、
正負の電源端子および接地端子を有する半導体集積回路
において、正電源のみが印加された場合、もしくは、負
電源の印加が正電源の印加に対して遅れた場合に発生す
るラッチアップを、接地端子と半導体基板に接続された
負電源端子間に、ショットキーダイオードもしくは抵抗
とコンデンサの並列回路を接続することで防止できる効
果がある。
正負の電源端子および接地端子を有する半導体集積回路
において、正電源のみが印加された場合、もしくは、負
電源の印加が正電源の印加に対して遅れた場合に発生す
るラッチアップを、接地端子と半導体基板に接続された
負電源端子間に、ショットキーダイオードもしくは抵抗
とコンデンサの並列回路を接続することで防止できる効
果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第２の実施例を示す回路図、第３図は従来例を示す回路
図、第４図（ａ）は、二電源方式の半導体集積回路を示
す半導体チップの平面図、第４図（ｂ）は、第４図（ａ
）のＸ−Ｘ線断面図である。 １・・・・・・正電源端子（Ｖｃｃ）、２・・・・・・
入力端子、３・・・・・・接地端午、４・・・・・・負
電源端子（■。）、５・・・・・・ショットキーダイオ
ード、６・・・・・・集積回路、７・・・・・・正電源
、８・・・・・・負電源、９・・・・・・抵抗、１０・
・・・・・パッケージ、１１・・・・・・コンデンサ、
１０１・・・・・・正電源端子に接続される電極、１０
３・・・・・・接地端子に接続される電極、１１４・・
・・・・ｐ型絶縁領域、１１５−１〜１ １ ５−３・
・・・・・ｎ型エピタキシャル領域、１１６・・・・・
・ｎ＋拡散層、１１７・・・・・・ｐ＋拡散層、Ｅｌ・
・・・・・縦型ｎ ｐ ｎ ｝ランジスタのエミッタ、
Ｅ２・・・・・・横型Ｐｎｐ｝ランジスタのエミッタ，
Ｂｌ・・・・・・縦型ｎｐｎ ｝ランジスタのベース、
Ｂ２・・・・・・横型ｐｎｐ｝ランジスタのベース、Ｃ
２・・・・・・横型ｐｎｐ｝ランジスタのコレクタ．
第２の実施例を示す回路図、第３図は従来例を示す回路
図、第４図（ａ）は、二電源方式の半導体集積回路を示
す半導体チップの平面図、第４図（ｂ）は、第４図（ａ
）のＸ−Ｘ線断面図である。 １・・・・・・正電源端子（Ｖｃｃ）、２・・・・・・
入力端子、３・・・・・・接地端午、４・・・・・・負
電源端子（■。）、５・・・・・・ショットキーダイオ
ード、６・・・・・・集積回路、７・・・・・・正電源
、８・・・・・・負電源、９・・・・・・抵抗、１０・
・・・・・パッケージ、１１・・・・・・コンデンサ、
１０１・・・・・・正電源端子に接続される電極、１０
３・・・・・・接地端子に接続される電極、１１４・・
・・・・ｐ型絶縁領域、１１５−１〜１ １ ５−３・
・・・・・ｎ型エピタキシャル領域、１１６・・・・・
・ｎ＋拡散層、１１７・・・・・・ｐ＋拡散層、Ｅｌ・
・・・・・縦型ｎ ｐ ｎ ｝ランジスタのエミッタ、
Ｅ２・・・・・・横型Ｐｎｐ｝ランジスタのエミッタ，
Ｂｌ・・・・・・縦型ｎｐｎ ｝ランジスタのベース、
Ｂ２・・・・・・横型ｐｎｐ｝ランジスタのベース、Ｃ
２・・・・・・横型ｐｎｐ｝ランジスタのコレクタ．
Claims (1)
- 正電源端子、接地端子及び半導体チップの基板電位を供
給する負電源端子を備えた二電源方式の半導体集積回路
において、前記接地端子と負電源端子との間に接続され
たクランプ回路又は抵抗−コンデンサ並列回路からなる
ラッチアップ防止手段を含むことを特徴とする二電源方
式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161451A JPH0325968A (ja) | 1989-06-23 | 1989-06-23 | 二電源方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1161451A JPH0325968A (ja) | 1989-06-23 | 1989-06-23 | 二電源方式の半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325968A true JPH0325968A (ja) | 1991-02-04 |
Family
ID=15735355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1161451A Pending JPH0325968A (ja) | 1989-06-23 | 1989-06-23 | 二電源方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325968A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019371A (ko) * | 2000-09-05 | 2002-03-12 | 한재복 | 무전력 다목적 자동판매기 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248060A (ja) * | 1985-08-26 | 1987-03-02 | シ−メンス、アクチエンゲゼルシヤフト | 相補性回路技術による集積回路 |
-
1989
- 1989-06-23 JP JP1161451A patent/JPH0325968A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248060A (ja) * | 1985-08-26 | 1987-03-02 | シ−メンス、アクチエンゲゼルシヤフト | 相補性回路技術による集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020019371A (ko) * | 2000-09-05 | 2002-03-12 | 한재복 | 무전력 다목적 자동판매기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4994886A (en) | Composite MOS transistor and application to a free-wheel diode | |
| US5646433A (en) | Pad protection diode structure | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| JPH11251574A (ja) | 静電気保護回路 | |
| EP0103306B1 (en) | Semiconductor protective device | |
| JP2928285B2 (ja) | 集積可能なアクティブダイオード | |
| JP2843514B2 (ja) | 保護半導体コンポーネント | |
| US3541357A (en) | Integrated circuit for alternating current operation | |
| JP2822915B2 (ja) | 半導体装置 | |
| JPH0936357A (ja) | 半導体装置 | |
| JPH1084098A (ja) | 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護 | |
| JPH09181267A (ja) | Ｅｓｄ保護回路 | |
| JPH0325968A (ja) | 二電源方式の半導体集積回路 | |
| JP2980108B2 (ja) | 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 | |
| JPH1079472A (ja) | 半導体集積回路 | |
| JPS5931864B2 (ja) | 相補型絶縁ゲ−ト半導体回路 | |
| JPH0313754B2 (ja) | ||
| JP3114338B2 (ja) | 半導体保護装置 | |
| JPS5823471A (ja) | 半導体装置 | |
| JPH05267586A (ja) | 出力保護回路 | |
| JPH0471274A (ja) | 半導体集積回路 | |
| US6624502B2 (en) | Method and device for limiting the substrate potential in junction isolated integrated circuits | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPH0360152A (ja) | 半導体装置の入力保護回路 | |
| JPS58186959A (ja) | 半導体装置 |