CN104051454A - Esd保护电路 - Google Patents

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Abstract

本发明涉及ESD保护电路，提出一种装置，该装置具有定义有装置区域的基板。该装置区域包含具有晶体管的ESD保护电路。该晶体管包含具有第一和第二侧的栅极、邻近该栅极的该第一侧而设置的第一扩散区域、以及离开该栅极的该第二侧的第二扩散区域。该装置包含涵盖该装置区域的第一装置井、及设置于该第一装置井内的第二装置井。该第二装置井涵盖该第一扩散区域和至少一部分该栅极。该装置也包含设置在该第二装置井内的第三井、以及涵盖该第二扩散区域并且延伸至该栅极下方的漏极井。

Description

ESD保护电路
技术领域
本发明是关于一种ESD保护电路。
背景技术
传统的侧向扩散型金属氧化物半导体(LDMOS)是在高电压制程中作为ESD保护装置，然而，LDMOS在本质上具有一些不良特性，例如，强突返效应(snapback effect)或基极推出(base push out)，其会负向地影响或降低其ESD效能。这些负向特性影响集成电路的操作，并进而使其产生缺陷。
发明内容
本发明是关于一种精巧型ESD保护装置，其具有良好的ESD效能，并因此能避免内部电路的损坏，且与此同时具有高闩锁免疫性(latchup immunity)。
实施例大致上是关于半导体装置。在一个实施例中，揭露一种装置。该装置包含定义有装置区域的基板。该装置区域包含具有晶体管的ESD保护电路。该晶体管包含具有第一和第二侧的栅极、邻近该栅极的该第一侧的第一扩散区域、以及离开该栅极的该第二侧的第二扩散区域。该第一和第二扩散区域包含第一极性的掺质。该装置包含涵盖该装置区域的第一装置井、以及设置在该第一装置井内的第二装置井。该第二装置井涵盖该第一扩散区域和至少一部分该栅极，而没有涵盖该第二扩散区域。该装置进一步包含设置于该第二装置井内的第三井、以及涵盖该第二扩散区域并且延伸至该栅极下方的漏极井。
在另一个实施例中，提出一种具有基板的装置，该基板定义有装置区域。该装置区域包含具有晶体管的ESD保护电路。该晶体管包含具有第一和第二侧的栅极、邻近该栅极的该第一侧而设置的第一扩散区域、以及离开该栅极的该第二侧的第二扩散区域。该装置包含涵盖该装置区域的第一装置井、以及设置在该第一装置井内的第二装置井。该第二装置井涵盖该第一扩散区域和至少一部分该栅极。该装置也包含设置在该第二装置井内的第三井、以及具有第一极性的掺质的漏极井，该漏极井涵盖该第二扩散区域并且延伸至该栅极下方。
此处所揭露的实施例的这些和其它优点和特征，在参考接下来的描述和伴随的图式后，将变得明显。此外，将了解到此处所描述的各种实施例的特征并非互相排斥，而是可存在于不同组合和排列中。
附图说明
于附图中，不同视图中相似的组件符号大致上关于相同的部件。同样地，附图不一定是按比例绘制的，而是将重点放在说明本发明的原理。于以下描述中，参考以下附图来说明本发明的各种实施例，其中：
图1a-图1b显示装置的不同实施例的剖面图；以及
图2显示装置的实施例的传输线脉冲(TLP测量)与传统LDMOS的TLP测量的比较。
具体实施方式
实施例大致上是关于半导体装置。针对该装置提供ESD电路。举例来说，该ESD电路可使用在高电压应用或装置中。举例来说，该ESD电路，可使用在8-12V应用中。如下方所描述的，该ESD电路适用使用在例如0.18μm、12V的双极(bipolar)CMOS DMOS(BCD)制程所产生的装置中。也可使用其它适当类型的制程。举例来说，ESD电路在ESD事件期间启动，以消耗ESD电流。举例来说，该装置可为任何型式的半导体装置，例如，集成电路(IC)。举例来说，这种装置可并入至独立型装置或IC中，例如，微控制器或系统单芯片(SoCs)。该装置或IC可并入至或与例如电子装置一起使用，该电子装置例如为扬声器、计算机、手机、和个人数字助理(PDA)。
图1a-1b显示装置100a和100b的不同实施例的剖面图。如图所示，提供基板105。举例来说，该基板为半导体基板，例如硅基板。在一个实施例中，该基板可为p-型掺杂基板。举例来说，该p-型掺杂基板为轻度p-型掺杂基板。也可使用其它类型的半导体基板，包含掺杂其它类型的掺质或浓度或没有掺杂。举例来说，该基板可为硅锗、锗、砷化镓、或绝缘体上结晶(COI)，例如绝缘体上硅(SOI)。该基板可为掺杂的基板。
该装置可包含具有不同掺质浓度的掺杂区域或井。举例来说，该装置可包含重度掺杂、中度掺杂、和轻度掺杂区域。该掺杂区域可指定为x-、x和x+，其中，x是指掺杂的极性，例如p是用于p-型，而n是用于n-型，并且：
x-=轻度掺杂；
x=中度掺杂；以及
x+=重度掺杂。
轻度掺杂区域的掺质浓度可小于大约5E13/cm3。举例来说，轻度掺杂区域的掺质浓度可为大约1E11/cm3-5E13/cm3。中度掺杂区域的掺质浓度可为大约5E13-5E15/cm3。就重度掺杂区域而言，它的掺质浓度可大于大约5E15/cm3。举例来说，重度掺杂区域的掺质浓度可为大约5E15cm3-9E15/cm3。也可使用其它浓度的不同类型的掺杂区域。P-型掺质可包含硼(B)、铝(Al)、铟(In)或其组合，而n-型掺质则可包含磷(P)、砷(As)、锑(Sb)或其组合。
如图所示，该装置包含定义在该基板上的装置区域110。该基板也可包含区域，用于其它类型电路，视装置或IC的类型而定。举例来说，该装置也可包含用于中电压(IV)和低电压(LV)装置的区域(未显示)、以及用于内存装置的数组区域。可设置装置隔离区域190，以将该装置区域与该基板上的其它装置区域(未显示)隔离。在一个实施例中，该装置隔离区域围绕该装置区域。举例来说，该隔离区域是浅沟槽隔离(STI)区域。也可采用其它类型的隔离区域。举例来说，该隔离区域可为深沟槽隔离(DTI)区域。举例来说，就浅沟槽隔离区域而言，该隔离区域延伸的深度大约为也可针对深沟槽隔离区域，而使用延伸至其它深度的隔离区域，例如0.5–10μm。在一个实施例中，该隔离区域的宽度大约为0.3μm。也可提供具有不同深度和宽度的隔离区域。举例来说，这些尺寸可视隔离要求而定。
该装置区域包含ESD保护电路115。在一个实施例中，该ESD保护电路为侧向扩散型晶体管。举例来说，该ESD保护电路为侧向扩散型金属氧化物半导体(LDMOS)晶体管。如图所示，该装置区域包含一个LDMOS晶体管。也可提供超过一个LDMOS晶体管。
第一掺杂井160设置在该装置区域中的该基板中。如图所示，该第一掺杂井涵盖该完整的装置区域。举例来说，该第一掺杂井作为第一装置井，该第一装置井从该隔离区域中位于该隔离区域的内和外边之间的底部延伸。也可提供该第一掺杂井从大约该装置隔离区域190的外边延伸。在一个实施例中，该第一掺杂井作为隔离井。举例来说，该第一井将该ESD保护电路与该基板隔离。该第一掺杂井深到足以作为隔离井。举例来说，该第一掺杂井的深度可大约为4-10μm。也可使用其它适合的深度尺寸。
该第一掺杂井包含第一极性的掺质。在一个实施例中，该第一井轻度掺杂第一极性的掺质。举例来说，该第一掺杂井的掺质浓度可大约为1E12-5E13/cm3。也可提供具有其它掺质浓度的第一掺杂井。在一个实施例中，该第一极性是n-型。举例来说，该第一井可为用于n-型装置的n-井。也可提供p-型作为该第一极性。举例来说，p-井可用于p-型装置。
该晶体管的栅极120是设置于该基板在该装置区域中的表面上。栅极可称为指部。该栅极包含设置在栅极介电质124上的栅极电极126。在一个实施例中，该栅极电极为多晶硅栅极电极。也可使用其它适合类型的栅极电极材料。就该栅极介电质而言，其包含硅氧化物。也可使用其它适合类型的栅极介电质材料。在一个实施例中，该栅极与用于中电压装置的栅极类似。举例来说，该栅极电极和栅极介电质的厚度可与中电压装置的厚度类似。举例来说，该栅极电极的厚度为大约，举例来说，而该栅极介电质的厚度为大约。也可使用其它组构的栅极。
该栅极可为形成多晶体管的栅极的栅极导体。举例来说，该栅极导体可横越由隔离区域所分隔的多个装置区域。该多个晶体管具有由该栅极导体所形成的共同栅极。也可使用其它组构的栅极导体。
该栅极是设置在第一和第二源极/漏极(S/D)区域130和140之间。该S/D区域为设置在该基板中的第一极性掺杂区域。举例来说，该S/D区域为重度掺杂第一极性区域。举例来说，该S/D区域的深度可为大约0.1–0.4μm。也可使用其它适合的深度。该S/D区域可类似于该装置的其它晶体管的S/D区域。在一个实施例中，该第一S/D区域130为源极区域，而该第二S/D区域140则为该晶体管的漏极区域。
该第一S/D区域130是设置邻近该栅极的第一侧120a。在一个实施例中，该栅极与该第一S/D区域130重迭。举例来说，该栅极的该第一侧与该第一S/D区域重迭。重迭的量应足以让该第一S/D区域与该晶体管在该栅极下方的通道相通。举例来说，重迭的量为大约0.1-0.5μm。也可使用其它量来重迭该第一S/D区域。在一个实施例中，该栅极与该第一S/D区域的轻度掺杂(LD)区域重迭。也可使用其它组构的该第一S/D区域。就该第二S/D区域140而言，其侧向地离开该栅极的第二侧120b位移距离DG。在一些例子中，该侧向位移DG可对应至漂移距离。举例来说，DG可为大约1-10μm。举例来说，DG可包含任何其它适合的距离，该距离与个别晶圆的一般设置规则有关。
该栅极的侧壁可设置介电质间隔件。举例来说，该介电质间隔件可为硅氧化物间隔件。也可使用其它类型的介电质材料，例如，硅氮化物或介电质材料或层的组合。举例来说，该间隔件可为复合间隔件197a-b，如图1a-b所示。该间隔件可促进形成该轻度掺杂和S/D区域。举例来说，该轻度掺杂区域是在间隔件形成之前形成，但该第一S/D区域则是在间隔件形成之后形成。也可使用其它组构的间隔件。举例来说，该间隔件可为单一间隔件。在一些案例中，该晶体管也可包含环状区域(halo region)。该环状区域为第二极性掺杂区域，并且邻接该栅极下方的该轻度掺杂和第一S/D区域。
在一个实施例中，该栅极与该第二S/D区域之间没有设置漂移隔离区域。举例来说，如图1a-b所示，该晶体管没有漂移隔离区域。没有该漂移隔离区域，该ESD装置触发电压可降低至例如大约15V的较低电压。在没有设置漂移隔离区域的案例中，硅化物挡件128是设置在该基板上。该硅化物挡件防止硅化物形成，以降低该漏极区域上的硅化物接点(未显示)与该栅极短路的风险。该硅化物挡件为介电质衬垫。举例来说，该介电质衬垫为硅氧化物衬垫。在一个实施例中，该硅化物挡件是设置在该栅极的顶表面，与该栅极重迭距离DE。举例来说，该距离DE等于大约该栅极的长度。举例来说，DE也可包含任何其它适合的距离，该距离与个别晶圆的一般设计规定有关。提供一部分该硅化物挡件与该栅极重迭距离DE有利于有效地防止硅化物在该下方区域中形成，并且有效地防止电流朝水平方向流动，进而导致较好的ESD效能。该硅化物挡件与该栅极的顶部对齐，并且部分地延伸在该漏极区域上方，如图1a-b所示。也可使用用于该硅化物挡件的其它组构。举例来说，该硅化物挡件可在该栅极和该第一S/D区域的整个顶表面上方延伸。这种组构改进吸持电压(holding voltage)。
第二井165是设置在该基板中。该第二井是设置在该装置区域中。举例来说，该第二井是设置在该第一井内。该第二井作为该晶体管的体井。该第二井的深度浅于该第一井。举例来说，该第二井的深度为大约2-8μm。也可设置具有其它深度的该第二井。该第二装置井包含用于第一极性装置的第二极性掺质。举例来说，该第二装置井包含用于n-型装置的p-型掺质或用于p-型装置的n-型掺质。该第二装置井可轻度地(x-)或中度地(x)掺杂第一极性掺质。举例来说，该第二井的掺质浓度可为大约1E12-5E13/cm3。也可使用其它掺质浓度用于该第二装置井。
在一个实施例中，设置第三井180。该第三井是设置在该第二井内的该基板中。举例来说，该第三井的深度浅于该第二井的深度。在一个实施例中，该第三井的深度或底部在该隔离区域下方。该第三井的深度可为大约1-3μm。也可使用其它深度。举例来说，深度可与该装置的设计电压有关。该第三井作为低电压(LV)井。该第三装置井包含用于第一极性装置的第二极性掺质。举例来说，该第三装置井包含用于n-型装置的p-型掺质或用于p-型装置的n-型掺质。该第三装置井可轻度地(x-)或中度地(x)掺杂第一极性掺质。举例来说，该第三井的掺质浓度可为大约5E13-5E15/cm3。也可使用其它掺质浓度用于该第三装置井。
在一个实施例中，该LV井180至少涵盖该第一S/D区域130和一部分该栅极。参照图1a-b，该LV井从该隔离区域190在该隔离区域的内和外边之间的底部延伸，该底部朝向该栅极而邻近该栅极的该第一侧120a。举例来说，该LV井的第一侧或边180a是设置在该隔离区域的该底部下方，而该底部是邻近该栅极的该第一侧120a，而该LV井的第二侧或边180b则是设置在该栅极的该第一和第二侧120a-b下方和之间。举例来说，该LV井的该第二侧180b是设置在该栅极的该第一和第二侧120a-b下方和之间，并且没有延伸超过该栅极的该第二侧120b。举例来说，该LV井的宽度从该第一边180a延伸至该第二边180b。举例来说，该LV井的宽度为大约0.6-5μm。该LV井也可包含其它适合的宽度尺寸。举例来说，该LV井降低侧向NPN基极电阻，并进而导致改进的热散逸电流(thermal runaway current)(It2)。
参照图1a-b，在一个实施例中，该体井165涵盖该第一S/D区域130和至少一部分该栅极，并且被组构或变窄，以致于该体井是离开该第二S/D或漏极区域140。在一个实施例中，该体井从该隔离区域在该隔离区域190的内和外边之间的该底部延伸，该底部朝向该第二侧120b而邻近于该栅极的该第一侧120a，如图1a所示。也可提供该体井从大约该装置隔离区域的内边延伸。如图1a所例示，该体井的第一侧或边165a是设置在该隔离区域的该底部下方，该底部是邻近该栅极的该第一侧120a，而该体井的第二侧或边165b则是设置于该栅极的该第二侧120b与第四井的第一侧175a下方和之间的任何位置，该第四井将在下文中描述。
如图1a所示，该LV井180窄于或具有与该体井165的相同宽度。在一个实施例中，举例来说，该LV和体井邻近该栅极的该第二侧的至少第二边是分隔一段距离。如图1a所示，该LV井的该第二边180b与该体井的该第二边165b分隔距离DO。举例来说，就该LV井的该第二边180b而言，该距离DO为大约0.1-5μm。举例来说，该距离DO可相对于该LV井的该边180b调整或变化。也可使用其它适合的距离用于DO，只要该体井的该第二边165b没有过度靠近该第二S/D或漏极区域140，以保持足够的装置崩溃电压(breakdown voltage)即可。
在另一个实施例中，该LV井的该第二边180b与该体井的该第二边165b对齐，如图1b所示。举例来说，该体井的宽度从该第一边165a延伸至该第二边165b。举例来说，该体井的宽度为大约0.6-5μm。该体井也可包含其它适合的宽度尺寸。如图所示，该第一S/D区域130与该LV井之间的距离L对应于该晶体管的通道区域。
在一个实施例中，该第三井是设置有第三井接点167，以用于偏压该第三井。该第三井接点为重度掺杂区域，类似于该S/D区域。举例来说，该第三井接点的深度浅于该装置隔离区域的深度，以致于该第三井接点可与该第三井相通。该第三井接点的掺质浓度可为大约5E15-9E15/cm3。也可使用其它适合的浓度范围。该第三井接点与该第三井具有相同的极性类型。举例来说，该第三井接点167为第二极性掺杂区域。
在一个实施例中，可设置隔离区域194，以将该第三井接点167与该第一S/D区域130分隔。该隔离区域194可为STI区域。举例来说，该隔离区域可类似于该装置隔离区域。也可使用其它类型或组构的隔离区域。
金属硅化物接点(未显示)可形成在不同的接点区域上。举例来说，金属硅化物接点可设置在该S/D区域和该第三井接点上方。举例来说，该硅化物接点可为镍基(nickel-based)接点。也可使用其它类型的金属硅化物接点。举例来说，该硅化物接点可为钴硅化物(CoSi)接点。该硅化物接点的厚度可为大约。也可使用其它厚度的硅化物接点。可采用该硅化物接点来降低接点电阻，并进而促进至后端制程(back-end-of-line)金属互连的接触。
在一个实施例中，该第二井、该第一S/D区域和栅极共同耦接至该ESD装置的第一终端134。该第二S/D区域是耦接至该ESD装置的第二终端144。举例来说，该第一终端为源极终端，而该第二终端为漏极终端。在一个实施例中，该第三井接点167也可耦接至该第一或源极终端。举例来说，该源极终端是接地，举例来说，而该漏极终端是耦接至VDD或I/O垫。也可使用至该ESD装置的其它组构的终端连接。
在一个实施例中，提供第四井175。举例来说，该第四井作为第二S/D或漏极井。在一个实施例中，该漏极井是设置在该基板中的该第一井内，并且涵盖该第二S/D区域。在一个实施例中，该漏极井是组构或延伸，以致于该漏极井的该第二边175b朝向该栅极延伸并且在该栅极下方。在一个实施例中，该漏极井的该第一边175a与该装置隔离区域的内边对齐或接触，该内边是邻近该第二S/D区域，并且从一部分该栅极下方露出，以创造栅极重迭区域Ogate。举例来说，该Ogate是介于该第四井在该栅极下方的第二边175b与该栅极的第二侧之间。在一个实施例中，Ogate为大约0.1-5μm。也可提供其它数值的Ogate。在一个实施例中，该第四井的宽度大于该第二S/D区域140和第三井180的宽度。
在一个实施例中，该第四井的深度是浅于该第三或LV井的深度。举例来说，该第四井的深度为大约1-3μm。也可使用其它深度尺寸。该漏极井175包含第一极性掺质。在一个实施例中，该漏极井可中度地(x)掺杂第一极性掺质。举例来说，该漏极井的掺质浓度为大约5E13-5E15/cm3。也可使用其它适合的掺质浓度。
在一个实施例中，不像传统的ESD装置，没有提供轻度地(x-)或中度地(x)掺杂第一极性掺质的漂移井。像这样，该ESD装置便没有漂移井。少了该漂移井，该漏极是藉由该第四或漏极井175而耦接至该通道。这种组构改进该吸持电压。
吾人已发现提供具有以上所描述的组构的该体井和该漏极导致优点。如图1a-1b所示，该漏极井175是连接至该第一装置井160，以致能主要电流流通深入至该体井165内。此产生宽于该通道长度的侧向NPN基极宽度。如此一来，该吸持电压增加，进而导致改进的闩锁免疫性。
图2显示例如图1a所描述的该ESD保护电路的实施例的TLP测量210。举例来说，如图1所示的该ESD保护电路的该实施例适合用于0.18μm、12V双极CMOS DMOS(BCD)制程。如在该LDMOS的该TLP测量210中所观察到的，该触发电压(Vt)为大约15V，而与该LDMOS的ESD效能有关的热散逸电流(It2)则为大约2.1A。换言之，当该装置进入大约15V的突返模式时，该装置的给定总宽度若为600μm，则在大约2.2A时失败。此外，如图所示，该LDMOS的该突返或吸持电压(Vh)为大约13V，其高于12V的操作电压。由于该吸持电压大于该操作电压，因此，装置在闩锁测试下不会有闩锁现象。像这样，以上所描述的组构对于增加该ESD It2和Vh而言是有效的。It2中的增加意指该装置有能力在失败前分流(shunt)较大量的电流，而大于该操作电压(12V)的加强Vh则显示该闩锁现象已消失了。因此，基于以上组构的该ESD装置展现较优的ESD效能和改进的闩锁免疫性。此外，由于图1所描述的该实施例的Vh为大约13V，其高于为12V的该操作电压，因此，它适合用于例如8-12BCD制程所生产的装置。
本发明可以其它特定形成加以实施，而不致于偏离本发明的精神和主要特性。因此，该等先前的实施例应全方位考虑，而非限制此处所描述的发明。本发明的范围因此是由附加的权利要求、而非由先前的描述所指定，并且落在该等权利要求的均等物的意义和范围内的所有变化均打算涵盖在该等权利要求内。

Claims (20)

1.一种装置，包括：
基板，定义有装置区域，该装置区域包括具有晶体管的ESD保护电路，其中，该晶体管包含：
栅极，具有第一和第二侧，
第一扩散区域，邻近该栅极的该第一侧，以及
第二扩散区域，离开该栅极的该第二侧，其中，该第一和第二扩散区域包括第一极性的掺质；
涵盖该装置区域的第一装置井及设置于该第一装置井内的第二装置井，其中，该第二装置井涵盖该第一扩散区域及至少一部分该栅极，而没有涵盖该第二扩散区域；
第三井，设置于该第二装置井内；以及
漏极井，涵盖该第二扩散区域并延伸至该栅极下方。
2.如权利要求1所述的装置，其特征在于：
该第一装置井包括该第一极性的掺质；以及
该第二和第三井包括第二极性的掺质。
3.如权利要求2所述的装置，其特征在于，该第一极性包括n型，而该第二极性包括p型。
4.如权利要求1所述的装置，其特征在于，该第三井涵盖至少该第一扩散区域和一部分该栅极。
5.如权利要求4所述的装置，其特征在于，该第三井的宽度窄于该第二装置井的宽度。
6.如权利要求1所述的装置，其特征在于，该漏极井包括该第一极性的掺质。
7.如权利要求6所述的装置，其特征在于，该第一极性包括n型。
8.如权利要求1所述的装置，其特征在于，该漏极井宽于该第三井。
9.如权利要求1所述的装置，其特征在于，该第三井的第一边在邻近该栅极的该第一侧的装置隔离区域的底部下方，而该第三井的第二边则在该栅极的该第一和第二侧下方和之间。
10.如权利要求9所述的装置，其特征在于，该第二井的第一边在邻近该栅极的该第一侧的该装置隔离区域的该底部下方，而该第二井的第二边则在该栅极的该第二侧与该漏极井的第一侧下方和之间，并且其中，该第三井的该第二边与该第二井的该第二边分隔距离DO。
11.如权利要求9所述的装置，其特征在于，该第二井的第一边在邻近该栅极的该第一侧的该装置隔离区域的该底部下方，而该第二井的第二边则与该第三井的该第二边对齐。
12.如权利要求1所述的装置，其特征在于，该晶体管没有漂移井。
13.一种装置，包括：
基板，定义有装置区域，该装置区域包括具有晶体管的ESD保护电路，其中，该晶体管包含：
栅极，具有第一和第二侧，
第一扩散区域，邻近该栅极的该第一侧，以及
第二扩散区域，离开该栅极的该第二侧；
涵盖该装置区域的第一装置井及设置于该第一装置井内的第二装置井，其中，该第二装置井涵盖该第一扩散区域和至少一部分该栅极；
第三井，设置在该第二装置井内；以及
漏极井，具有第一极性的掺质，并涵盖该第二扩散区域且延伸至该栅极下方。
14.如权利要求13所述的装置，其特征在于：
该第一装置井包括该第一极性的掺质；
该第二和第三井包括第二极性的掺质；以及
该第一和第二扩散区域包括第一极性的掺质。
15.如权利要求14所述的装置，其特征在于，该第一极性包括n型，而该第二极性包括p型。
16.如权利要求13所述的装置，其特征在于，该漏极井从一部分该栅极的下方露出。
17.如权利要求13所述的装置，其特征在于，该晶体管没有漂移隔离区域设置在该栅极与该第二扩散区域之间。
18.如权利要求13所述的装置，其特征在于，该第三井的第一边在邻近该栅极的该第一侧的装置隔离区域的底部下方，而该第三井的第二边则在该栅极的该第一和第二侧下方和之间。
19.如权利要求18所述的装置，其特征在于，该第二井的第一边在邻近该栅极的该第一侧的该装置隔离区域的该底部下方，而该第二井的第二边则在该栅极的该第二侧和该漏极井的第一侧下方和之间，并且其中，该第三井的该第二边与该第二井的该第二边分隔距离DO。
20.如权利要求18所述的装置，其特征在于，该第二井的第一边在邻近该栅极的该第一侧的该装置隔离区域的该底部下方，而该第二井的第二边则与该第三井的该第二边对齐。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720101A (zh) * 2014-12-19 2016-06-29 联发科技股份有限公司 半导体装置及其制造方法
CN105895631A (zh) * 2016-06-24 2016-08-24 上海华虹宏力半导体制造有限公司 一种高压ldmos静电保护电路结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020017697A1 (en) * 1995-11-15 2002-02-14 Denso Corporation Semiconductor device and manufacturing method thereof
US20030001206A1 (en) * 2001-06-27 2003-01-02 Takaaki Negoro Semiconductor device and method for fabricating such device
US20050106825A1 (en) * 2003-11-13 2005-05-19 Budong You Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US20070200184A1 (en) * 2006-02-24 2007-08-30 Ronghua Zhu Methods and apparatus for a stepped-drift MOSFET
US20090261417A1 (en) * 2008-04-21 2009-10-22 Vanguard Intrnational Semiconductor Trig modulation electrostatic discharge (esd) protection devices
CN101996995A (zh) * 2009-08-18 2011-03-30 夏普株式会社 半导体装置及其制造方法
US20120061761A1 (en) * 2010-09-09 2012-03-15 Renesas Electronics Corporation Semiconductor integrated circuit device and manufacturing method for semiconductor integrated circuit devices

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101057651B1 (ko) 2008-11-24 2011-08-18 주식회사 동부하이텍 반도체 소자의 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020017697A1 (en) * 1995-11-15 2002-02-14 Denso Corporation Semiconductor device and manufacturing method thereof
US20030001206A1 (en) * 2001-06-27 2003-01-02 Takaaki Negoro Semiconductor device and method for fabricating such device
US20050106825A1 (en) * 2003-11-13 2005-05-19 Budong You Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor
US7981739B1 (en) * 2003-11-13 2011-07-19 Volterra Semiconductor Corporation Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor and a conventional CMOS transistor
US20070200184A1 (en) * 2006-02-24 2007-08-30 Ronghua Zhu Methods and apparatus for a stepped-drift MOSFET
US20090261417A1 (en) * 2008-04-21 2009-10-22 Vanguard Intrnational Semiconductor Trig modulation electrostatic discharge (esd) protection devices
CN101996995A (zh) * 2009-08-18 2011-03-30 夏普株式会社 半导体装置及其制造方法
US20120061761A1 (en) * 2010-09-09 2012-03-15 Renesas Electronics Corporation Semiconductor integrated circuit device and manufacturing method for semiconductor integrated circuit devices

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105720101A (zh) * 2014-12-19 2016-06-29 联发科技股份有限公司 半导体装置及其制造方法
CN105895631A (zh) * 2016-06-24 2016-08-24 上海华虹宏力半导体制造有限公司 一种高压ldmos静电保护电路结构
CN105895631B (zh) * 2016-06-24 2018-10-26 上海华虹宏力半导体制造有限公司 一种高压ldmos静电保护电路结构

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