CN105720101A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置包括第一导电类型的阱区，其具有第一深度并形成在基板中。第二导电类型的源极接触区形成在所述阱区中。第二导电类型的漂移区具有大于所述第一深度的50％的第二深度，与所述阱区邻近地形成在所述基板中。第二导电类型的漏极接触区形成在所述漂移区中。栅极形成在所述基板上并位于所述源极接触区与所述漏极接触区之间。所述漏极接触区与所述栅极间隔开，且所述源极接触区邻近所述栅极。此外，本发明还提供一种制造半导体装置的方法。所述方法包括执行多步式掺杂过程以形成漂移区。本发明所提出的半导体装置及其制造方法，可提高RF LDMOS装置的截止频率(fT)。

Description

半导体装置及其制造方法
优先权声明
本申请主张在2014年12月19日提出申请的美国专利申请第14/576,301号的权利，且上述美国专利申请以引用方式并入本文中。
技术领域
本发明涉及半导体装置，且更具体而言涉及一种射频横向扩散金属氧化物半导体(RadioFrequencyLaterallyDiffusedMetal-OxideSemiconductor；RFLDMOS)装置的结构及其制造方法。
背景技术
个人通信产品(例如手机及无线LAN)的广泛使用创造了对可提供特定于此等装置的某些操作特性的半导体装置的需求。射频(RF)功率晶体管可在通信应用中用作蜂窝无线电中传送器的输出阶段中的放大器。
横向扩散金属氧化物半导体(LDMOS)装置广泛用于RF的硅场效晶体管(field-effecttransistor；FET)及通信应用的微波功率放大器中。用于例如蜂窝基础设施等应用中的半导体装置要求在高频率下运行。RFLDMOS装置因其在处于700MHz至约3.8GHz范围内的频率下能够提供良好的性能，从而具有吸引力。
LDMOS装置在源极区与漏极区之间具有漂移区。所述漂移区因其中的轻掺杂浓度从而具有高电阻。因此，所述漂移区会提高LDMOS装置的击穿电压。然而，传统漂移区无法提高RFLDMOS装置的截止频率(fT)。
发明内容
本发明提供RFLDMOS装置的结构及其制造方法。RFLDMOS装置的漂移区所具有的结深(junctiondepth)可提高RFLDMOS装置的截止频率(fT)。
在本发明实施例中，提供一种半导体装置。所述半导体装置包括形成在基板中的第一导电类型的阱区。所述阱区具有第一深度。所述半导体装置还包括形成在所述阱区中的第二导电类型的源极接触区。所述半导体装置还包括与所述阱区邻近地形成在所述基板中的第二导电类型的漂移区。所述漂移区具有第二深度。所述第二深度大于所述第一深度的50％。另外，所述半导体装置包括形成在所述漂移区中的第二导电类型的漏极接触区。所述半导体装置还包括栅极，所述栅极形成在所述基板上并位于所述源极接触区与所述漏极接触区之间。所述漏极接触区与所述栅极间隔开且所述源极接触区邻近所述栅极。
在本发明实施例中，提供一种半导体装置。所述半导体装置包括形成在所述基板中的第一导电类型的第一阱区。所述第一阱区具有第一深度。所述半导体装置还包括形成在所述基板中的第一导电类型的第二阱区。所述第二阱区具有所述第一深度并与所述第一阱区间隔开。所述半导体装置还包括位于所述第一阱区与所述第二阱区之间并邻近所述第一阱区及所述第二阱区的第二导电类型的漂移区。所述漂移区具有比所述第一深度的50％大的第二深度。另外，所述半导体装置包括形成在所述第一阱区中的第二导电类型的第一源极接触区。所述半导体装置还包括形成在所述第二阱区中的第二导电类型的第二源极接触区。所述半导体装置还包括形成在所述漂移区中的第二导电类型的漏极接触区。另外，所述半导体装置包括位于所述第一源极接触区与所述漏极接触区之间的第一栅极。所述半导体装置还包括位于所述第二源极接触区与所述漏极接触区之间的第二栅极。所述漏极接触区与所述第一栅极及所述第二栅极间隔开。
在本发明实施例中，此外，提供一种制造半导体装置的方法。所述方法包括在基板中形成第一导电类型的阱区。所述阱区具有第一深度。所述方法还包括在所述阱区上形成掩模。所述掩模具有开口以暴露所述基板的一部分。所述方法还包括经由所述掩模的所述开口执行多步式掺杂过程，以在所述基板中形成第二导电类型的漂移区。所述漂移区邻近所述阱区。所述漂移区具有比所述第一深度的50％大的第二深度。另外，所述方法包括移除所述掩模以及在所述基板上形成栅极。所述方法还包括在所述阱区中形成第二导电类型的源极接触区。所述方法还包括在所述漂移区中形成第二导电类型的漏极接触区。所述漏极接触区与所述栅极间隔开。
本发明所提出的半导体装置及其制造方法，可提高RFLDMOS装置的截止频率(fT)。
参照附图在以下实施例中给出详细说明。
附图说明
参照附图阅读随后的详细说明及实例将更充分地理解本发明，其中：
图1是具有浅结漂移区(shallowjunctiondriftregion)的LDMOS装置的示意性的剖视图；
图2是根据实施例所揭示的LDMOS装置的示意性的剖视图；以及
图3A至图3G是根据实施例制造图2所示LDMOS装置的若干中间阶段的示意性的剖视图。
具体实施方式
以下说明属于执行本发明的最佳预期模式。本说明用于例示本发明的一般原理的目的而不应被视为具有限制性的意义。本发明的范围最佳地由随附权利要求书来确定。
参见图1，其显示了包括具有浅结深d2的漂移区106的LDMOS装置100的示意性的剖视图。LDMOS装置100包括基板101，基板101包含第一导电类型的半导体基板(例如P+型的硅基板)以及所述第一导电类型的外延层(例如形成在所述P+型的硅基板上的P-类型的外延层)。隔离结构102形成在基板101上以定义出由隔离结构102所环绕的主动区域(activearea)。隔离结构102例如是场氧化层(fieldoxide)。第一导电类型的第一阱区104A与第二阱区104B(例如P-阱区(PW))形成在基板101中以分别用于第一源极侧S1及第二源极侧S2。第一阱区104A及第二阱区104B具有结深d1。
第二导电类型的漂移区106(例如N-型的漂移区)形成在第一阱区104A与第二阱区104B之间以用于漏极侧D。漂移区106具有浅结深d2，其中，浅结深d2显著小于第一阱区104A及第二阱区104B的结深d1。浅结深d2是深度d1的约5％至7％。
第一栅极118A与第二栅极118B分别形成在第一阱区104A与第二阱区104B上方以用于第一栅极侧G1及第二栅极侧G2。第一栅极118A及第二栅极118B可由多晶硅制成。此外，第一栅极118A及第二栅极118B可进一步包括形成在多晶硅上的硅化物层。漂移区106具有位于第一栅极118A及第二栅极118B下方的横向扩散部分。另外，栅极介电层116形成在基板101上方以使第一栅极118A及第二栅极118B与形成在基板101中的其它区域分隔开。栅极介电层116可由氧化硅、氮化硅、氮氧化硅或其组合而形成。
第一导电类型的第一轻掺杂区108A及第二轻掺杂区108B(例如P-型的轻掺杂区)分别形成在第一阱区104A及第二阱区104B中。第一轻掺杂区108A及第二轻掺杂区108B与第一阱区104A及第二阱区104B相比掺杂浓度更高。第二导电类型的第一源极接触区110A及第二源极接触区110B(例如N+型的重掺杂区)分别形成在第一轻掺杂区108A及第二轻掺杂区108B中。
第二导电类型的漏极接触区112(例如N+型的重掺杂区)形成在漂移区106中。漏极接触区112与第一栅极118A及第二栅极118B间隔开。第一源极接触区110A及第二源极接触区110B分别邻近第一栅极118A及第二栅极118B。
此外，第一导电类型的第一重掺杂区114A及第二重掺杂区114B(例如P+型的重掺杂区)也分别形成在第一轻掺杂区108A及第二轻掺杂区108B中。第一重掺杂区114A及第二重掺杂区114B分别连接至第一源极接触区110A及第二源极接触区110B，以降低LDMOS装置的源极电阻。
另外，介电层120形成在第一栅极118A及第二栅极118B的侧壁上以及漂移区106的上方。介电层120具有开口以暴露出第一源极接触区110A、第二源极接触区110B、漏极接触区112、第一重掺杂区114A及第二重掺杂区114B，从而用于随后形成的金属层。介电层120可由氧化硅、氮化硅、氮氧化硅或其组合而形成。
如图1所示，LDMOS装置100的漂移区106具有浅结深d2，其显著地小于第一阱区104A及第二阱区104B的结深d1。因此，由于漂移区106的浅结深d2而在漏极侧D上形成较高的电阻。RFLDMOS装置100的截止频率(fT)受漏极侧D上的高电阻的限制。因此，由于漂移区106的浅结深d2而无法提高RFLDMOS装置100的截止频率(fT)。
参见图2，其显示的是根据本发明实施例所揭示的LDMOS装置200示意性的剖视图。LDMOS装置200包括具有结深d3的漂移区106，结深d3大于LDMOS装置100的漂移区106的浅结深d2。LDMOS装置200的其它区域可与LDMOS装置100的其它区域相同，且为简化说明起见在此不再赘述。在一些实施例中，LDMOS装置200中的漂移区106的结深d3大约是第一阱区104A及第二阱区104B的结深d1的65％至100％。如上所述，LDMOS装置100中的漂移区106的浅结深d2大约是结深d1的5％至7％。LDMOS装置100所具有的浅结深d2大约是深度d1的5％，而LDMOS装置200所具有的结深d3大约是深度d1的100％。LDMOS装置100与LDMOS装置200的其它区域是相同的。因此，RFLDMOS装置200的截止频率(fT)比RFLDMOS装置100的截止频率(fT)高约30％。
当LDMOS装置100与LDMOS装置200的通道长度Lg、长度Lo(Lg+Lo等于栅极长度Lpoly)及漂移长度Le相同时，对比LDMOS装置100的截止频率(fT)与LDMOS装置200的截止频率(fT)。LDMOS装置100所具有的浅结深d2大约是深度d1的5％。LDMOS装置200所具有的结深d3大约是深度d1的100％。在一些实施例中，通道长度Lg处于0.15至0.21μm的范围内，长度Lo处于0.09至0.18μm的范围内，栅极长度Lpoly处于0.27至0.39μm的范围内，而漂移长度Le是0.3μm。因此，RFLDMOS装置100的最大截止频率(fT)处于23.52GHz至32.92GHz的范围内。RFLDMOS装置200的最大截止频率(fT)处于30.01GHz至43.42GHz的范围内。此证明由于漂移区106的结深d3堪比通道阱区104A及104B的结深d1，因此与LDMOS装置100相比，RFLDMOS装置200可使截止频率(fT)增大约10GHz。
图3A至图3G是根据实施例制造图2所示LDMOS装置200的若干中间阶段的示意性的剖视图。参见图3A，提供半导体基板101。通过氧化、光刻及蚀刻过程在半导体基板101上形成隔离结构102(例如场氧化层)。在一些实施例中，通过硼(B)P-掺杂掺杂过程而在半导体基板101中形成第一导电类型(例如P型)的第一阱区104A及第二阱区104B。第一阱区104A及第二阱区104B具有结深d1。
参见图3B，在半导体基板101上形成掩模130(例如光阻层)。掩模130具有开口132以暴露半导体基板101的一部分。经由掩模130的开口132而在半导体基板101上执行第一步掺杂过程141，以植入第二导电类型的掺杂剂。在一些实施例中，第一步掺杂过程141是磷(P)N-植入，其中具有每平方厘米约2E12至7E12个离子的第一掺杂剂剂量以及约180至300KeV的第一植入能量。通过第一步掺杂过程141在半导体基板101中形成第一植入深度d4。
参见图3C，经由同一掩模130的开口132而在半导体基板101上执行第二步掺杂过程142。在一些实施例中，第二步掺杂过程142也是磷N-植入，其中具有每平方厘米约2E12至6E12个离子的第二掺杂剂剂量以及约130至200KeV的第二植入能量。第二步掺杂过程142的第二植入能量低于第一步掺杂过程141的第一植入能量。因此，由第二步掺杂过程142形成的第二植入深度d5小于由第一步掺杂过程141形成的第一植入深度d4。
此外，在一些实施例中，第二步掺杂过程142的第二掺杂剂剂量不同于第一步掺杂过程141的第一掺杂剂剂量。因此，由第一步141及第二步142形成的两个掺杂区在不同深度处具有不同掺杂浓度。
在一些其它实施例中，第二步掺杂过程142的第二掺杂剂剂量与第一步掺杂过程141的第一掺杂剂剂量相同。因此，由第一步141及第二步142形成的两个掺杂区在不同深度处具有均匀掺杂浓度。
参见图3D，经由同一掩模130的开口132而在半导体基板101上执行第三步掺杂过程143。在一些实施例中，第三步掺杂过程143也是磷(P)N-植入，其中具有每平方厘米约1E12至4E12个离子的第三掺杂剂剂量以及约30至70KeV的第三植入能量。第三步掺杂过程143的第三植入能量低于第二步掺杂过程142的第二植入能量。因此，由第三步掺杂过程143形成的第三植入深度d6小于由第二步掺杂过程142形成的第二植入深度d5。
此外，在一些实施例中，第三步掺杂过程143的第三掺杂剂剂量不同于第二步掺杂过程142的第二掺杂剂剂量。因此，由第一步141、第二步142及第三步143形成的三个掺杂区在不同深度处具有不同掺杂浓度。
在一些其它实施例中，第三步掺杂过程143的第三掺杂剂剂量相同于第二步掺杂过程142的第二掺杂剂剂量。因此，由第一步141、第二步142及第三步143形成的三个掺杂区在不同深度处具有均匀掺杂浓度。
参见图3E，在一些实施例中，在多步式掺杂过程的三步141至143之后，在半导体基板101上执行退火过程，以形成第二导电类型的漂移区106(例如，N-类型的区)。在一些实施例中，漂移区106具有结深d3，结深d3堪比第一阱区104A及第二阱区104B的结深d1。
尽管图3B至图3D的实施例显示的是三步式掺杂过程，然而其它实施例可使用两步式掺杂过程或多于三步的掺杂过程来形成漂移区106。在一些实施例中，漂移区106所具有的结深d3是第一阱区104A及第二阱区104B的结深d1的约65％至100％。漂移区106的结深d3可由多步式掺杂过程的植入能量来控制。
参见图3F，在半导体基板101上方形成第一栅极118A及第二栅极118B。在一些实施例中，第一栅极118A及第二栅极118B是由多晶硅形成。此外，第一栅极118A及第二栅极118B还可进一步包括形成在多晶硅上的硅化物层。另外，在半导体基板101上形成栅极介电层116，以使第一栅极118A及第二栅极118B与半导体基板中的其他区域(例如第一阱区104A、漂移区106及第二阱区104B)分隔开。在一些实施例中，栅极介电层116是由氧化硅、氮化硅、氮氧化硅或其组合而制成。第一栅极118A、第二栅极118B及栅极介电层116可通过沉积、光刻及蚀刻过程来形成。
请继续参见图3F，分别在第一阱区104A及第二阱区104B中形成第一导电类型(例如P-型)的第一轻掺杂区108A及第二轻掺杂区108B。第一轻掺杂区108A及第二轻掺杂区108B可通过硼(B)P-掺杂过程而形成，且在硼(B)P-掺杂过程中利用光阻层的掩模来暴露用于形成轻掺杂区108A及108B的区域。第一轻掺杂区108A及第二轻掺杂区108B与第一阱区104A及第二阱区104B相比掺杂浓度更高。
参见图3G，分别在第一轻掺杂区108A、第二轻掺杂区108B及漂移区116中形成第二导电类型的第一源极接触区110A、第二源极接触区110B及漏极接触区112(例如N+型的区域)。接触区110A、110B及112可通过砷N+掺杂过程而形成，且在砷N+掺杂过程中利用光阻层的掩模来暴露用于形成接触区110A、110B及112的区域。
此外，分别在第一轻掺杂区108A及第二轻掺杂区108B中形成第一导电类型的第一重掺杂区114A及第二重掺杂区114B(例如P+型的重掺杂区)。重掺杂区114A及114B可通过硼(B)P+掺杂过程而形成，且在硼(B)P+掺杂过程中利用光阻层的掩模来暴露用于形成重掺杂区114A及114B的区域。
接着，在第一栅极118A及第二栅极118B的侧壁上以及在漂移区106上方形成介电层120。介电层120具有开口以暴露第一源极接触区110A、第二源极接触区110B、漏极接触区112、第一重掺杂区114A及第二重掺杂区114B，以用于随后形成的金属层。然后，图2所示RFLDMOS装置200的制造过程完成。在一些实施例中，介电层120是由氧化硅、氮化硅、氮氧化硅或其组合而制成。介电层120可通过沉积、光刻及蚀刻过程来形成。
根据本发明实施例，RFLDMOS装置的漂移区的结深大于通道阱区的结深的50％或者其堪比通道阱区的结深。所述实施例中的漂移区的结深可降低漏极侧上的电阻。漏极侧上的低电阻可提高RFLDMOS装置的截止频率(fT)。因此，本发明的漂移区的深度设计有益于RFLDMOS装置的截止频率(fT)性能。此外，根据本发明实施例，结深堪比通道阱区的结深的漂移区是通过执行多步式掺杂过程来形成的。
尽管已通过举例方式及根据优选实施例来描述了本发明，然而应理解，本发明并非仅限于所公开的实施例。相反，其旨在涵盖各种修改及类似设置(如对所属领域的技术人员显而易见的)。因此，随附权利要求书的范围应赋予最广泛的解释以囊括所有此等修改及类似设置。

Claims (22)

1.一种半导体装置，其特征在于，包括：
基板；
第一导电类型的阱区，形成在所述基板中并具有第一深度；
第二导电类型的源极接触区，形成在所述阱区中；
第二导电类型的漂移区，形成在所述基板中并邻近所述阱区且具有第二深度，其中所述第二深度大于所述第一深度的50％；
第二导电类型的漏极接触区，形成在所述漂移区中；以及
栅极，形成在所述基板上并位于所述源极接触区与所述漏极接触区之间，其中所述漏极接触区与所述栅极间隔开，而所述源极接触区邻近所述栅极。
2.如权利要求1所述的半导体装置，其特征在于，还包括形成在所述阱区中的第一导电类型的轻掺杂区，其中所述轻掺杂区与所述阱区相比掺杂浓度更高，且所述源极接触区形成在所述轻掺杂区中。
3.如权利要求2所述的半导体装置，其特征在于，还包括形成在所述轻掺杂区中的第一导电类型的重掺杂区，其中所述重掺杂区连接至所述源极接触区。
4.如权利要求1所述的半导体装置，其特征在于，所述漂移区包括在不同深度处具有不同掺杂浓度的多个掺杂区。
5.如权利要求1所述的半导体装置，其特征在于，所述漂移区具有均匀的掺杂浓度。
6.如权利要求1所述的半导体装置，其特征在于，所述漂移区的所述第二深度是所述阱区的所述第一深度的65％至100％。
7.一种半导体装置，其特征在于，包括：
基板；
第一导电类型的第一阱区，形成在所述基板中并具有第一深度；
第一导电类型的第二阱区，形成在所述基板中、具有所述第一深度并与所述第一阱区间隔开；
第二导电类型的漂移区，位于所述第一阱区与所述第二阱区之间并邻近所述第一阱区及所述第二阱区，其中所述漂移区具有第二深度，且所述第二深度大于所述第一深度的50％；
第二导电类型的第一源极接触区，形成在所述第一阱区中；
第二导电类型的第二源极接触区，形成在所述第二阱区中；
第二导电类型的漏极接触区，形成在所述漂移区中；
第一栅极，位于所述第一源极接触区与所述漏极接触区之间；以及
第二栅极，位于所述第二源极接触区与所述漏极接触区之间，
其中所述漏极接触区与所述第一栅极及所述第二栅极间隔开。
8.如权利要求7所述的半导体装置，其特征在于，所述漂移区的所述第二深度是所述第一阱区及所述第二阱区的所述第一深度的65％至100％。
9.如权利要求7所述的半导体装置，其特征在于，还包括形成在所述第一阱区中的第一导电类型的第一轻掺杂区以及形成在所述第二阱区中的第一导电类型的第二轻掺杂区，其中所述第一轻掺杂区及所述第二轻掺杂区与所述第一阱区及所述第二阱区相比掺杂浓度更高，所述第一源极接触区形成在所述第一轻掺杂区中，且所述第二源极接触区形成在所述第二轻掺杂区中。
10.如权利要求9所述的半导体装置，其特征在于，还包括形成在所述第一轻掺杂区中的第一导电类型的第一重掺杂区以及形成在所述第二轻掺杂区中的第一导电类型的第二重掺杂区，其中所述第一重掺杂区连接至所述第一源极接触区，其中所述第二重掺杂区连接至所述第二源极接触区。
11.如权利要求7所述的半导体装置，其特征在于，所述漂移区包括在不同深度处具有不同掺杂浓度的多个掺杂区。
12.如权利要求7所述的半导体装置，其特征在于，所述漂移区具有均匀的掺杂浓度。
13.一种制造半导体装置的方法，其特征在于，包括：
提供基板；
在所述基板中形成具有第一深度的第一导电类型的阱区；
在所述阱区上形成掩模，其中所述掩模具有开口以暴露所述基板的一部分；
经由所述掩模的所述开口执行多步式掺杂过程，以在所述基板中形成具有第二深度的第二导电类型的漂移区，其中所述漂移区邻近所述阱区，且所述第二深度大于所述第一深度的50％；
移除所述掩模；
在所述基板上形成栅极；
在所述阱区中形成第二导电类型的源极接触区；以及
在所述漂移区中形成第二导电类型的漏极接触区，其中所述漏极接触区与所述栅极间隔开。
14.如权利要求13所述的方法，其特征在于，所述多步式掺杂过程包括第一步及第二步，所述第一步所具有的第一植入深度大于所述第二步中的第二植入深度。
15.如权利要求14所述的方法，其特征在于，所述第一步所具有的第一掺杂剂剂量不同于所述第二步中的第二掺杂剂剂量。
16.如权利要求14所述的方法，其特征在于，所述第一步所具有的第一掺杂剂剂量与所述第二步中的第二掺杂剂剂量相同。
17.如权利要求14所述的方法，其特征在于，所述多步式掺杂过程还包括第三步，且所述第三步所具有的第三植入深度小于所述第二步的第二植入深度。
18.如权利要求17所述的方法，其特征在于，所述第三步所具有的第三掺杂剂剂量不同于所述第二步中的第二掺杂剂剂量。
19.如权利要求17所述的方法，其特征在于，所述第三步所具有的第三掺杂剂剂量与所述第二步中的第二掺杂剂剂量相同。
20.如权利要求13所述的方法，其特征在于，还包括在所述多步式掺杂过程之后执行的退火过程。
21.如权利要求13所述的方法，其特征在于，还包括：在所述阱区中形成第一导电类型的轻掺杂区，其中所述轻掺杂区与所述阱区相比掺杂浓度更高，且所述源极接触区形成在所述轻掺杂区中。
22.如权利要求21所述的方法，其特征在于，还包括：在所述轻掺杂区中形成第一导电类型的重掺杂区，其中所述重掺杂区连接至所述源极接触区。
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